JP3181640B2 - データ出力バッファ - Google Patents
データ出力バッファInfo
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- JP3181640B2 JP3181640B2 JP27208591A JP27208591A JP3181640B2 JP 3181640 B2 JP3181640 B2 JP 3181640B2 JP 27208591 A JP27208591 A JP 27208591A JP 27208591 A JP27208591 A JP 27208591A JP 3181640 B2 JP3181640 B2 JP 3181640B2
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Description
【０００１】
【産業上の利用分野】本発明は、データ出力バッファに
関し、特に供給電圧レベルによる選択的ブートストラッ
プ回路を有する新規なデータ出力バッファに関するもの
である。
関し、特に供給電圧レベルによる選択的ブートストラッ
プ回路を有する新規なデータ出力バッファに関するもの
である。
【０００２】
【従来の技術】近年、半導体分野の微細素子化技術の進
展に伴い、メモリ素子及びＶＬＳＩ回路等に於ける大規
模、超集積化が進んでおり、電源電圧レベルが低くなる
傾向がある。電源電圧レベルが低くなるとノイズマージ
ンが狭くなるので、電源電圧変動に応じたノイズ対策が
要求される。
展に伴い、メモリ素子及びＶＬＳＩ回路等に於ける大規
模、超集積化が進んでおり、電源電圧レベルが低くなる
傾向がある。電源電圧レベルが低くなるとノイズマージ
ンが狭くなるので、電源電圧変動に応じたノイズ対策が
要求される。
【０００３】他方、ＭＯＳ技術に於いては、静的な電力
損失が大きな問題になっており、これに対する方策とし
て、データ出力バッファの出力端をプッシュプル方式に
て構成し、このプッシュプル構成のプルアップ素子には
データ信号（ＤＢ）を、プルダウン素子には反転データ
信号（ＤＢバー）を印加するようにした方式がある。
損失が大きな問題になっており、これに対する方策とし
て、データ出力バッファの出力端をプッシュプル方式に
て構成し、このプッシュプル構成のプルアップ素子には
データ信号（ＤＢ）を、プルダウン素子には反転データ
信号（ＤＢバー）を印加するようにした方式がある。
【０００４】さて、従来のデータ出力バッファは、図５
に示すように、ＮＭＯＳプルアップトランジスタＭ１の
ゲートに電源電圧Ｖｃｃをそのまま加えてハイレベルを
駆動する方式であり、これは電源電圧が低いとデータ出
力ハイレベルＶＯＨが低くなり、動作速度が低下すると
いう難点がある。この欠点を補完するためのものとし
て、図６に示した通り、ＰＭＯＳプルアップトランジス
タＭ３を用いた方式が紹介されている。これは図５の方
式に比してデータ出力ハイレベルＶＯＨ及び動作速度は
改善されるが、ラッチアップ特性に難がある。これを改
善するためのものとして、図７に示すように、電源電圧
Ｖｃｃを昇圧してＮＭＯＳプルアップトランジスタＭ５
のハイレベルを駆動する方式が提案されている。この方
式によると、高い電源電圧でのノイズ特性が良くないと
いう欠点がある。
に示すように、ＮＭＯＳプルアップトランジスタＭ１の
ゲートに電源電圧Ｖｃｃをそのまま加えてハイレベルを
駆動する方式であり、これは電源電圧が低いとデータ出
力ハイレベルＶＯＨが低くなり、動作速度が低下すると
いう難点がある。この欠点を補完するためのものとし
て、図６に示した通り、ＰＭＯＳプルアップトランジス
タＭ３を用いた方式が紹介されている。これは図５の方
式に比してデータ出力ハイレベルＶＯＨ及び動作速度は
改善されるが、ラッチアップ特性に難がある。これを改
善するためのものとして、図７に示すように、電源電圧
Ｖｃｃを昇圧してＮＭＯＳプルアップトランジスタＭ５
のハイレベルを駆動する方式が提案されている。この方
式によると、高い電源電圧でのノイズ特性が良くないと
いう欠点がある。
【０００５】
【発明が解決しようとする課題】本発明は、このような
従来技術の問題点を解決するべく案出されたものであ
り、その主な目的は、電源電圧のレベルに拘らず、ノイ
ズ特性の改善される新規なデータ出力バッファを提供す
ることにある。
従来技術の問題点を解決するべく案出されたものであ
り、その主な目的は、電源電圧のレベルに拘らず、ノイ
ズ特性の改善される新規なデータ出力バッファを提供す
ることにある。
【０００６】
【課題を解決するための手段】このような目的は、本発
明によれば、互いに並列接続された一対のプルアップト
ランジスタ及び１つのプルダウントランジスタを有する
出力駆動端と、一対の位相補形信号をラッチするための
ラッチ回路と、外部出力イネーブル信号に応じて前記ラ
ッチ回路の正出力信号をゲートするための第１ゲート回
路と、外部出力イネーブル信号に応じて前記ラッチ回路
の正出力信号をゲートし、インバータを経て前記出力駆
動端の１方のプルアップトランジスタのゲートに供給す
るための第２ゲート回路と、前記第１及び第２ゲート回
路の出力信号に応じて外部供給電圧が設定電圧より高い
時は外部供給電圧で、低い時は昇圧された電圧で前記出
力駆動端の他方のプルアップトランジスタをドライブす
るための選択的ブートストラップ回路とを具備したこと
を特徴とするデータ出力バッファを提供することによっ
て達成される。
明によれば、互いに並列接続された一対のプルアップト
ランジスタ及び１つのプルダウントランジスタを有する
出力駆動端と、一対の位相補形信号をラッチするための
ラッチ回路と、外部出力イネーブル信号に応じて前記ラ
ッチ回路の正出力信号をゲートするための第１ゲート回
路と、外部出力イネーブル信号に応じて前記ラッチ回路
の正出力信号をゲートし、インバータを経て前記出力駆
動端の１方のプルアップトランジスタのゲートに供給す
るための第２ゲート回路と、前記第１及び第２ゲート回
路の出力信号に応じて外部供給電圧が設定電圧より高い
時は外部供給電圧で、低い時は昇圧された電圧で前記出
力駆動端の他方のプルアップトランジスタをドライブす
るための選択的ブートストラップ回路とを具備したこと
を特徴とするデータ出力バッファを提供することによっ
て達成される。
【０００７】
【作用】このようにすれば、電源電圧が低い時には昇圧
された電圧でハイレベルを駆動し、電源電圧が高い時に
はそのままの電圧でハイレベルを駆動することができ
る。従って、電源電圧変動によるハイレベルノイズが防
止できる。
された電圧でハイレベルを駆動し、電源電圧が高い時に
はそのままの電圧でハイレベルを駆動することができ
る。従って、電源電圧変動によるハイレベルノイズが防
止できる。
【０００８】
【実施例】以下、添付の図面を参照して本発明の好適実
施例について詳細に説明する。
施例について詳細に説明する。
【０００９】図１に示すように、本発明によるデータ出
力バッファは、出力駆動端１０、ラッチ回路１１、第１
・第２・第３ゲート回路１２〜１４、選択的ブートスト
ラップ回路１５及びインバータ１７を備えている。出力
駆動端１０は、第１電源ライン１とデータ出力端子ＤＯ
ＵＴとの間に互いに並列に接続された一対のＮＭＯＳプ
ルアップトランジスタＭ７並びにＭ９と、第２電源ライ
ン２とデータ出力端子ＤＯＵＴとの間に接続された１つ
のＮＭＯＳプルダウントランジスタＭ８とにより構成さ
れている。
力バッファは、出力駆動端１０、ラッチ回路１１、第１
・第２・第３ゲート回路１２〜１４、選択的ブートスト
ラップ回路１５及びインバータ１７を備えている。出力
駆動端１０は、第１電源ライン１とデータ出力端子ＤＯ
ＵＴとの間に互いに並列に接続された一対のＮＭＯＳプ
ルアップトランジスタＭ７並びにＭ９と、第２電源ライ
ン２とデータ出力端子ＤＯＵＴとの間に接続された１つ
のＮＭＯＳプルダウントランジスタＭ８とにより構成さ
れている。
【００１０】ラッチ回路１１は、一対の位相補形データ
信号ＤＢバー・ＤＢがセット・リセット入力されるＲＳ
ラッチ構成であり、互いにクロス結合された２つのＮＯ
Ｒゲート（ＮＯＲ１・ＮＯＲ２）により構成されてい
る。
信号ＤＢバー・ＤＢがセット・リセット入力されるＲＳ
ラッチ構成であり、互いにクロス結合された２つのＮＯ
Ｒゲート（ＮＯＲ１・ＮＯＲ２）により構成されてい
る。
【００１１】第１〜第３ゲート回路１２〜１４は、一方
の入力端子に外部出力イネーブル信号ＯＥが加えられる
ＮＡＮＤゲートにより構成されている。第３ゲート回路
１４の他方の入力端子には、ラッチ回路１１の反転出力
信号Ｑバーが加えられ、その出力端子は、第１インバー
タ１６を経てＮＭＯＳプルダウントランジスタＭ８のゲ
ート端子に接続されている。ここで第１インバータ１６
は、プルアップ負荷Ｒを有するＣＭＯＳインバータ回路
Ｍ２４・Ｍ２５により構成されている。これによると、
データローの駆動電圧がＶｓｓレベルになれば、第３ゲ
ート回路１４の出力レベルがＶｓｓになり、これによっ
てＰＭＯＳトランジスタＭ２４がターンオンする。この
時、プルアップ負荷Ｒを通じて出力駆動端１０のＮＭＯ
ＳプルダウントランジスタＭ８のゲートに加えられる電
圧が徐々にＶｃｃレベルになることにより、ＮＭＯＳプ
ルダウントランジスタＭ８の電流変化率が抑制される。
従って、データ出力のフォーリングタイム（falling ti
me）で生ずるアンダシュート（undershoot）によるロー
レベルのノイズが減少することとなる。
の入力端子に外部出力イネーブル信号ＯＥが加えられる
ＮＡＮＤゲートにより構成されている。第３ゲート回路
１４の他方の入力端子には、ラッチ回路１１の反転出力
信号Ｑバーが加えられ、その出力端子は、第１インバー
タ１６を経てＮＭＯＳプルダウントランジスタＭ８のゲ
ート端子に接続されている。ここで第１インバータ１６
は、プルアップ負荷Ｒを有するＣＭＯＳインバータ回路
Ｍ２４・Ｍ２５により構成されている。これによると、
データローの駆動電圧がＶｓｓレベルになれば、第３ゲ
ート回路１４の出力レベルがＶｓｓになり、これによっ
てＰＭＯＳトランジスタＭ２４がターンオンする。この
時、プルアップ負荷Ｒを通じて出力駆動端１０のＮＭＯ
ＳプルダウントランジスタＭ８のゲートに加えられる電
圧が徐々にＶｃｃレベルになることにより、ＮＭＯＳプ
ルダウントランジスタＭ８の電流変化率が抑制される。
従って、データ出力のフォーリングタイム（falling ti
me）で生ずるアンダシュート（undershoot）によるロー
レベルのノイズが減少することとなる。
【００１２】第２ゲート回路１３のＮＡＮＤゲートの他
方の入力端子には、ラッチ回路１１の正出力信号Ｑが加
えられ、その出力端子は、第２インバータ１７を経てＮ
ＭＯＳプルアップトランジスタＭ７のゲート端子に接続
されている。
方の入力端子には、ラッチ回路１１の正出力信号Ｑが加
えられ、その出力端子は、第２インバータ１７を経てＮ
ＭＯＳプルアップトランジスタＭ７のゲート端子に接続
されている。
【００１３】第１ゲート回路１２のＮＡＮＤゲートの他
方の入力端子には、ラッチ回路１１の正出力信号Ｑが加
えられ、その出力端子は、後述するブートストラップ回
路１５に接続されている。
方の入力端子には、ラッチ回路１１の正出力信号Ｑが加
えられ、その出力端子は、後述するブートストラップ回
路１５に接続されている。
【００１４】ブートストラップ回路１５は、定電圧発生
器２０、比較器２１、選択的ブートストラップ負荷２２
及びドライブトランジスタＭ１０を備えている。そして
定電圧発生器２０は、電源電圧の変動に拘らず常に一定
の電圧Ｖｃｏｎを発生して比較器２１に供給し、比較器
２１は、定電圧発生器２０が発生する定電圧Ｖｃｏｎと
電源電圧Ｖｃｃとを比較し、電源電圧Ｖｃｃが高ければ
ハイ信号を、また低ければロー信号を出力する。
器２０、比較器２１、選択的ブートストラップ負荷２２
及びドライブトランジスタＭ１０を備えている。そして
定電圧発生器２０は、電源電圧の変動に拘らず常に一定
の電圧Ｖｃｏｎを発生して比較器２１に供給し、比較器
２１は、定電圧発生器２０が発生する定電圧Ｖｃｏｎと
電源電圧Ｖｃｃとを比較し、電源電圧Ｖｃｃが高ければ
ハイ信号を、また低ければロー信号を出力する。
【００１５】選択的ブートストラップ負荷２２は、比較
器２１と第１ゲート回路１２との出力信号を組合わせる
ことにより、データ出力のハイ駆動時には電源電圧Ｖｃ
ｃに応じて選択的にブートストラップされる。即ち、電
源電圧Ｖｃｃが低ければそれ以上の電圧を出力し、電源
電圧Ｖｃｃが高ければその電圧Ｖｃｃを出力するように
なっている。
器２１と第１ゲート回路１２との出力信号を組合わせる
ことにより、データ出力のハイ駆動時には電源電圧Ｖｃ
ｃに応じて選択的にブートストラップされる。即ち、電
源電圧Ｖｃｃが低ければそれ以上の電圧を出力し、電源
電圧Ｖｃｃが高ければその電圧Ｖｃｃを出力するように
なっている。
【００１６】ドライブトランジスタＭ１０は、第２ゲー
ト回路１３の出力がゲート端子に加えられるソース接地
型ＮＭＯＳトランジスタからなっている。このドライブ
トランジスタＭ１０のドレイン端子と第１電源ライン１
との間には、ブートストラップ負荷２２が選択的に接続
される。従って、データ出力のロー駆動時には、ドライ
ブトランジスタＭ１０がターンオンするので、選択的ブ
ートストラップ回路１５の出力はロー状態になり、デー
タ出力のハイ駆動時には、ドライブトランジスタＭ１０
がターンオフするので、選択的ブートストラップ負荷２
２の出力が選択的ブートストラップ回路１５の出力にな
る。この選択的ブートストラップ回路１５の出力は、出
力駆動端１０のプルアップトランジスタＭ９のゲート端
子に加えられる。これによってプルアップトランジスタ
Ｍ９は、電源電圧Ｖｃｃが低下した時には昇圧した高い
電圧にて十分に駆動され、電源電圧Ｖｃｃが高い時には
そのままの電圧で駆動される。
ト回路１３の出力がゲート端子に加えられるソース接地
型ＮＭＯＳトランジスタからなっている。このドライブ
トランジスタＭ１０のドレイン端子と第１電源ライン１
との間には、ブートストラップ負荷２２が選択的に接続
される。従って、データ出力のロー駆動時には、ドライ
ブトランジスタＭ１０がターンオンするので、選択的ブ
ートストラップ回路１５の出力はロー状態になり、デー
タ出力のハイ駆動時には、ドライブトランジスタＭ１０
がターンオフするので、選択的ブートストラップ負荷２
２の出力が選択的ブートストラップ回路１５の出力にな
る。この選択的ブートストラップ回路１５の出力は、出
力駆動端１０のプルアップトランジスタＭ９のゲート端
子に加えられる。これによってプルアップトランジスタ
Ｍ９は、電源電圧Ｖｃｃが低下した時には昇圧した高い
電圧にて十分に駆動され、電源電圧Ｖｃｃが高い時には
そのままの電圧で駆動される。
【００１７】従って、データハイレベルの場合には、出
力駆動端１０の一対のプルアップトランジスタＭ７・Ｍ
９がターンオンしてデータ出力ＤＯＵＴを電源電圧Ｖｃ
ｃのレベルまで十分に上昇させる。この時、供給される
電源電圧Ｖｃｃが高い場合には、プルアップトランジス
タＭ９をその電圧で駆動することにより、過駆動が防止
できる。
力駆動端１０の一対のプルアップトランジスタＭ７・Ｍ
９がターンオンしてデータ出力ＤＯＵＴを電源電圧Ｖｃ
ｃのレベルまで十分に上昇させる。この時、供給される
電源電圧Ｖｃｃが高い場合には、プルアップトランジス
タＭ９をその電圧で駆動することにより、過駆動が防止
できる。
【００１８】選択的ブートストラップ負荷２２は、第１
電源ライン１とドライブトランジスタＭ１０のドレイン
端子との間に接続されたＮＭＯＳ負荷トランジスタＭ１
２と、この負荷トランジスタＭ１２のゲート端子と第１
ゲート回路１２の出力端子との間に接続された第１ＭＯ
ＳキャパシタＣ１と、この第１キャパシタＣ１をＶｃｃ
−ＶｔにプリチャージするためのＮＭＯＳバイアストラ
ンジスタＭ１１と、第１ゲート回路１２と比較器２１と
の出力を組合わせてブートストラッピングを選択するた
めのＮＯＲゲートからなる第４ゲート回路ＮＯＲ３と、
この第４ゲート回路ＮＯＲ３の出力端子と負荷トランジ
スタＭ１２のソース端子との間に接続された第２ＭＯＳ
キャパシタＣ２と、負荷トランジスタＭ１２とドライブ
トランジスタＭ１０との間に接続されて第１ゲート回路
１２の出力状態に応じてスイッチングされるＰＭＯＳス
イッチングトランジスタＭ１３とから構成されている。
電源ライン１とドライブトランジスタＭ１０のドレイン
端子との間に接続されたＮＭＯＳ負荷トランジスタＭ１
２と、この負荷トランジスタＭ１２のゲート端子と第１
ゲート回路１２の出力端子との間に接続された第１ＭＯ
ＳキャパシタＣ１と、この第１キャパシタＣ１をＶｃｃ
−ＶｔにプリチャージするためのＮＭＯＳバイアストラ
ンジスタＭ１１と、第１ゲート回路１２と比較器２１と
の出力を組合わせてブートストラッピングを選択するた
めのＮＯＲゲートからなる第４ゲート回路ＮＯＲ３と、
この第４ゲート回路ＮＯＲ３の出力端子と負荷トランジ
スタＭ１２のソース端子との間に接続された第２ＭＯＳ
キャパシタＣ２と、負荷トランジスタＭ１２とドライブ
トランジスタＭ１０との間に接続されて第１ゲート回路
１２の出力状態に応じてスイッチングされるＰＭＯＳス
イッチングトランジスタＭ１３とから構成されている。
【００１９】信号Ｑがローで且つ出力イネーブル信号Ｏ
Ｅがハイのとき第１ゲート回路１２の出力はローとな
り、第１キャパシタＣ１はＶｃｃ−Ｖｔ（ＶｔはＮＭＯ
Ｓトランジスタのスレショルド電圧）レベルに充電され
る。第１ゲート回路１２の出力レベルがハイのとき、こ
のハイ出力と第１キャパシタＣ１の充電電圧とを合わせ
た昇圧された電圧が負荷トランジスタＭ１２のゲート端
子に加えられる。このとき第４ゲート回路ＮＯＲ３の出
力はローなので、第２キャパシタＣ２は電源電圧Ｖｃｃ
レベルに充電される。従って、第１ゲート回路１２の出
力がロー（データ出力のハイ駆動時）で且つ比較器２１
の出力Ｖｃｏｍがローとなる（電源電圧が低い）場合、
第４ゲート回路ＮＯＲ３の出力はハイとなり、負荷トラ
ンジスタＭ１２のソース端子の電圧は第４ゲート回路Ｎ
ＯＲ３のハイ出力に第２キャパシタＣ２の充電電圧（即
ちＶｃｃ）を加えたレベルとなり、この電圧がＰＭＯＳ
スイッチングトランジスタＭ１３を介してトランジスタ
Ｍ９のゲートに加えられ、トランジスタＭ９が駆動され
る。一方、第１ゲート回路１２の出力がローで、比較器
２１の出力Ｖｃｏｍがハイの場合は、第４ゲート回路Ｎ
ＯＲ３の出力はローであり、負荷トランジスタＭ１２の
ソース端子の電圧はＶｃｃレベルとなり、この電圧がＰ
ＭＯＳスイッチングトランジスタＭ１３を介してトラン
ジスタＭ９のゲートに加えられる。
Ｅがハイのとき第１ゲート回路１２の出力はローとな
り、第１キャパシタＣ１はＶｃｃ−Ｖｔ（ＶｔはＮＭＯ
Ｓトランジスタのスレショルド電圧）レベルに充電され
る。第１ゲート回路１２の出力レベルがハイのとき、こ
のハイ出力と第１キャパシタＣ１の充電電圧とを合わせ
た昇圧された電圧が負荷トランジスタＭ１２のゲート端
子に加えられる。このとき第４ゲート回路ＮＯＲ３の出
力はローなので、第２キャパシタＣ２は電源電圧Ｖｃｃ
レベルに充電される。従って、第１ゲート回路１２の出
力がロー（データ出力のハイ駆動時）で且つ比較器２１
の出力Ｖｃｏｍがローとなる（電源電圧が低い）場合、
第４ゲート回路ＮＯＲ３の出力はハイとなり、負荷トラ
ンジスタＭ１２のソース端子の電圧は第４ゲート回路Ｎ
ＯＲ３のハイ出力に第２キャパシタＣ２の充電電圧（即
ちＶｃｃ）を加えたレベルとなり、この電圧がＰＭＯＳ
スイッチングトランジスタＭ１３を介してトランジスタ
Ｍ９のゲートに加えられ、トランジスタＭ９が駆動され
る。一方、第１ゲート回路１２の出力がローで、比較器
２１の出力Ｖｃｏｍがハイの場合は、第４ゲート回路Ｎ
ＯＲ３の出力はローであり、負荷トランジスタＭ１２の
ソース端子の電圧はＶｃｃレベルとなり、この電圧がＰ
ＭＯＳスイッチングトランジスタＭ１３を介してトラン
ジスタＭ９のゲートに加えられる。
【００２０】図２に示すように、本発明の定電圧発生器
２０は、交流信号を発生するための発振器３０と、この
交流信号によって所定のポンピング率で第１電源ライン
１から電荷をポンピングするためのチャージポンプ３１
と、このチャージポンプ３１によってポンピングされた
電荷を充電するための電荷充電キャパシタ３２と、この
キャパシタ３２の両端電圧を所定のレベルでリミッティ
ングして一定電圧を出力するための電圧リミッタ３３と
を備えている。ところで本出願人は、１９９０年４月２
６日付韓国特許出願９０−５８９０号に於いて上述した
定電圧発生器を出願している。この定電圧発生器２０
は、電源電圧Ｖｃｃの変動に拘らず常に一定の電圧Ｖｃ
ｏｎを発生するようになっている。
２０は、交流信号を発生するための発振器３０と、この
交流信号によって所定のポンピング率で第１電源ライン
１から電荷をポンピングするためのチャージポンプ３１
と、このチャージポンプ３１によってポンピングされた
電荷を充電するための電荷充電キャパシタ３２と、この
キャパシタ３２の両端電圧を所定のレベルでリミッティ
ングして一定電圧を出力するための電圧リミッタ３３と
を備えている。ところで本出願人は、１９９０年４月２
６日付韓国特許出願９０−５８９０号に於いて上述した
定電圧発生器を出願している。この定電圧発生器２０
は、電源電圧Ｖｃｃの変動に拘らず常に一定の電圧Ｖｃ
ｏｎを発生するようになっている。
【００２１】図３に示すように、本発明の比較器２１の
１実施例は、ゲート端子に定電圧発生器２０の定出力電
圧Ｖｃｏｎが加えられ、かつソース端子に電源電圧Ｖｃ
ｃが加えられるＰＭＯＳトランジスタＭ１４と、ゲート
端子に外部イネーブル信号ＥＮが加えられ、かつドレイ
ン端子がＰＭＯＳトランジスタＭ１４のドレイン端子に
接続されたソース接地型ＮＯＭＳトランジスタＭ１５
と、これら２つのトランジスタＭ１４・Ｍ１５の共通ド
レイン端子電圧をバッファして出力端子に供給するべく
２つのインバータＩＮＶ１・ＩＮＶ２からなるＣＭＯＳ
バッファと、各インバータＩＮＶ１・ＩＮＶ２の共通接
続点にゲート端子が接続されたソース接地型ＮＭＯＳト
ランジスタＭ１６とを備えている。従って、Ｖｃｃ＞Ｖ
ｃｏｎ＋ＶｔｐであればＰＭＯＳトランジスタＭ１４が
ターンオンして比較器２１の出力状態がハイになり、Ｖ
ｃｃ＜Ｖｃｏｎ＋ＶｔｐであればＰＭＯＳトランジスタ
Ｍ１４がターンオフして比較器２１の出力状態はローに
なる。
１実施例は、ゲート端子に定電圧発生器２０の定出力電
圧Ｖｃｏｎが加えられ、かつソース端子に電源電圧Ｖｃ
ｃが加えられるＰＭＯＳトランジスタＭ１４と、ゲート
端子に外部イネーブル信号ＥＮが加えられ、かつドレイ
ン端子がＰＭＯＳトランジスタＭ１４のドレイン端子に
接続されたソース接地型ＮＯＭＳトランジスタＭ１５
と、これら２つのトランジスタＭ１４・Ｍ１５の共通ド
レイン端子電圧をバッファして出力端子に供給するべく
２つのインバータＩＮＶ１・ＩＮＶ２からなるＣＭＯＳ
バッファと、各インバータＩＮＶ１・ＩＮＶ２の共通接
続点にゲート端子が接続されたソース接地型ＮＭＯＳト
ランジスタＭ１６とを備えている。従って、Ｖｃｃ＞Ｖ
ｃｏｎ＋ＶｔｐであればＰＭＯＳトランジスタＭ１４が
ターンオンして比較器２１の出力状態がハイになり、Ｖ
ｃｃ＜Ｖｃｏｎ＋ＶｔｐであればＰＭＯＳトランジスタ
Ｍ１４がターンオフして比較器２１の出力状態はローに
なる。
【００２２】外部イネーブル信号ＥＮは、比較器出力が
使用されない時にはローレベルにして電力消耗を防止
し、ＮＭＯＳトランジスタＭ１６は比較器出力をロー状
態にラッチするためのものである。
使用されない時にはローレベルにして電力消耗を防止
し、ＮＭＯＳトランジスタＭ１６は比較器出力をロー状
態にラッチするためのものである。
【００２３】図４に示すように、本発明の比較器の他の
実施例は、外部イネーブル信号ＥＮによってＶｃｃ−Ｖ
ｔの第１比較電圧を発生するためのＮＭＯＳトランジス
タＭ１７・Ｍ１８と、外部イネーブル信号ＥＮによって
第１比較電圧と定電圧発生器２０の電圧Ｖｃｏｎとを比
較するためのＮＭＯＳトランジスタＭ１９・Ｍ２０・Ｍ
２１及びＰＭＯＳトランジスタＭ２２・Ｍ２３からなる
ＭＯＳ差動増幅器と、ＭＯＳ差動増幅器の出力をバッフ
ァして出力端子に供給するための２つのインバータＩＮ
Ｖ３・ＩＮＶ４からなるＣＭＯＳバッファとを備えてい
る。従って、比較器出力Ｖｃｏｍは、Ｖｃｃ−Ｖｔｎ＞
Ｖｃｏｎであればハイ状態に、Ｖｃｃ−Ｖｔｎ＜Ｖｃｏ
ｎであればロー状態になる。
実施例は、外部イネーブル信号ＥＮによってＶｃｃ−Ｖ
ｔの第１比較電圧を発生するためのＮＭＯＳトランジス
タＭ１７・Ｍ１８と、外部イネーブル信号ＥＮによって
第１比較電圧と定電圧発生器２０の電圧Ｖｃｏｎとを比
較するためのＮＭＯＳトランジスタＭ１９・Ｍ２０・Ｍ
２１及びＰＭＯＳトランジスタＭ２２・Ｍ２３からなる
ＭＯＳ差動増幅器と、ＭＯＳ差動増幅器の出力をバッフ
ァして出力端子に供給するための２つのインバータＩＮ
Ｖ３・ＩＮＶ４からなるＣＭＯＳバッファとを備えてい
る。従って、比較器出力Ｖｃｏｍは、Ｖｃｃ−Ｖｔｎ＞
Ｖｃｏｎであればハイ状態に、Ｖｃｃ−Ｖｔｎ＜Ｖｃｏ
ｎであればロー状態になる。
【００２４】
【発明の効果】以上述べたように、本発明によれば、電
源電圧の変動による電圧低下時のデータハイレベル駆動
を昇圧した電圧レベルで行うものにすることにより、動
作速度及びデータ出力のハイレベル特性を改善すること
ができる。また高い電圧でブートストラッピングが過度
になることを防止することにより、過駆動に基因するノ
イズを低減することができる。そして、プルダウントラ
ンジスタのターンオン動作を徐々に起こすようにするこ
とにより、データ出力のフォーリング時の電流変化率が
減少し、アンダシュートによるノイズ発生を防止するこ
とができる。
源電圧の変動による電圧低下時のデータハイレベル駆動
を昇圧した電圧レベルで行うものにすることにより、動
作速度及びデータ出力のハイレベル特性を改善すること
ができる。また高い電圧でブートストラッピングが過度
になることを防止することにより、過駆動に基因するノ
イズを低減することができる。そして、プルダウントラ
ンジスタのターンオン動作を徐々に起こすようにするこ
とにより、データ出力のフォーリング時の電流変化率が
減少し、アンダシュートによるノイズ発生を防止するこ
とができる。
【図１】本発明によるデータ出力バッファの回路図であ
る。
る。
【図２】図１に示した定電圧発生器の構成図である。
【図３】図１に示した比較器の１実施例回路図である。
【図４】図１に示した比較器の他の実施例回路図であ
る。
る。
【図５】従来のデータ出力バッファのＮＭＯＳ出力駆動
体の構成図である。
体の構成図である。
【図６】従来のデータ出力バッファの位相補形の出力駆
動端の構成図である。
動端の構成図である。
【図７】従来のブートストラップのデータ出力バッファ
のＮＭＯＳ出力駆動端の構成図である。
のＮＭＯＳ出力駆動端の構成図である。
１０ 出力駆動端 １１ ラッチ回路 １２〜１４ 第１〜３ゲート回路 １５ 選択的ブートストラップ回路 ２０ 定電圧発生器 ２１ 比較器 ２２ 選択的ブートストラップ負荷 ３０ 発振器 ３１ チャージポンプ ３２ 電荷充電キャパシタ ３３ 電圧リミッタ Ｍ１〜Ｍ２３ ＭＯＳトランジスタ Ｃ１・Ｃ２ キャパシタ
Claims (6)
- 【請求項１】互いに並列接続された一対のプルアップト
ランジスタ及び１つのプルダウントランジスタを有する
出力駆動端と、 一対の位相補形信号をラッチするためのラッチ回路と、 外部出力イネーブル信号に応じて前記ラッチ回路の正出
力信号をゲートするための第１ゲート回路と、 外部出力イネーブル信号に応じて前記ラッチ回路の正出
力信号をゲートし、インバータを経て前記出力駆動端の
一方のプルアップトランジスタのゲートに供給するため
の第２ゲート回路と、 前記第１及び第２ゲート回路の出力信号に応じ、外部供
給電圧が設定電圧よりも高い時は外部供給電圧で、低い
時は昇圧された電圧で、前記出力駆動端の他方のプルア
ップトランジスタをドライブするための選択的ブートス
トラップ回路とを具備するデータ出力バッファであっ
て、 前記選択的ブートストラップ回路は、 所定の定電圧を発生するための定電圧発生器と、 前記定電圧発生器から供給される電圧と外部供給電圧と
を比較するための比較器と、 前記第１ゲート回路が所定の出力状態にあるとき、前記
比較器の出力状態に応じて外部供給電圧または昇圧され
た電圧を選択的に供給するための選択的ブートストラッ
プ負荷と、 前記第２ゲート回路の出力状態に応じて前記選択的ブー
トストラップ負荷をドライブするためのドライブトラン
ジスタとを具備した ことを特徴とするデータ出力バッフ
ァ。 - 【請求項２】互いに並列接続された一対のプルアップト
ランジスタ及び１つのプルダウントランジスタを有する
出力駆動端と、 一対の位相補形信号をラッチするためのラッチ回路と、 外部出力イネーブル信号に応じて前記ラッチ回路の正出
力信号をゲートするための第１ゲート回路と、 外部出力イネーブル信号に応じて前記ラッチ回路の正出
力信号をゲートし、イ ンバータを経て前記出力駆動端の
一方のプルアップトランジスタのゲートに供給するため
の第２ゲート回路と、 前記第１及び第２ゲート回路の出力信号に応じ、外部供
給電圧が設定電圧よりも高い時は外部供給電圧で、低い
時は昇圧された電圧で、前記出力駆動端の他方のプルア
ップトランジスタをドライブするための選択的ブートス
トラップ回路と、 外部出力イネーブル信号に応じて前
記ラッチ回路の反転出力信号をゲートするための更なる
ゲート回路と、 前記更なるゲート回路と、前記プルダウントランジスタ
のゲートとの間に接続された更なるインバータとを具備
し、 前記更なるインバータは、プルアップ負荷を有するＣＭ
ＯＳインバータ回路からなることを特徴とするデータ出
力バッファ。 - 【請求項３】前記選択的ブートストラップ負荷は、前記
ドライブトランジスタに結合された負荷トランジスタ
と、 この負荷トランジスタのゲート端子と前記第１ゲート回
路の出力端子との間に接続された第１キャパシタと、 この第１キャパシタをプリチャージさせるためのバイア
ストランジスタと、 前記第１ゲート回路及び前記比較器の出力を組合わせて
ブートストラップを選択するための第３ゲート回路と、 この第３ゲート回路の出力端子と前記負荷トランジスタ
のソース端子との間に接続された第２キャパシタと、 前記負荷トランジスタと前記ドライブトランジスタとの
間に接続されて前記第１ゲート回路の出力状態に応じて
スイッチングされるスイッチングトランジスタとを具備
したことを特徴とする請求項１に記載のデータ出力バッ
ファ。 - 【請求項４】前記比較器は、前記定電圧発生器の出力電
圧がゲート端子に加えられ、外部供給電圧がソース端子
に加えられるＰＭＯＳトランジスタと、 外部イネーブル信号がゲート端子に加えられ、前記ＰＭ
ＯＳトランジスタのドレイン端子にドレイン端子が接続
されたソース接地型ＮＭＯＳトランジスタと、 前記２つのトランジスタの共通ドレイン端子電圧をバッ
ファして出力端子に供給するべく２つのインバータから
なるＣＭＯＳバッファと、 前記インバータの共通接続点にゲート端子が接続され、
前記ＰＭＯＳトランジスタのドレイン端子にドレイン端
子が接続されたソース接地型ＮＭＯＳトランジスタとを
具備したことを特徴とする請求項１に記載のデータ出力
バッファ。 - 【請求項５】前記比較器は、外部供給電圧からＮＭＯＳ
トランジスタのスレショルド電圧を外部イネーブル信号
により差引いた比較信号を発生するための手段と、 前記比較信号と前記定電圧発生器の出力電圧とを前記外
部イネーブル信号により比較するためのＭＯＳ差動増幅
器と、 このＭＯＳ差動増幅器の出力をバッファして出力端子に
供給するべく２つのインバータからなるＣＭＯＳバッフ
ァとを具備したことを特徴とする請求項１に記載のデー
タ出力バッファ。 - 【請求項６】前記定電圧発生器は、交流信号を発生する
ための発振器と、 この交流信号によって所定ポンピング率で第１電源ライ
ンから電荷をポンピングするためのチャージポンプと、 このチャージポンプによってポンピングされた電荷を充
電するための電荷充電キャパシタと、 このキャパシタの両端電圧を所定レベルでリミティング
して一定電圧を出力するための電圧リミッタとを具備し
たことを特徴とする請求項１に記載のデータ出力バッフ
ァ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27208591A JP3181640B2 (ja) | 1991-09-24 | 1991-09-24 | データ出力バッファ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27208591A JP3181640B2 (ja) | 1991-09-24 | 1991-09-24 | データ出力バッファ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09139078A JPH09139078A (ja) | 1997-05-27 |
| JP3181640B2 true JP3181640B2 (ja) | 2001-07-03 |
Family
ID=17508880
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27208591A Expired - Fee Related JP3181640B2 (ja) | 1991-09-24 | 1991-09-24 | データ出力バッファ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3181640B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002074956A (ja) | 2000-09-04 | 2002-03-15 | Mitsubishi Electric Corp | 半導体装置 |
| JP3889954B2 (ja) * | 2001-10-29 | 2007-03-07 | 株式会社ルネサステクノロジ | 半導体装置 |
| KR100670682B1 (ko) * | 2005-02-04 | 2007-01-17 | 주식회사 하이닉스반도체 | 반도체 기억 소자에서의 데이터 출력 회로 및 방법 |
-
1991
- 1991-09-24 JP JP27208591A patent/JP3181640B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH09139078A (ja) | 1997-05-27 |
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