KR930004350B1

KR930004350B1 - 데이타 출력버퍼

Info

Publication number: KR930004350B1
Application number: KR1019900005889A
Authority: KR
Inventors: 최윤호
Original assignee: 삼성전자 주식회사; 김광호
Priority date: 1990-04-26
Filing date: 1990-04-26
Publication date: 1993-05-26
Also published as: KR910019336A

Abstract

내용 없음.

Description

데이타 출력버퍼

제1도는 종래의 데이타 출력버퍼의 NMOS 출력구동단의 구성도.

제2도는 종래의 데이타 출력버퍼의 컴플리멘터리 타입의 출력구동단의 구성도.

제3도는 종래의 부스트랩핑 타입의 데이타 출력버퍼의 NMOS 출력구동단의 구성도.

제4도는 본 발명에 의한 데이타 출력버퍼의 회로도.

제5도는 제4도에 도시한 정전압발생기의 구성도.

제6도는 제4도에 도시한 비교기의 일실시회로도.

제7도는 제4도에 도시한 비교기의 다른 실시회로도.

* 도면의 주요부분에 대한 부호의 설명

10 : 출력구동단 11 : 래치회로

12-14 : 제1-3게이트회로 15 : 선택적 부스트랩회로

20 : 정전압발생기 21 : 비교기

22 : 선택된 부스트랩부하 30 : 발진기

31 : 차지펌퍼 32 : 전하충전 캐패시터

33 : 전압리미터 M1-M23 : MOS 트랜지스터

C1, C2 : 캐패시터

본 발명은 데이타 출력버퍼에 관한 것으로, 특히 공급전압레벨에 따른 선택적 부스트랩회로를 가지는 데이타 출력버퍼에 관한 것이다.

최근 반도체분야의 미세소자기술의 진전으로 메모리소자 및 VLSI회로등에 있어서의 대규모, 초집적화가 이루어지고 있으며 전원전압레벨이 낮아지고 있는 추세이다. 정전전압레벨이 낮아지게 되면 잡음여유도가 좁하지게 되므로 전원전압 변동에 따른 노이즈대책이 요구되고 있다.

MOS기술에 있어서는 정적인 전력손실이 크게 문제시되고 있으며, 이에 대한 방책으로 데이타 출력버퍼의 출력단을 푸시풀방식으로 구성하고 있으며 이 푸시풀구성의 풀업소자에는 데이타신호(DB)를, 풀다운소자에는 반전된 데이타신호(

)를 인가한다.

종래의 데이타 출력버퍼는 NMOS 풀업트랜지스터(M1)의 게이트에 하이레벨의 데이타신호(DB)를 인가하여 하이레벨을 구동하는 방식(제1도 참조)이 있으며, 이는 낮은 전원전압(Vcc)에서 VOH(데이타 출력 하이레벨)가 낮고 동작속도가 느린 단점을 가지고 있다. 이 단점을 보완하기 위한 것으로 제2도에 도시한 바와같이 PMOS풀업트랜지스터(M3)을 이용한 방식이 소개되고 있다. 이는 제1도 방식에 비해 VOH와 스피드는 개선되나 래치업 특성이 좋지 않다. 이를 개선하기 위한 것으로 NMOS 풀업트랜지스터(M5)를 승압된 레벨(Vcc이상의 전압)으로 하이레벨을 구동하는 방식(제3도 참조)이 제안되고 있다. 이 방식에서는 하이 전원전압으로 노이즈 특성이 좋지 않을 결점이 있다.

본 발명의 목적은 상기와 같은 문제점을 해결하기 위하여 낮은 전원전압에서는 승압된 레벨로 하이레벨을 구동하는 높은 전원전압에서는 전원전압으로 하이레벨을 구동할 수 있는 신규한 데이타 출력버퍼를 제공하는 것이다.

본 발명의 다른 목적은 데이타 출력의 로우레벨의 노이즈를 줄일 수 있는 신규한 데이타 출력버퍼를 제공하는 것이다.

본 발명의 또 다른 목적은 전원전압의 레벨에 관계없이 노이즈특성이 개선되는 신규한 데이타 출력버퍼를 제공하는 것이다.

상기 목적을 달성하기 위하여 본 발명은 서로 병렬연결된 한쌍의 풀업트랜지스터들과, 상기 병렬접속된 한쌍의 풀업트랜지스터에 직렬로 공통 접속되는 하나의 풀다운트랜지스터를 가지는 출력구동단; 한쌍의 컴플리멘터리신호를 래치하기 위한 래치회로; 외부출력 인에이블신호에 따라 상기 래치회로의 부출력신호를 게이트하기 위한 제1게이트회로; 상기 제1게이트회로의 출력신호를 인버트하여 상기 출력구동단의 풀다운트랜지스터의 게이트에 인버트된 신호를 공급하기 위한 제1인버터; 외부출력 인에이블신호에 따라 상기 래치회로의 정출력신호를 게이트하기 위한 제2게이트회로; 외부출력 인에이블신호에 따라 상기 래치회로(11)의 정출력신호를 게이트하기 위한 제3게이트회로; 상기 제2 및 제3게이트회로의 출력신호에 따라 외부공급전압이 설정전압보다 높을 때에는 외부공급전압으로, 낮을 때에는 부스트된 전압으로 상기 출력구동단의 풀업트랜지스터중 하나를 구동하기 위한 부스트랩회로를 구비한 것을 특징으로 한다.

상기 제1인버터는 풀업부하(R)를 가지는 CMOS 인버터(M24, M25)로 구성함으로써 출력단의 풀다운트랜지스터(M8)의 전류변화(di/dt)를 억제하여 노이즈를 줄일 수 있다.

상기 선택적 부스트랩회로(15)는 전원전압에 관계없이 일정한 전압을 공급하기 위한 정전압 발생기와, 이 정전압 발생기로 부터 공급되는 정전압과 전원전압을 비교하기 위한 비교기와, 이 비교기의 출력에 따라 로우 전원전압에서는 승압된 전압으로, 하이 전원전압에서는 전원전압으로 풀업트랜지스터를 구동하기 위한 선택적 부스트랩회로를 포함하여 전원전압의 변동에 따라 하이레벨 노이즈를 방지할 수 있다.

본 발명을 첨부한 도면에 도시한 바람직한 실시예를 통하여 설명하기로 한다.

제4도를 참조하면, 본 발명에 의한 데이타 출력버퍼는 출력구동단(10), 래치회로(11), 제1-제3NAND 게이트회로(12-14), 인버터(17) 및 선택적 부스트랩회로(15)를 구비한다. 출력구동단(10)은 제1전원라인(1)과 데이타 출력단자(DOUT)사이에 서로 병렬로 연결된 한쌍의 NMOS 풀업트랜지스터(M7, M9)와, 데이타 출력버퍼(DOUT)와 제2전원라인(2)의 사이에 연결된 하나의 NMOS 풀다운트랜지스터(M8)로 구성한다.

래치회로(11)는 한쌍의 컴플리멘터리 데이타신호(DB, DB)가 세트 및 리세트 입력되는 RS래치구성으로, 서로 크로스결합된 두개의 NOR게이트(NOR1,NOR2)로 구성한다. 제1-제3게이트회로(12-14)는 일측 입력단자에 외부출력 인에이블신호(OE)가 가해지는 각각의 NAND게이트(NAND1-NAND3)로 구성한다. NAND게이트(NAND1)의 타측 입력단자에는 상기 래치회로(11)의 부출력신호(

)가 가해지고 그 출력단자는 제1인버터(16)를 거쳐서 상기 NMOS 풀다운트랜지스터(M8)의 게이트단자에 연결된다.

여기서, 제1인버터(16)는 풀업부하(R)를 가지는 CMOS인버터회로(M24, M25)로 구성한다. 이는 데이타로우를 구동하기 위해 DB가 Vss레벨로 되면 제1게이트회로(NAND1)의 출력레벨이 Vss로 되고, 이에 PMOS트랜지스터(M24)가 턴온된다.

이때 풀업부하(R)를 통해 출력구동단(10)의 NMOS 풀다운트랜지스터(M8)의 게이트에 가해지는 전압이 천천히 Vcc레벨로 되게함으로써 NMOS 풀다운트랜지스터(M8)의 전류변화율(di/dt)을 억제하게 된다. 그러므로 데이타출력의 폴링타임(falling time)에서 발생되는 언더슈트에 의한 로우레벨의 노이즈를 줄일 수 있게 된다.

제2게이트회로(NMOS)의 타측 입력단자에는 상기 래치회로(11)의 정출력(Q)이 가해지고 그 출력단자는 제2인버터(17)를 거쳐서 상기 NMOS 풀업트랜지스터(M7)의 게이트단자에 연결된다. 제3게이트회로(NAND3)의 타측입력단자에는 상기 래치회로(11)의 정출력신호(Q)가 가해지고 그 출려간자는 후술하는 부스트랩회로(15)에 공급되도록 연결된다

부스트랩회로(15)는 정전압발생기(20), 비교기(21), 선택적 부스트랩부하(22) 및 구동트랜지스터(M10)을 구비한다. 정전압발생기(20)는 전원전압의 변동에 관계없이 항상 일정전압(Vcon)을 발생하여 비교기(21)에 공급한다.

비교기(21)는 상기 정전압바랭기(20)에서 발생된 일정전압(Vcon)과 전원전압(Vcc)를 비교하여 전원전압(Vcc)이 하이 Vcc일 경우에는 하이신호를, 로우 Vcc일 경우에는 로우신호를 출력한다.

선택적 부스트랩부하(22)는 상기 비교기(21)와 제3게이트회로(14)의 출력신호를 조합하여 데이타출력의 하이 구동시에는 전원전압(Vcc)에 따라 선택적으로 부스트랩된다. 즉, 낮은 Vcc에서는 Vcc이상의 전압을 출력하고, 높은 Vcc에서는 Vcc를 출력한다. 구동트랜지스터(M10)는 상기 제2게이트회로(13)의 출력이 게이트단자에 가해지는 소오스접지 NMOS 트랜지스터로 구성하다. 이 구동트랜지스터(M10)의 드레인단자와 제1전원라인(1)사이에 선택적 부트스트부하(22)가 연결된다.

따라서, 데이타출력의 로우구동시에는 구동트랜지스터(M10)가 턴온되므로 선택적 부스트랩회로(15)의 출력은 로우상태가 되고, 데이타출력의 하이 구동시에는 구동트랜지스터(M10)가 턴오프되므로 선택적 부스트랩부하(22)의 출력이 선택적 부스트랩회로(15)의 출력이 된다.

이 선택적 부스트랩회로(15)의 출력은 상기 출력구동단(10)의 풀업트랜지스터(M9)의 게이트단자에 가해진다. 그러므로 풀업트랜지스터(M9)는 낮은 Vcc에서는 Vcc이상의 높은 전압으로 충분히 구동되고 높은 Vcc에서는 Vcc로 구동되게 된다.

따라서, 데이타 하이레벨의 경우에는 출력구동단(10)의 한쌍의 풀업트랜지스터(M7, M9)가 턴온되어 데이타출력(DOUT)이 충분히 전원전압(Vcc)의 레벨까지 상승하도록한다. 이때, 전원전압(Vcc)이 높은 Vcc로 공급될 때에는 풀업트랜지스터(M9)를 Vcc로 구동되게 함으로서 과구동을 방지할 수 잇다.

선택적 부스트랩부하(22)는 제1전원라인(1)과 구동트랜지스터(M10)의 드레인단자사이에 연결된 NMOS 부하트랜지스터(M12)와, 이 부하트랜지스터(M12)의 게이트단자와 상기 제3게이트회로(14)의 출력단자 사이에 연결된 제1MOS 트랜지스터(C1)와, 이 제1캐패시터(C1)를 Vcc-Vt로 프리차지시키기 위한 NMOS바이어싱 트랜지스터(M11)와, 상기 제3게이트회로(14) 및 비교기(21)의 출력을 조합하여 부스트랩핑을 선택하기 위한 제4게이트 회로, 즉 NOR 게이트(NOR3)와, 이 NOR게이트(NOR3)의 출력단자와 상기 부하트랜지스터(M12)의 소오스단자의 사이에 연결된 제2MOS캐패시터(C2)와, 상기 부하트랜지스터(M12) 및 구동트랜지스터(M10)사이에 연결되며 상기 제3게이트회로(14)의 출력상태에 따라 스위칭되는 PMOS스위칭트랜지스터(M13)로 구성한다.

제1캐패시터(C1)는 초기에 Vcc-V_T(V_T는 NMOS 트랜지스터의 드레시홀드전압)레벨로 충전되고 이에 제2캐패시터(C2)는 Vcc-2V_T레벨로 충전된다. 제3게이트회로(14)의 출력상태가 하이로되면 부하트랜지스터(M12)의 게이트단자에는 대략 Vcc+2V_T로 부스트된 전압이 가해지게되어 부하트랜지스터(M12)의 드레인단자에는 거의 Vcc의 전압이 출력되게 된다. 낮은 Vcc에서는 NOR게이트(NOR3)의 출력상태가 하이로 되기때문에 부하트랜지스터(M12)의 드레인단자의 전압은 제2캐패시터(C2)에 비해 대략 Vcc+V_T로 부스트되게 된다.

제5도를 참조하면, 본 발명의 정전압발생기(20)는 교류신호를 발생하기 위한 발진기(30)와, 이 교류신호에 의해 소정 펌핑율로 제1전원라인으로 부터 전하를 펌핑하기 위한 차지펌퍼(31)와, 이 차치펌프(31)에 의해 펌핑된 전하를 충전하기 위한 전하충전 캐패시터(32)와, 이 캐패시터(32)의 양단전압을 소정 레벨로 리미팅하여 일정 전압을 출력하기 위한 전압리미터(33)를 포함한다.

본 출원인은 동일자 특허출원(원서번호 2호)에 상술한 정전압발생기를 출원하고 있다. 이 정전압발생기(20)는 전원전압(Vcc)의 변동에 관계없이 항상 일정한 전압(Vcon)을 발생한다.

제6도를 참조하면, 본 발명의 비교기(21)의 일실시예는 게이트단자에 상기 정전압발생기(20)의 일정 출력전압(Vcon)이 가해지고 소오스단자에 전원전압(Vcc)이 가해지고 PMOS트랜지스터(M14)와, 게이트단자에 외부 인에이블신호(EN)가 가해지고 드레인단자가 상기 PMOS트랜지스터(M14)의 드레인단자에 연결된 소오스접지 NMOS 트랜지스터(M15)와, 상기 두 트랜지스터(M14, M15)의 공통 드레인단자전압을 버퍼링하여 출력단자에 공급하기 위해 두개의 인버터(INV1, INV2)로 된 CMOS버퍼와 상기 인버터들(INV1, INV2)의 공통접속점에 게이트단자가 연결되고 드레인단자가 상기 공통드레인단자에 연결된 소오스접지 NMOS트랜지스터(M16)를 구비한다.

따라서, Vcc〉Vcon+V_TP이면 PMOS(M14)가 턴온되어 비교기의 출력상태는 하이가 되고 Vcc〈Vcon+V_TP이면 PMOS트랜지스터(M14)가 턴오프되므로 비교기의 출력상태는 로우가 된다. 외부인에이블신호(EN)는 비교기출력이 사용되지 않을때 로우레벨로 하여 전력소모를 방지하고, NMOS트랜지스터(M16)은 비교기출력을 로우상태로 래치하기 위한 것이다.

제7도를 참조하면, 본 발명의 비교기의 다른 실시예를 외부인에이블신호(EN)에 의해 Vcc-VT의 제1비교전압을 발생하기 위한 NMOS트랜지스터(M17, M18)와, 외부 인에이블신호(EN)에 의해 상기 제1비교전압과 상기 정전압발생기의 일정전압(Vcon)을 비교하기 위한 NMOS트랜지스터(M19, M20, M21) 및 PMOS트랜지스터(M22, M23)으로된 MOS차동증폭기, 상기 MOS차동증폭기의 출력을 버퍼링하여 출력단자에 공급하기 위한 두개의 인버터(INV3, INV4)로 된 CMOS버퍼를 구비한다.

따라서, 비교기출력(Vcom)은 Vcc-VTN〉Vcon이면 하이상태, Vcc-VTN〈Vcon이면 로우상태로 된다.

이상과같이 본 발명에서는 전원전압변동에 따라 데이타 하이레벨 구동시에 부스트되는 전압레벨을 달리함으로서 동작속도 및 데이타출력의 하이레벨을 개성시킬 수 있다.

또한, 전원전압 변동에 따라 부스트랩핑이 하이 Vcc에서 과도하게 되는 것을 방지함으로써 과구동에 따른 노이즈를 감소시킬 수 있다. 그리고 풀다운트랜지스터의 턴온동작을 천천히 일으키게함으로써 데이타출력의 폴링시에 di/dt를 감소시킬 수 있다. 이는 언더슈트에 의한 노이즈를 방지할 수 있는 효과가 있다.

Claims

서로 병렬연결된 한쌍의 풀업트랜지스터들과, 상기 병렬접속된 한쌍의 풀업트랜지스터에 직렬로 공통접속되는 하나의 풀다운트랜지스터를 가지는 출력구동단; 한쌍의 컴플리멘터리신호를 래치하기 위한 래치회로; 외부출력 인에이블신호에 따라 상기 래치회로의 부출력신호를 게이트하기 위한 제1게이트회로; 상기 제1게이트회로의 출력신호를 인버트하여 사기 출력구동단의 풀다운트랜지스터의 게이트에 인버트된 신호를 공급하기 위한 제1인버터; 외부출력 인에이블신호에 따라 상기 래치회로의 정출력신호를 게이트하기 위한 제2게이트회로; 외부출력 인에이블신호에 따라 상기 래치회로(11)의 정출력신호를 게이트하기 위한 제3게이트회로; 상기 제2 및 제3게이트회로의 출력신호에 따라 외부공급전압이 설정전압보다 높을 때에는 외부공급전압으로, 낮을 때에는 부스트된 전압으로 상기 출력구동단의 풀업트랜지스터중 하나를 구동하기 위한 선택된 부스트랩회로를 구비한 것을 특징으로하는 데이타 출력버퍼.
제1항에 있어서, 상기 선택적 부스트랩회로는 소정의 일정전압(Vcon)을 발생하기 위한 정전압발생기; 상기 정전압발생기에 공급되는 일정전압과 외부공급전압(Vcc)을 비교하기 위한 비교기; 상기 비교기의 출력상태에 따라 상기 제3게이트회로의 로우출력에서 외부공급전압 또는 승압된 전압을 선택적으로 공급하기 위한 선택적 부스트랩부하; 및 상기 제2게이트회로의 출력상태에 따라 상기 선택적 부스트랩부하를 구동하기 위한 구동트랜지스터를 구비한 것을 특징으로하는 데이타 출력버퍼.
제2항에 있어서, 상기 선택적 부스트부하는 상기 구동 트랜지스터에 결합된 부하트랜지스터와, 이 부하트랜지스터의 게이트단자와 상기 제3게이트회로의 출력단자 사이에 연결된 제1캐패시터와, 이 제1캐패시터를 프리차지하기 위한 바이어싱 트랜지스터와, 상기 제3게이트회로 및 비교기의 출력을 조합하여 부스트랩핑을 선택하기 위한 제4게이트회로와, 제4게이트회로의 출력단자와 상기 부하트랜지스터의 소오스단자의 사이에 연결된 제2캐패시터와, 상기 부하트랜지스터 및 구동트랜지스터사이에 연결되며 상기 제3게이트회로의 출력상태에 따라 스위칭되는 스위칭트랜지스터(M13)를 구비한 것을 특징으로하는 데이타 출력버퍼.
제2항에 있어서, 상기 비교기는 게이트단자에 상기 정전압발생기의 일정 출력전압(Vcon)이 가해지고 소오스단자에 외부공급전압(Vcc)이 가해지는 PMOS트랜지스터와, 게이트단자에 외부 인에이블신호(EN)가 가해지는 드레인단자가 상기 PMOS트랜지스터의 드레인단자에 연결된 소오스접지 NMOS트래지스터와, 상기 두 트랜지스터의 공통 드레인단자전압을 버퍼링하여 출력단자에 공급하기 위해 두개의 인버터로 된 CMOS버퍼와, 상기 인버터들의 공통접속점에 게이트단자가 연결되고 드레인단자가 상기 공통드레인단자에 연결된 소오스접지 NMOS트랜지스터를 구비한 것을 특징으로하는 데이타 출력버퍼.
제2항에 있어서, 상기 비교기는 외부 인에이블신호(EN)에 의해 외부공급전압(Vcc)에서 NMOS트랜지스터의 드레시홀드전압(VTN)을 뺀 제1비교신호를 발생하기 위한 수단과, 외부인에이블신호(EN)에 의해 상기 제1비교신호와 상기 정전압발생기의 일정전압(Vcon)을 비교하기 위한 MOS 차동증폭기와, 상기 MOS차동증폭기의 출력을 버퍼링하여 출력단자에 공급하기 위한 두개의 인버터로 된 CMOS버퍼를 구비한 것을 특징으로 하는 데이타 출력버퍼.
제2항에 있어서, 상기 정전압발생기는 교류신호를 발생하기 위한 발진기와, 이 교류신호에 의해 소정펌핑률로 제1전원라인으로 부터 전하를 펌핑하기 위한 차지펌프와, 이 차지펌프에 의해 펌핑된 전하를 충전하기 위한 전하충전 캐패시터와, 이 캐패시터의 양단 전압을 소정 레벨로 리미팅하여 일정전압을 출력하기 위한 전압리미터로 구비하여서 된 것을 특징으로하는 데이타 출력버퍼.
제1항에 있어서, 상기 제1인버터는 풀업부하를 가지는 CMOS인버터 회로로 구성한 것을 특징으로하는 데이타 출력버퍼.