JPH09128978A - 半導体メモリ装置のデータ出力バッファ - Google Patents
半導体メモリ装置のデータ出力バッファInfo
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- JPH09128978A JPH09128978A JP8244749A JP24474996A JPH09128978A JP H09128978 A JPH09128978 A JP H09128978A JP 8244749 A JP8244749 A JP 8244749A JP 24474996 A JP24474996 A JP 24474996A JP H09128978 A JPH09128978 A JP H09128978A
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- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
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- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
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Abstract
(57)【要約】
【課題】 低消費電力で高速に安定したデータを出力可
能で電源ノイズも抑制し得る高周波用メモリのデータ出
力バッファを提供する。 【解決手段】 第１駆動部３６はデータラインＤＢがハ
イへ遷移するときにＶccレベルのプルアップ制御信号Ｄ
ＯＫを発生する。持続時間検出部３８はデータラインＤ
Ｂでハイが遅延時間以上持続するとレベルシフト制御信
号を発生する。レベルシフタ４０はレベルシフト制御信
号に応じてＶppレベルのレベルシフト信号ＬＴＳを発生
する。昇圧回路４４は信号ＬＴＳに応答して昇圧動作
し、Ｖppレベルの信号ＤＯＫを発生する。データライン
ＤＢが持続時間検出部３８の遅延時間より短い周期で高
速遷移する場合には、Ｖccレベルの信号ＤＯＫにより出
力端子Ｄout はＶcc−Ｖtnの第１出力レベルになる。デ
ータラインＤＢが持続時間検出部３８の遅延時間より長
い周期で低速遷移する場合には、昇圧回路４４によるＶ
ppレベルの信号ＤＯＫにより出力端子Ｄout はＶccの第
２出力レベルになる。
能で電源ノイズも抑制し得る高周波用メモリのデータ出
力バッファを提供する。 【解決手段】 第１駆動部３６はデータラインＤＢがハ
イへ遷移するときにＶccレベルのプルアップ制御信号Ｄ
ＯＫを発生する。持続時間検出部３８はデータラインＤ
Ｂでハイが遅延時間以上持続するとレベルシフト制御信
号を発生する。レベルシフタ４０はレベルシフト制御信
号に応じてＶppレベルのレベルシフト信号ＬＴＳを発生
する。昇圧回路４４は信号ＬＴＳに応答して昇圧動作
し、Ｖppレベルの信号ＤＯＫを発生する。データライン
ＤＢが持続時間検出部３８の遅延時間より短い周期で高
速遷移する場合には、Ｖccレベルの信号ＤＯＫにより出
力端子Ｄout はＶcc−Ｖtnの第１出力レベルになる。デ
ータラインＤＢが持続時間検出部３８の遅延時間より長
い周期で低速遷移する場合には、昇圧回路４４によるＶ
ppレベルの信号ＤＯＫにより出力端子Ｄout はＶccの第
２出力レベルになる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
関し、特に、高周波用半導体メモリ装置のデータ出力バ
ッファに関するものである。
関し、特に、高周波用半導体メモリ装置のデータ出力バ
ッファに関するものである。
【０００２】
【従来の技術】半導体メモリ装置の高集積化に応じてト
ランジスタはますます極小化され、低電圧・高速化の動
作を要求されてきている。例えば、４メガＤＲＡＭの場
合はチップ内動作電圧は約５Ｖであったが、外部電源電
圧を低めてチップ内動作電圧を供給する定電圧回路（内
部電源電圧回路）を採用し始めた１６メガＤＲＡＭにな
ると電源電圧は約３．３Ｖに低くなり、そして高集積化
が加速するに従ってこれは更に低くなっている。それに
より、半導体メモリ装置からの出力データのレベルも徐
々に変化してきている。
ランジスタはますます極小化され、低電圧・高速化の動
作を要求されてきている。例えば、４メガＤＲＡＭの場
合はチップ内動作電圧は約５Ｖであったが、外部電源電
圧を低めてチップ内動作電圧を供給する定電圧回路（内
部電源電圧回路）を採用し始めた１６メガＤＲＡＭにな
ると電源電圧は約３．３Ｖに低くなり、そして高集積化
が加速するに従ってこれは更に低くなっている。それに
より、半導体メモリ装置からの出力データのレベルも徐
々に変化してきている。
【０００３】即ち、５Ｖの電源電圧入力によって動作す
る半導体メモリ装置におけるデータ出力レベルは、論理
“１”を出力するときには約２．４Ｖ以上で、論理
“０”を出力するときには０．４Ｖ以下であった。しか
し、高集積化されたメモリなどではトランジスタの信頼
性の問題から動作電圧が５Ｖから３．３Ｖに低電圧化さ
れ、そしてデータ出力レベルの範囲は動作特性により次
のように二つのレベルに分けられるようになった。第一
に、高速にデータを出力する交流条件でのデータ出力レ
ベルは、データ“１”を出力するときには２．０Ｖ以
上、データ“０”を出力するときには０．８Ｖ以下に規
定されている。第二に、データ出力が相当時間持続され
る直流条件、つまり低速にメモリセルのデータをアクセ
スする場合では５Ｖの規定を採用し、データ“１”の出
力レベルは２．４Ｖ以上、データ“０”の出力レベルは
０．４Ｖ以下に規定されている。
る半導体メモリ装置におけるデータ出力レベルは、論理
“１”を出力するときには約２．４Ｖ以上で、論理
“０”を出力するときには０．４Ｖ以下であった。しか
し、高集積化されたメモリなどではトランジスタの信頼
性の問題から動作電圧が５Ｖから３．３Ｖに低電圧化さ
れ、そしてデータ出力レベルの範囲は動作特性により次
のように二つのレベルに分けられるようになった。第一
に、高速にデータを出力する交流条件でのデータ出力レ
ベルは、データ“１”を出力するときには２．０Ｖ以
上、データ“０”を出力するときには０．８Ｖ以下に規
定されている。第二に、データ出力が相当時間持続され
る直流条件、つまり低速にメモリセルのデータをアクセ
スする場合では５Ｖの規定を採用し、データ“１”の出
力レベルは２．４Ｖ以上、データ“０”の出力レベルは
０．４Ｖ以下に規定されている。
【０００４】上記のように動作電圧が低くなる高集積半
導体メモリ装置の出力バッファは、データを安定したレ
ベルで高速伝送するために、データのレベルを昇圧する
昇圧手段が付加されている。この昇圧手段を付加したデ
ータ出力バッファは、入力されるデータ信号のレベルを
昇圧し、この昇圧レベルのデータでＮＭＯＳトランジス
タのプルアップトランジスタとＮＭＯＳトランジスタの
プルダウントランジスタで構成されたデータ出力ドライ
バを駆動するようになっている。図１に、高集積半導体
メモリ装置で利用されるデータ出力バッファの構成を示
す。
導体メモリ装置の出力バッファは、データを安定したレ
ベルで高速伝送するために、データのレベルを昇圧する
昇圧手段が付加されている。この昇圧手段を付加したデ
ータ出力バッファは、入力されるデータ信号のレベルを
昇圧し、この昇圧レベルのデータでＮＭＯＳトランジス
タのプルアップトランジスタとＮＭＯＳトランジスタの
プルダウントランジスタで構成されたデータ出力ドライ
バを駆動するようになっている。図１に、高集積半導体
メモリ装置で利用されるデータ出力バッファの構成を示
す。
【０００５】このデータ出力バッファは、データライン
対ＤＢ，ＤＢＢ（相補）のうち第１データラインＤＢの
活性論理、例えば論理“ハイ”に応答して電源電圧Ｖcc
を昇圧し、プルアップ制御信号ＤＯＫとして出力する昇
圧回路(boosting circuit)１２と、データライン対Ｄ
Ｂ，ＤＢＢのうち第２データラインＤＢＢが活性論理の
データを有するときにプルダウン制御信号ＤＯＫＢを発
生するドライバのインバータ１４，１５と、電源電圧Ｖ
ccと基準電圧Ｖssとの間に接続され、プルアップ制御信
号ＤＯＫに応答して出力端子Ｄout をプルアップ駆動
し、プルダウン制御信号ＤＯＫＢに応答して出力端子Ｄ
out をプルダウン駆動するデータ出力ドライバ１６と、
から構成されている。
対ＤＢ，ＤＢＢ（相補）のうち第１データラインＤＢの
活性論理、例えば論理“ハイ”に応答して電源電圧Ｖcc
を昇圧し、プルアップ制御信号ＤＯＫとして出力する昇
圧回路(boosting circuit)１２と、データライン対Ｄ
Ｂ，ＤＢＢのうち第２データラインＤＢＢが活性論理の
データを有するときにプルダウン制御信号ＤＯＫＢを発
生するドライバのインバータ１４，１５と、電源電圧Ｖ
ccと基準電圧Ｖssとの間に接続され、プルアップ制御信
号ＤＯＫに応答して出力端子Ｄout をプルアップ駆動
し、プルダウン制御信号ＤＯＫＢに応答して出力端子Ｄ
out をプルダウン駆動するデータ出力ドライバ１６と、
から構成されている。
【０００６】図２は、図１の回路の動作を説明するため
の出力端子Ｄout の波形図である。図１に示す回路が動
作すると、まず電源電圧Ｖccと内部ノードＮ１との間に
ダイオード接続されたＮＭＯＳトランジスタ２８が導通
する。このＮＭＯＳトランジスタ２８の導通により、Ｍ
ＯＳキャパシタ２６の対応電極が電源電圧Ｖcc−Ｖtn
（ＶtnはＮＭＯＳトランジスタ２８のしきい値電圧）レ
ベルにプリチャージされる。
の出力端子Ｄout の波形図である。図１に示す回路が動
作すると、まず電源電圧Ｖccと内部ノードＮ１との間に
ダイオード接続されたＮＭＯＳトランジスタ２８が導通
する。このＮＭＯＳトランジスタ２８の導通により、Ｍ
ＯＳキャパシタ２６の対応電極が電源電圧Ｖcc−Ｖtn
（ＶtnはＮＭＯＳトランジスタ２８のしきい値電圧）レ
ベルにプリチャージされる。
【０００７】この状態で、第１データラインＤＢに論理
“ハイ”、第２データラインＤＢＢに論理“ロウ”のデ
ータ信号が入力されると、インバータ２２，３４は、第
１データラインＤＢの論理“ハイ”を反転してインバー
タ２４の入力ノードとＮＭＯＳトランジスタ３２のゲー
ト端子にそれぞれ供給する。インバータ２２による反転
の論理“ロウ”信号は、内部ノードＮ１にソース接続さ
れたＰＭＯＳトランジスタ３０のゲート端子に供給され
ると共に、インバータ２４により反転されてＭＯＳキャ
パシタ２６の対応電極へ供給される。すると、ＭＯＳキ
ャパシタ２６が昇圧動作して内部ノードＮ１の電圧を約
２Ｖcc−Ｖtnのレベルへ昇圧し、ＰＭＯＳトランジスタ
３０はインバータ２２からの論理“ロウ”出力によって
導通状態になる。一方、ＰＭＯＳトランジスタ３０のド
レイン端子にドレイン接続され、ソース端子が基準電圧
Ｖssへ接続されているＮＭＯＳトランジスタ３２は、イ
ンバータ３４から出力される論理“ロウ”信号によって
非導通状態となる。従って、内部ノードＮ１の昇圧電圧
２Ｖcc−ＶtnがＰＭＯＳトランジスタ３０のチャネルを
通じて接続ノードＮ２へ印加され、プルアップ制御信号
ＤＯＫとしてデータ出力ドライバ１６に供給される。
“ハイ”、第２データラインＤＢＢに論理“ロウ”のデ
ータ信号が入力されると、インバータ２２，３４は、第
１データラインＤＢの論理“ハイ”を反転してインバー
タ２４の入力ノードとＮＭＯＳトランジスタ３２のゲー
ト端子にそれぞれ供給する。インバータ２２による反転
の論理“ロウ”信号は、内部ノードＮ１にソース接続さ
れたＰＭＯＳトランジスタ３０のゲート端子に供給され
ると共に、インバータ２４により反転されてＭＯＳキャ
パシタ２６の対応電極へ供給される。すると、ＭＯＳキ
ャパシタ２６が昇圧動作して内部ノードＮ１の電圧を約
２Ｖcc−Ｖtnのレベルへ昇圧し、ＰＭＯＳトランジスタ
３０はインバータ２２からの論理“ロウ”出力によって
導通状態になる。一方、ＰＭＯＳトランジスタ３０のド
レイン端子にドレイン接続され、ソース端子が基準電圧
Ｖssへ接続されているＮＭＯＳトランジスタ３２は、イ
ンバータ３４から出力される論理“ロウ”信号によって
非導通状態となる。従って、内部ノードＮ１の昇圧電圧
２Ｖcc−ＶtnがＰＭＯＳトランジスタ３０のチャネルを
通じて接続ノードＮ２へ印加され、プルアップ制御信号
ＤＯＫとしてデータ出力ドライバ１６に供給される。
【０００８】データ出力ドライバ１６は、電源電圧Ｖcc
と基準電圧Ｖssとの間にチャネルが直列接続され、それ
ぞれのソース端子とドレイン端子が出力端子Ｄout に接
続されたＮチャネル形のプルアップトランジスタ１８及
びプルダウントランジスタ２０で構成され、各ゲートに
それぞれプルアップ制御信号ＤＯＫとプルダウン制御信
号ＤＯＫＢを入力するようにされている。プルダウン制
御信号ＤＯＫＢは、第２データラインＤＢＢの信号を駆
動するインバータ１４，１５から出力される信号であ
る。従って、データライン対ＤＢ，ＤＢＢのうち第１デ
ータラインＤＢに活性論理を有するデータが入ると、デ
ータ出力ドライバ１６内のプルアップトランジスタ１８
が昇圧回路１２による昇圧電圧２Ｖcc−Ｖtnにより導通
化されるので、電源電圧Ｖccのレベルを出力端子Ｄout
に駆動してデータ“１”を出力する。もし、データライ
ン対ＤＢ，ＤＢＢのうち第２データラインＤＢＢに活性
論理を有するデータが入ると、プルアップ制御信号ＤＯ
Ｋが基準電圧Ｖssとなり、プルダウン制御信号ＤＯＫＢ
が電源電圧Ｖccのレベルになるので、データ出力ドライ
バ１６内のプルアップトランジスタ１８が非導通状態、
プルダウントランジスタ２０が導通状態となって、出力
端子Ｄout のレベルは基準電圧Ｖssのレベルにプルダウ
ンされる。このようなデータ出力バッファの出力波形を
図２に示す。
と基準電圧Ｖssとの間にチャネルが直列接続され、それ
ぞれのソース端子とドレイン端子が出力端子Ｄout に接
続されたＮチャネル形のプルアップトランジスタ１８及
びプルダウントランジスタ２０で構成され、各ゲートに
それぞれプルアップ制御信号ＤＯＫとプルダウン制御信
号ＤＯＫＢを入力するようにされている。プルダウン制
御信号ＤＯＫＢは、第２データラインＤＢＢの信号を駆
動するインバータ１４，１５から出力される信号であ
る。従って、データライン対ＤＢ，ＤＢＢのうち第１デ
ータラインＤＢに活性論理を有するデータが入ると、デ
ータ出力ドライバ１６内のプルアップトランジスタ１８
が昇圧回路１２による昇圧電圧２Ｖcc−Ｖtnにより導通
化されるので、電源電圧Ｖccのレベルを出力端子Ｄout
に駆動してデータ“１”を出力する。もし、データライ
ン対ＤＢ，ＤＢＢのうち第２データラインＤＢＢに活性
論理を有するデータが入ると、プルアップ制御信号ＤＯ
Ｋが基準電圧Ｖssとなり、プルダウン制御信号ＤＯＫＢ
が電源電圧Ｖccのレベルになるので、データ出力ドライ
バ１６内のプルアップトランジスタ１８が非導通状態、
プルダウントランジスタ２０が導通状態となって、出力
端子Ｄout のレベルは基準電圧Ｖssのレベルにプルダウ
ンされる。このようなデータ出力バッファの出力波形を
図２に示す。
【０００９】上述のように、高集積半導体メモリ装置に
使用されるデータ出力バッファに対し、標準電源電圧Ｖ
cc、例えば３．３Ｖの動作電源電圧で規定された二つの
データ出力レベルを満足させるために、データ出力ドラ
イバ１６内のプルアップトランジスタ１８のゲートノー
ドの電圧を昇圧して論理“ハイ”のデータレベルの出力
条件を満足させているものである。
使用されるデータ出力バッファに対し、標準電源電圧Ｖ
cc、例えば３．３Ｖの動作電源電圧で規定された二つの
データ出力レベルを満足させるために、データ出力ドラ
イバ１６内のプルアップトランジスタ１８のゲートノー
ドの電圧を昇圧して論理“ハイ”のデータレベルの出力
条件を満足させているものである。
【００１０】
【発明が解決しようとする課題】しかしながら、第１デ
ータラインＤＢの活性論理により常時昇圧電圧を発生し
てデータ出力ドライバ１６内のプルアップトランジスタ
１８を駆動する従来のデータ出力バッファは、下記のよ
うな問題点がある。
ータラインＤＢの活性論理により常時昇圧電圧を発生し
てデータ出力ドライバ１６内のプルアップトランジスタ
１８を駆動する従来のデータ出力バッファは、下記のよ
うな問題点がある。
【００１１】第一に、メモリを高速アクセスする交流条
件のときに必要とするデータ出力レベルは約２．０Ｖで
あればよいが、昇圧回路の付加により補強された数値の
２．４Ｖ以上の出力を常時得るようにしてあるため、実
際に高速でデータをアクセスするときのデータ出力レベ
ルは２．４Ｖを超過する。これは、データを高速アクセ
スするときにデータ出力レベルが必要以上に上昇するこ
とであり、論理“０”のデータを出力するときにチップ
に大きなノイズを発生する要因となって誤動作を誘発し
得る。
件のときに必要とするデータ出力レベルは約２．０Ｖで
あればよいが、昇圧回路の付加により補強された数値の
２．４Ｖ以上の出力を常時得るようにしてあるため、実
際に高速でデータをアクセスするときのデータ出力レベ
ルは２．４Ｖを超過する。これは、データを高速アクセ
スするときにデータ出力レベルが必要以上に上昇するこ
とであり、論理“０”のデータを出力するときにチップ
に大きなノイズを発生する要因となって誤動作を誘発し
得る。
【００１２】第二に、比較的消費電力の大きいデータ出
力ドライバ内のプルアップトランジスタのゲート端子に
昇圧回路の出力を印加するため、高速アクセス時に消費
電力が増加し、また昇圧回路に必要なＭＯＳキャパシタ
用のレイアウト増加につながって集積性に影響がある。
力ドライバ内のプルアップトランジスタのゲート端子に
昇圧回路の出力を印加するため、高速アクセス時に消費
電力が増加し、また昇圧回路に必要なＭＯＳキャパシタ
用のレイアウト増加につながって集積性に影響がある。
【００１３】第三に、ＣＭＯＳ工程で形成されるＭＯＳ
キャパシタの物理的反応速度の限界から、メモリの高速
化に伴って非常に短い時間でデータ遷移(data transtio
n)が発生すると、昇圧回路が誤動作する可能性があり、
所望の論理のデータが出力されない現象が起こり得る。
キャパシタの物理的反応速度の限界から、メモリの高速
化に伴って非常に短い時間でデータ遷移(data transtio
n)が発生すると、昇圧回路が誤動作する可能性があり、
所望の論理のデータが出力されない現象が起こり得る。
【００１４】このような従来技術に着目して本発明は、
高速メモリアクセスで出力データが高速にトグル(toggl
e)する場合、データ出力レベルの必要以上の上昇を抑制
し、消費電力を抑制すると共にノイズによる誤動作を防
止できるような半導体メモリ装置のデータ出力バッファ
を提供する。このために、メモリのアクセス時間に対応
してデータの出力レベルを選択的に調節出力することの
可能なデータ出力バッファを提供する。即ち、メモリセ
ルのデータが高速アクセスされるときには第１出力レベ
ルのデータを出力し、メモリセルのデータが低速アクセ
スされるときには前記第１出力レベルより高い第２出力
レベルを有するデータを出力するようにして、低消費電
力で且つ安定したデータを出力することができる半導体
メモリ装置のデータ出力バッファを提供する。
高速メモリアクセスで出力データが高速にトグル(toggl
e)する場合、データ出力レベルの必要以上の上昇を抑制
し、消費電力を抑制すると共にノイズによる誤動作を防
止できるような半導体メモリ装置のデータ出力バッファ
を提供する。このために、メモリのアクセス時間に対応
してデータの出力レベルを選択的に調節出力することの
可能なデータ出力バッファを提供する。即ち、メモリセ
ルのデータが高速アクセスされるときには第１出力レベ
ルのデータを出力し、メモリセルのデータが低速アクセ
スされるときには前記第１出力レベルより高い第２出力
レベルを有するデータを出力するようにして、低消費電
力で且つ安定したデータを出力することができる半導体
メモリ装置のデータ出力バッファを提供する。
【００１５】
【課題を解決するための手段】本発明によれば、メモリ
セルから出力されるデータを入力するためのデータライ
ン対と、電源電圧と基準電圧との間に設けられ、プルア
ップ制御信号が第１レベルで提供されるときにはデータ
出力端子を第１出力レベルに駆動し、プルアップ制御信
号が第２レベルで提供されるときは前記データ出力端子
を第２出力レベルに駆動し、そしてプルダウン制御信号
に応答して前記データ出力端子をプルダウンするデータ
出力ドライバと、前記データライン対の第１データライ
ンの活性化信号の持続周期が所定の周期を越えないとき
には前記第１レベルのプルアップ制御信号を前記第１デ
ータラインに応じて発生し、前記第１データラインの活
性化信号の持続周期が前記所定の周期を越えるときには
前記第２レベルのプルアップ制御信号を前記第１データ
ラインに応じて発生するプルアップ制御手段と、を備え
てなることを特徴とした半導体メモリ装置のデータ出力
バッファが提供される。
セルから出力されるデータを入力するためのデータライ
ン対と、電源電圧と基準電圧との間に設けられ、プルア
ップ制御信号が第１レベルで提供されるときにはデータ
出力端子を第１出力レベルに駆動し、プルアップ制御信
号が第２レベルで提供されるときは前記データ出力端子
を第２出力レベルに駆動し、そしてプルダウン制御信号
に応答して前記データ出力端子をプルダウンするデータ
出力ドライバと、前記データライン対の第１データライ
ンの活性化信号の持続周期が所定の周期を越えないとき
には前記第１レベルのプルアップ制御信号を前記第１デ
ータラインに応じて発生し、前記第１データラインの活
性化信号の持続周期が前記所定の周期を越えるときには
前記第２レベルのプルアップ制御信号を前記第１データ
ラインに応じて発生するプルアップ制御手段と、を備え
てなることを特徴とした半導体メモリ装置のデータ出力
バッファが提供される。
【００１６】データ出力ドライバは、電源電圧とデータ
出力端子との間に接続され、ゲート端子にプルアップ制
御信号を受けて該プルアップ制御信号のレベルに対応す
る電圧を前記データ出力端子へ出力するプルアップトラ
ンジスタと、前記データ出力端子と基準電圧との間に接
続され、ゲート端子にプルダウン制御信号を受けて前記
データ出力端子を基準電圧レベルにプルダウンするプル
ダウントランジスタと、から構成されるものとすること
ができ、また、プルダウン制御信号は、データライン対
の第２データラインに接続したドライバからなるプルダ
ウン制御手段により発生されるものとするとよい。
出力端子との間に接続され、ゲート端子にプルアップ制
御信号を受けて該プルアップ制御信号のレベルに対応す
る電圧を前記データ出力端子へ出力するプルアップトラ
ンジスタと、前記データ出力端子と基準電圧との間に接
続され、ゲート端子にプルダウン制御信号を受けて前記
データ出力端子を基準電圧レベルにプルダウンするプル
ダウントランジスタと、から構成されるものとすること
ができ、また、プルダウン制御信号は、データライン対
の第２データラインに接続したドライバからなるプルダ
ウン制御手段により発生されるものとするとよい。
【００１７】プルアップ制御手段は、データライン対の
第１データラインが第１論理から第２論理へ遷移すると
第１レベルのプルアップ制御信号を出力し、そして該第
１レベルのプルアップ制御信号よりも高いレベルのレベ
ルシフト信号の入力に応答して出力抑止状態となる第１
駆動部と、前記第１データラインの第２論理が所定時間
持続するとレベルシフト制御信号を発生する持続時間検
出部と、前記レベルシフト制御信号に応答して前記レベ
ルシフト信号を発生するレベルシフタと、前記レベルシ
フト信号の入力により前記第１レベルよりも高い第２レ
ベルのプルアップ制御信号を出力する昇圧回路と、から
構成することができる。
第１データラインが第１論理から第２論理へ遷移すると
第１レベルのプルアップ制御信号を出力し、そして該第
１レベルのプルアップ制御信号よりも高いレベルのレベ
ルシフト信号の入力に応答して出力抑止状態となる第１
駆動部と、前記第１データラインの第２論理が所定時間
持続するとレベルシフト制御信号を発生する持続時間検
出部と、前記レベルシフト制御信号に応答して前記レベ
ルシフト信号を発生するレベルシフタと、前記レベルシ
フト信号の入力により前記第１レベルよりも高い第２レ
ベルのプルアップ制御信号を出力する昇圧回路と、から
構成することができる。
【００１８】或いは、本発明によれば、電源電圧にドレ
イン接続されると共にデータ出力端子にソース接続さ
れ、プルアップ制御信号に制御されるＮチャネル形プル
アップトランジスタと、前記データ出力端子にドレイン
接続されると共に基準電圧にソース接続され、プルダウ
ン制御信号に制御されるＮチャネル形プルダウントラン
ジスタと、で構成されたデータ出力ドライバを備える半
導体メモリ装置のデータ出力バッファにおいて、メモリ
セルから出力されるデータを入力するためのデータライ
ン対と、該データライン対の第１データラインが活性論
理に遷移するときに前記プルアップ制御信号を基準電圧
レベルから電源電圧レベルにして出力し、そしてレベル
シフト信号に応答して出力抑止状態となる第１プルアッ
プ制御信号発生手段と、前記第１データラインの活性論
理が所定時間持続するとレベルシフト制御信号を発生す
る持続時間検出手段と、前記レベルシフト制御信号に応
答して電源電圧より高いレベルの前記レベルシフト信号
を発生するレベルシフト手段と、前記レベルシフト信号
に応答して電源電圧を昇圧し、該昇圧電圧を前記プルア
ップ制御信号として出力する第２プルアップ制御信号発
生手段と、前記データライン対の第２データラインの非
活性論理に応答して基準電圧レベルの前記プルダウン制
御信号を出力するプルダウン制御信号発生手段と、を備
えることを特徴とする。
イン接続されると共にデータ出力端子にソース接続さ
れ、プルアップ制御信号に制御されるＮチャネル形プル
アップトランジスタと、前記データ出力端子にドレイン
接続されると共に基準電圧にソース接続され、プルダウ
ン制御信号に制御されるＮチャネル形プルダウントラン
ジスタと、で構成されたデータ出力ドライバを備える半
導体メモリ装置のデータ出力バッファにおいて、メモリ
セルから出力されるデータを入力するためのデータライ
ン対と、該データライン対の第１データラインが活性論
理に遷移するときに前記プルアップ制御信号を基準電圧
レベルから電源電圧レベルにして出力し、そしてレベル
シフト信号に応答して出力抑止状態となる第１プルアッ
プ制御信号発生手段と、前記第１データラインの活性論
理が所定時間持続するとレベルシフト制御信号を発生す
る持続時間検出手段と、前記レベルシフト制御信号に応
答して電源電圧より高いレベルの前記レベルシフト信号
を発生するレベルシフト手段と、前記レベルシフト信号
に応答して電源電圧を昇圧し、該昇圧電圧を前記プルア
ップ制御信号として出力する第２プルアップ制御信号発
生手段と、前記データライン対の第２データラインの非
活性論理に応答して基準電圧レベルの前記プルダウン制
御信号を出力するプルダウン制御信号発生手段と、を備
えることを特徴とする。
【００１９】第１プルアップ制御信号発生手段は、プル
アップトランジスタのゲート端子とデータライン対の第
１データラインとの間にチャネル接続されて前記第１デ
ータラインの活性論理の電圧を伝送し、そしてレベルシ
フト信号に応答してオフ状態となるＰＭＯＳトランジス
タを用いて構成することでき、また、持続時間検出手段
は、データライン対の第１データラインの信号を遅延す
る遅延部と、該遅延部の出力信号及び前記第１データラ
インの信号を比較して両信号が活性論理を有するときに
レベルシフト制御信号を発生するレベルシフト制御信号
発生部と、から構成することができる。
アップトランジスタのゲート端子とデータライン対の第
１データラインとの間にチャネル接続されて前記第１デ
ータラインの活性論理の電圧を伝送し、そしてレベルシ
フト信号に応答してオフ状態となるＰＭＯＳトランジス
タを用いて構成することでき、また、持続時間検出手段
は、データライン対の第１データラインの信号を遅延す
る遅延部と、該遅延部の出力信号及び前記第１データラ
インの信号を比較して両信号が活性論理を有するときに
レベルシフト制御信号を発生するレベルシフト制御信号
発生部と、から構成することができる。
【００２０】或いはまた、本発明によれば、電源電圧に
ドレイン接続されると共にデータ出力端子にソース接続
され、プルアップ制御信号に制御されるＮチャネル形プ
ルアップトランジスタと、前記データ出力端子にドレイ
ン接続されると共に基準電圧にソース接続され、プルダ
ウン制御信号に制御されるＮチャネル形プルダウントラ
ンジスタと、で構成されたデータ出力ドライバを備える
半導体メモリ装置のデータ出力バッファにおいて、メモ
リセルから出力されるデータを入力するためのデータラ
イン対と、該データライン対の第１データラインが活性
論理に遷移するときに前記プルアップ制御信号を基準電
圧レベルから電源電圧レベルにして出力し、そしてレベ
ルシフト信号に応答して出力抑止状態となる第１プルア
ップ制御信号発生手段と、前記第１データラインの活性
論理が所定時間持続するとレベルシフト制御信号を発生
する持続時間検出手段と、前記レベルシフト制御信号に
応答して電源電圧より高いレベルの前記レベルシフト信
号を発生するレベルシフト手段と、電源電圧より高いレ
ベルの電圧をソース入力電圧とし、前記レベルシフト信
号に応答して前記ソース入力電圧を前記プルアップ制御
信号として出力するＰＭＯＳトランジスタの第２プルア
ップ制御信号発生手段と、前記データライン対の第２デ
ータラインの非活性論理に応答して基準電圧レベルの前
記プルダウン制御信号を出力するプルダウン制御信号発
生手段と、を備えることを特徴とする。
ドレイン接続されると共にデータ出力端子にソース接続
され、プルアップ制御信号に制御されるＮチャネル形プ
ルアップトランジスタと、前記データ出力端子にドレイ
ン接続されると共に基準電圧にソース接続され、プルダ
ウン制御信号に制御されるＮチャネル形プルダウントラ
ンジスタと、で構成されたデータ出力ドライバを備える
半導体メモリ装置のデータ出力バッファにおいて、メモ
リセルから出力されるデータを入力するためのデータラ
イン対と、該データライン対の第１データラインが活性
論理に遷移するときに前記プルアップ制御信号を基準電
圧レベルから電源電圧レベルにして出力し、そしてレベ
ルシフト信号に応答して出力抑止状態となる第１プルア
ップ制御信号発生手段と、前記第１データラインの活性
論理が所定時間持続するとレベルシフト制御信号を発生
する持続時間検出手段と、前記レベルシフト制御信号に
応答して電源電圧より高いレベルの前記レベルシフト信
号を発生するレベルシフト手段と、電源電圧より高いレ
ベルの電圧をソース入力電圧とし、前記レベルシフト信
号に応答して前記ソース入力電圧を前記プルアップ制御
信号として出力するＰＭＯＳトランジスタの第２プルア
ップ制御信号発生手段と、前記データライン対の第２デ
ータラインの非活性論理に応答して基準電圧レベルの前
記プルダウン制御信号を出力するプルダウン制御信号発
生手段と、を備えることを特徴とする。
【００２１】この場合、第２プルアップ制御信号発生手
段のソース入力電圧を動作電圧とするインバータにより
レベルシフト信号を駆動して前記第２プルアップ制御信
号発生手段を制御するようにしておくとよく、また、第
２プルアップ制御信号発生手段のソース入力電圧は、メ
モリ待機モードでも電源電圧の昇圧動作を行うチップ内
昇圧回路から供給される昇圧電圧としておくとよい。
段のソース入力電圧を動作電圧とするインバータにより
レベルシフト信号を駆動して前記第２プルアップ制御信
号発生手段を制御するようにしておくとよく、また、第
２プルアップ制御信号発生手段のソース入力電圧は、メ
モリ待機モードでも電源電圧の昇圧動作を行うチップ内
昇圧回路から供給される昇圧電圧としておくとよい。
【００２２】このように構成される本発明のデータ出力
バッファは、データ出力ドライバのデータ出力端子にデ
ータ“１”を出力するときには、その出力持続時間に応
じてデータ出力ドライバのプルアップ制御信号の電圧レ
ベルを変化させて調整することにより、データ出力端子
からのデータ出力レベルを高速アクセス、低速アクセス
に合わせて最適制御することが可能になる。
バッファは、データ出力ドライバのデータ出力端子にデ
ータ“１”を出力するときには、その出力持続時間に応
じてデータ出力ドライバのプルアップ制御信号の電圧レ
ベルを変化させて調整することにより、データ出力端子
からのデータ出力レベルを高速アクセス、低速アクセス
に合わせて最適制御することが可能になる。
【００２３】
【発明の実施の形態】以下、本発明の実施形態につき添
付図面を参照して詳細に説明する。尚、図中共通部分に
は同じ符号を使用して説明する。
付図面を参照して詳細に説明する。尚、図中共通部分に
は同じ符号を使用して説明する。
【００２４】図３に、データ出力バッファの回路図を示
す。プルアップ制御手段の第１駆動部３６（第１プルア
ップ制御信号発生手段）は、データライン対ＤＢ，ＤＢ
Ｂのうち第１データラインＤＢが第１論理の例えば“ロ
ウ”（非活性）から第２論理の例えば“ハイ”（活性）
へ遷移するときに応答して第１レベルのプルアップ制御
信号ＤＯＫを発生する。プルアップ制御手段の持続時間
検出部３８は、第１データラインＤＢで第２論理が所定
時間持続するとこれを検出してレベルシフト制御信号を
発生する。プルアップ制御手段のレベルシフタ４０は、
そのレベルシフト制御信号によりトリガされてレベルシ
フトさせたレベルシフト信号ＬＴＳを発生する。プルア
ップ制御手段の昇圧回路４４（第２プルアップ制御信号
発生手段）は、レベルシフト信号ＬＴＳの入力に応答し
て電源電圧Ｖccを昇圧し、第２レベルのプルアップ制御
信号ＤＯＫを発生する。また、第２データラインＤＢＢ
に接続されたプルダウン制御手段１７（プルダウン制御
信号発生手段）は、第２データラインＤＢＢの活性論理
のデータに応答してプルダウン制御信号ＤＯＫＢを発生
するドライバのインバータ１４，１５で構成される。そ
して、データ出力ドライバ１６は、プルアップ制御信号
ＤＯＫ、プルダウン制御信号ＤＯＫＢに従うプルアップ
及びプルダウントランジスタ１８，２０で構成される。
す。プルアップ制御手段の第１駆動部３６（第１プルア
ップ制御信号発生手段）は、データライン対ＤＢ，ＤＢ
Ｂのうち第１データラインＤＢが第１論理の例えば“ロ
ウ”（非活性）から第２論理の例えば“ハイ”（活性）
へ遷移するときに応答して第１レベルのプルアップ制御
信号ＤＯＫを発生する。プルアップ制御手段の持続時間
検出部３８は、第１データラインＤＢで第２論理が所定
時間持続するとこれを検出してレベルシフト制御信号を
発生する。プルアップ制御手段のレベルシフタ４０は、
そのレベルシフト制御信号によりトリガされてレベルシ
フトさせたレベルシフト信号ＬＴＳを発生する。プルア
ップ制御手段の昇圧回路４４（第２プルアップ制御信号
発生手段）は、レベルシフト信号ＬＴＳの入力に応答し
て電源電圧Ｖccを昇圧し、第２レベルのプルアップ制御
信号ＤＯＫを発生する。また、第２データラインＤＢＢ
に接続されたプルダウン制御手段１７（プルダウン制御
信号発生手段）は、第２データラインＤＢＢの活性論理
のデータに応答してプルダウン制御信号ＤＯＫＢを発生
するドライバのインバータ１４，１５で構成される。そ
して、データ出力ドライバ１６は、プルアップ制御信号
ＤＯＫ、プルダウン制御信号ＤＯＫＢに従うプルアップ
及びプルダウントランジスタ１８，２０で構成される。
【００２５】図３に示す回路に電源電圧Ｖccが供給さ
れ、データライン対ＤＢ，ＤＢＢにおいて第１データラ
インＤＢが論理“ハイ”、第２データラインＤＢＢが論
理“ロウ”の入力状態になると、まず最初にプルアップ
制御信号ＤＯＫは、電源電圧Ｖccのレベルにセットされ
る。即ち、第１データラインＤＢに論理“ハイ”、第２
データラインＤＢＢに論理“ロウ”の信号が入ると、こ
れら信号は、それぞれ第１駆動部３６とプルダウン制御
手段１７へ入力される。そして、ゲート端子が昇圧電圧
Ｖppに接続されて導通する第１駆動部３６内のＮＭＯＳ
トランジスタ５０及びこのときには論理“ロウ”のレベ
ルシフト信号ＬＴＳをゲート端子に受けるＰＭＯＳトラ
ンジスタ５２が、第１データラインＤＢの論理“ハイ”
電圧をチャネルを通じて伝送し、プルアップ制御信号Ｄ
ＯＫとして供給する一方、プルダウン制御手段１７が、
第２データラインＤＢＢの論理“ロウ”を直列接続の２
つのインバータ１４，１５により駆動してプルダウント
ランジスタ２０のプルダウン制御信号ＤＯＫＢとして供
給する。従って、データライン対ＤＢ，ＤＢＢにデータ
“１”出力の信号が入力されると、ＮＭＯＳトランジス
タ５０及びＰＭＯＳトランジスタ５２によりプルアップ
制御信号ＤＯＫの電圧は第１レベルである電源電圧Ｖcc
のレベルにセットされ、プルダウン制御信号ＤＯＫＢの
電圧は基準電圧Ｖssのレベルにセットされる。これによ
りプルアップトランジスタ１８が導通状態となり、プル
ダウントランジスタ２０が非導通状態となるので、デー
タ出力ドライバ１６の出力端子Ｄout のレベルは、電源
電圧Ｖccからプルアップトランジスタ１８のしきい値電
圧Ｖtnを引いた第１出力レベルＶcc−Ｖtnとなる。
れ、データライン対ＤＢ，ＤＢＢにおいて第１データラ
インＤＢが論理“ハイ”、第２データラインＤＢＢが論
理“ロウ”の入力状態になると、まず最初にプルアップ
制御信号ＤＯＫは、電源電圧Ｖccのレベルにセットされ
る。即ち、第１データラインＤＢに論理“ハイ”、第２
データラインＤＢＢに論理“ロウ”の信号が入ると、こ
れら信号は、それぞれ第１駆動部３６とプルダウン制御
手段１７へ入力される。そして、ゲート端子が昇圧電圧
Ｖppに接続されて導通する第１駆動部３６内のＮＭＯＳ
トランジスタ５０及びこのときには論理“ロウ”のレベ
ルシフト信号ＬＴＳをゲート端子に受けるＰＭＯＳトラ
ンジスタ５２が、第１データラインＤＢの論理“ハイ”
電圧をチャネルを通じて伝送し、プルアップ制御信号Ｄ
ＯＫとして供給する一方、プルダウン制御手段１７が、
第２データラインＤＢＢの論理“ロウ”を直列接続の２
つのインバータ１４，１５により駆動してプルダウント
ランジスタ２０のプルダウン制御信号ＤＯＫＢとして供
給する。従って、データライン対ＤＢ，ＤＢＢにデータ
“１”出力の信号が入力されると、ＮＭＯＳトランジス
タ５０及びＰＭＯＳトランジスタ５２によりプルアップ
制御信号ＤＯＫの電圧は第１レベルである電源電圧Ｖcc
のレベルにセットされ、プルダウン制御信号ＤＯＫＢの
電圧は基準電圧Ｖssのレベルにセットされる。これによ
りプルアップトランジスタ１８が導通状態となり、プル
ダウントランジスタ２０が非導通状態となるので、デー
タ出力ドライバ１６の出力端子Ｄout のレベルは、電源
電圧Ｖccからプルアップトランジスタ１８のしきい値電
圧Ｖtnを引いた第１出力レベルＶcc−Ｖtnとなる。
【００２６】データライン対ＤＢ，ＤＢＢの各データレ
ベルがフリップ(flip)して第１データラインＤＢが論理
“ロウ”、第２データラインＤＢが論理“ハイ”に遷移
すると、プルダウン制御信号ＤＯＫＢは“ハイ”状態、
一方プルアップ制御信号ＤＯＫの電圧は、ＰＭＯＳトラ
ンジスタ５２とＮＭＯＳトランジスタ５０の各チャネル
を通じて第１データラインＤＢへ放電されることによ
り、基準電圧Ｖssのレベルになる。従って、第１データ
ラインＤＢが論理“ロウ”へ遷移すると、プルアップト
ランジスタ１８の非導通及びプルダウントランジスタ２
０の導通により、出力端子Ｄout のレベルは基準電圧Ｖ
ssレベルにプルダウンされる。その後、データライン対
ＤＢ，ＤＢＢが再びフリップして遷移すると、上記のよ
うな動作が反復される。尚、ＮＭＯＳトランジスタ５０
はより高速動作を実現するため補助的に設けられたもの
である。
ベルがフリップ(flip)して第１データラインＤＢが論理
“ロウ”、第２データラインＤＢが論理“ハイ”に遷移
すると、プルダウン制御信号ＤＯＫＢは“ハイ”状態、
一方プルアップ制御信号ＤＯＫの電圧は、ＰＭＯＳトラ
ンジスタ５２とＮＭＯＳトランジスタ５０の各チャネル
を通じて第１データラインＤＢへ放電されることによ
り、基準電圧Ｖssのレベルになる。従って、第１データ
ラインＤＢが論理“ロウ”へ遷移すると、プルアップト
ランジスタ１８の非導通及びプルダウントランジスタ２
０の導通により、出力端子Ｄout のレベルは基準電圧Ｖ
ssレベルにプルダウンされる。その後、データライン対
ＤＢ，ＤＢＢが再びフリップして遷移すると、上記のよ
うな動作が反復される。尚、ＮＭＯＳトランジスタ５０
はより高速動作を実現するため補助的に設けられたもの
である。
【００２７】このような動作状態において、ＰＭＯＳト
ランジスタ５２のゲート電圧＝レベルシフト信号ＬＴＳ
は、第１データラインＤＢが論理“ロウ”から論理“ハ
イ”に遷移した後に予め設定された持続時間が経つまで
に再び“ロウ”遷移する場合は、論理“ロウ”を維持す
る。このときの持続時間は、持続時間検出部３８内の遅
延部をなすインバータチェーン５４による遅延時間で設
定される。従って、第１データラインＤＢの論理が“ロ
ウ”から“ハイ”に遷移してインバータチェーン５４に
よる遅延時間を越えない範囲内で再び“ロウ”遷移する
場合には、データ出力ドライバ１６内のプルアップトラ
ンジスタ１８は、ＰＭＯＳトランジスタ５２及びＮＭＯ
Ｓトランジスタ５０の導通により伝達される第１レベル
のプルアップ制御信号ＤＯＫ、つまり第１データライン
ＤＢのフル電源電圧Ｖcc(Full voltage source) により
制御され、データ出力端子Ｄout を、電源電圧Ｖccから
プルアップトランジスタ１８のしきい値電圧Ｖtnを引い
た電圧Ｖcc−Ｖtnの第１出力レベルに駆動する。
ランジスタ５２のゲート電圧＝レベルシフト信号ＬＴＳ
は、第１データラインＤＢが論理“ロウ”から論理“ハ
イ”に遷移した後に予め設定された持続時間が経つまで
に再び“ロウ”遷移する場合は、論理“ロウ”を維持す
る。このときの持続時間は、持続時間検出部３８内の遅
延部をなすインバータチェーン５４による遅延時間で設
定される。従って、第１データラインＤＢの論理が“ロ
ウ”から“ハイ”に遷移してインバータチェーン５４に
よる遅延時間を越えない範囲内で再び“ロウ”遷移する
場合には、データ出力ドライバ１６内のプルアップトラ
ンジスタ１８は、ＰＭＯＳトランジスタ５２及びＮＭＯ
Ｓトランジスタ５０の導通により伝達される第１レベル
のプルアップ制御信号ＤＯＫ、つまり第１データライン
ＤＢのフル電源電圧Ｖcc(Full voltage source) により
制御され、データ出力端子Ｄout を、電源電圧Ｖccから
プルアップトランジスタ１８のしきい値電圧Ｖtnを引い
た電圧Ｖcc−Ｖtnの第１出力レベルに駆動する。
【００２８】一方、第１データラインＤＢの論理“ハ
イ”が上記持続時間を越えて維持される場合には、次の
ように動作する。第１データラインＤＢの論理“ハイ”
は持続時間検出部３８内のインバータチェーン５４の一
番目のインバータへ供給されると同時にＮＡＮＤゲート
５６へ入力される。そしてインバータチェーン５４は、
入力される信号を所定時間遅延した後にＮＡＮＤゲート
５６のもう一方の入力として供給する。従って、第１デ
ータラインＤＢの論理“ハイ”がインバータチェーン５
４による遅延時間を越えて論理“ハイ”を維持し、レベ
ルシフト制御信号発生部をなすＮＡＮＤゲート５６の両
入力が論理“ハイ”となると、これにより初めてＮＡＮ
Ｄゲート５６の出力は論理“ハイ”から論理“ロウ”に
遷移する。もし、第１データラインＤＢの論理“ハイ”
持続時間がインバータチェーン５４の遅延時間より短け
ればＮＡＮＤゲート５６の両入力論理は排他的になるの
で、ＮＡＮＤゲート５６の出力は論理“ハイ”を継続し
て維持する。このようなＮＡＮＤゲート５６の出力がイ
ンバータ５８で反転されてレベルシフタ４０の制御端子
に入力される。
イ”が上記持続時間を越えて維持される場合には、次の
ように動作する。第１データラインＤＢの論理“ハイ”
は持続時間検出部３８内のインバータチェーン５４の一
番目のインバータへ供給されると同時にＮＡＮＤゲート
５６へ入力される。そしてインバータチェーン５４は、
入力される信号を所定時間遅延した後にＮＡＮＤゲート
５６のもう一方の入力として供給する。従って、第１デ
ータラインＤＢの論理“ハイ”がインバータチェーン５
４による遅延時間を越えて論理“ハイ”を維持し、レベ
ルシフト制御信号発生部をなすＮＡＮＤゲート５６の両
入力が論理“ハイ”となると、これにより初めてＮＡＮ
Ｄゲート５６の出力は論理“ハイ”から論理“ロウ”に
遷移する。もし、第１データラインＤＢの論理“ハイ”
持続時間がインバータチェーン５４の遅延時間より短け
ればＮＡＮＤゲート５６の両入力論理は排他的になるの
で、ＮＡＮＤゲート５６の出力は論理“ハイ”を継続し
て維持する。このようなＮＡＮＤゲート５６の出力がイ
ンバータ５８で反転されてレベルシフタ４０の制御端子
に入力される。
【００２９】レベルシフタ４０は、半導体チップの電源
投入でメモリ内蔵のメモリ内昇圧回路（図示せず）から
発生される昇圧電圧Ｖppを各ソース端子に入力するＰＭ
ＯＳトランジスタ６０，６２と、各ドレイン端子がＰＭ
ＯＳトランジスタ６２，６０のゲート端子に交差接続さ
れると共にＰＭＯＳトランジスタ６０，６２の各ドレイ
ン端子にそれぞれ接続され、ソース端子が基準電圧Ｖss
に接続されたＮＭＯＳトランジスタ６４，６６と、ＮＭ
ＯＳトランジスタ６４のゲート端子に入力されるレベル
シフト制御信号を反転してＮＭＯＳトランジスタ６６の
ゲート端子へ供給するインバータ６８と、から構成され
ている。この回路に持続時間検出部３８内のインバータ
５８から論理“ロウ”の信号が提供される場合には、Ｎ
ＭＯＳトランジスタ６６とＰＭＯＳトランジスタ６０が
導通し、論理“ロウ”のレベルシフト信号ＬＴＳが出力
されてＰＭＯＳトランジスタ５２のゲート端子へ供給さ
れる。一方、上述のように第１データラインＤＢの論理
“ハイ”が上記持続時間以上継続し、持続時間検出部３
８内のインバータ５８から論理“ハイ”のレベルシフト
制御信号が出力されると、今度はＮＭＯＳトランジスタ
６４とＰＭＯＳトランジスタ６２が導通し、昇圧電圧Ｖ
ppのレベルを有するレベルシフト信号ＬＴＳが出力され
る。そしてこれに従いＰＭＯＳトランジスタ５２が非導
通化され、第１駆動部３６は出力抑止状態となる。
投入でメモリ内蔵のメモリ内昇圧回路（図示せず）から
発生される昇圧電圧Ｖppを各ソース端子に入力するＰＭ
ＯＳトランジスタ６０，６２と、各ドレイン端子がＰＭ
ＯＳトランジスタ６２，６０のゲート端子に交差接続さ
れると共にＰＭＯＳトランジスタ６０，６２の各ドレイ
ン端子にそれぞれ接続され、ソース端子が基準電圧Ｖss
に接続されたＮＭＯＳトランジスタ６４，６６と、ＮＭ
ＯＳトランジスタ６４のゲート端子に入力されるレベル
シフト制御信号を反転してＮＭＯＳトランジスタ６６の
ゲート端子へ供給するインバータ６８と、から構成され
ている。この回路に持続時間検出部３８内のインバータ
５８から論理“ロウ”の信号が提供される場合には、Ｎ
ＭＯＳトランジスタ６６とＰＭＯＳトランジスタ６０が
導通し、論理“ロウ”のレベルシフト信号ＬＴＳが出力
されてＰＭＯＳトランジスタ５２のゲート端子へ供給さ
れる。一方、上述のように第１データラインＤＢの論理
“ハイ”が上記持続時間以上継続し、持続時間検出部３
８内のインバータ５８から論理“ハイ”のレベルシフト
制御信号が出力されると、今度はＮＭＯＳトランジスタ
６４とＰＭＯＳトランジスタ６２が導通し、昇圧電圧Ｖ
ppのレベルを有するレベルシフト信号ＬＴＳが出力され
る。そしてこれに従いＰＭＯＳトランジスタ５２が非導
通化され、第１駆動部３６は出力抑止状態となる。
【００３０】従って、第１データラインＤＢの活性論理
＝論理“ハイ”の持続時間が持続時間検出部３８に設定
された遅延時間より短ければ、レベルシフタ４０による
レベルシフト信号ＬＴＳは基準電圧Ｖssレベルで出力さ
れてＰＭＯＳトランジスタ５２を導通化させる。そし
て、第１データラインＤＢの論理“ハイ”持続時間が持
続時間検出部３８に設定された遅延時間より長くなる
と、レベルシフタ４０によるレベルシフト信号ＬＴＳは
昇圧電圧Ｖppのレベルで出力されてＰＭＯＳトランジス
タ５２を非導通化させる。これにより、第１データライ
ンＤＢの論理“ハイ”持続時間に応じてプルアップ制御
信号ＤＯＫのレベルが調整される。
＝論理“ハイ”の持続時間が持続時間検出部３８に設定
された遅延時間より短ければ、レベルシフタ４０による
レベルシフト信号ＬＴＳは基準電圧Ｖssレベルで出力さ
れてＰＭＯＳトランジスタ５２を導通化させる。そし
て、第１データラインＤＢの論理“ハイ”持続時間が持
続時間検出部３８に設定された遅延時間より長くなる
と、レベルシフタ４０によるレベルシフト信号ＬＴＳは
昇圧電圧Ｖppのレベルで出力されてＰＭＯＳトランジス
タ５２を非導通化させる。これにより、第１データライ
ンＤＢの論理“ハイ”持続時間に応じてプルアップ制御
信号ＤＯＫのレベルが調整される。
【００３１】即ち、第１データラインＤＢの信号が持続
時間検出部３８の遅延時間より短い周期で高速遷移する
交流条件で入力される場合には、データ出力ドライバ１
６の出力は図５の期間ｔ１内のようにＶcc−Ｖtnの第１
出力レベルになる。一方で、データライン対ＤＢ，ＤＢ
Ｂの論理遷移が持続時間検出部３８の遅延時間より長い
周期で低速遷移する、即ちメモリセルからアクセスされ
るデータが直流条件で出力される場合には、データ出力
ドライバ１６は、昇圧回路４４から出力される第２レベ
ルの電圧つまり昇圧電圧Ｖppにより駆動される。
時間検出部３８の遅延時間より短い周期で高速遷移する
交流条件で入力される場合には、データ出力ドライバ１
６の出力は図５の期間ｔ１内のようにＶcc−Ｖtnの第１
出力レベルになる。一方で、データライン対ＤＢ，ＤＢ
Ｂの論理遷移が持続時間検出部３８の遅延時間より長い
周期で低速遷移する、即ちメモリセルからアクセスされ
るデータが直流条件で出力される場合には、データ出力
ドライバ１６は、昇圧回路４４から出力される第２レベ
ルの電圧つまり昇圧電圧Ｖppにより駆動される。
【００３２】更に言うと、第１データラインＤＢに論理
“ハイ”の信号が入力されてプルアップ制御信号ＤＯＫ
が第１レベルの電圧で供給される状態で、そのまま第１
データラインＤＢの信号が論理“ハイ”を一定時間以上
持続すると、持続時間検出部３８のＮＡＮＤゲート５６
の出力が論理“ロウ”に遷移してインバータ５８から論
理“ハイ”のレベルシフト制御信号が出力されてレベル
シフタ４０のＮＭＯＳトランジスタ６４が導通する。こ
のＮＭＯＳトランジスタ６４の導通によりＰＭＯＳトラ
ンジスタ６２が導通し、レベルシフタ４０の出力端子か
らレベルシフト信号ＬＴＳが昇圧電圧Ｖppのレベルで出
力される。そして、レベルシフト信号ＬＴＳが昇圧電圧
ＶppのレベルになるとＰＭＯＳトランジスタ５２は、ゲ
ート電圧がソース電圧よりも高くなるので非導通状態に
なる。従って、プルアップトランジスタ１８は、第２レ
ベルの電圧＝昇圧電圧Ｖppにより駆動されることにな
る。
“ハイ”の信号が入力されてプルアップ制御信号ＤＯＫ
が第１レベルの電圧で供給される状態で、そのまま第１
データラインＤＢの信号が論理“ハイ”を一定時間以上
持続すると、持続時間検出部３８のＮＡＮＤゲート５６
の出力が論理“ロウ”に遷移してインバータ５８から論
理“ハイ”のレベルシフト制御信号が出力されてレベル
シフタ４０のＮＭＯＳトランジスタ６４が導通する。こ
のＮＭＯＳトランジスタ６４の導通によりＰＭＯＳトラ
ンジスタ６２が導通し、レベルシフタ４０の出力端子か
らレベルシフト信号ＬＴＳが昇圧電圧Ｖppのレベルで出
力される。そして、レベルシフト信号ＬＴＳが昇圧電圧
ＶppのレベルになるとＰＭＯＳトランジスタ５２は、ゲ
ート電圧がソース電圧よりも高くなるので非導通状態に
なる。従って、プルアップトランジスタ１８は、第２レ
ベルの電圧＝昇圧電圧Ｖppにより駆動されることにな
る。
【００３３】昇圧回路４４は例えば図４に示すように構
成され、レベルシフタ４０から出力されるレベルシフト
信号ＬＴＳが昇圧電圧Ｖppレベルの論理“ハイ”になる
とトリガされる。この例の昇圧回路４４は、発振器８
３、ＮＭＯＳトランジスタ８０，８２，８４，８６、Ｍ
ＯＳキャパシタ８８，９０、及びインバータ９２，９
４，９６で構成されている。レベルシフタ４０から出力
されるレベルシフト信号ＬＴＳが論理“ハイ”になる
と、ＮＭＯＳトランジスタ８０，８２が導通してＭＯＳ
キャパシタ８８，９０の対応電極を電源電圧Ｖccのレベ
ルにプリチャージし、そして、発振器８３は所定周期で
発振してインバータ９２，９６の動作信号を供給する。
発振器８３の出力が論理“ロウ”である場合は、ＮＭＯ
Ｓトランジスタ８４のドレインノードのプリチャージ電
圧が昇圧されてＮＭＯＳトランジスタ８４のソース端子
へ伝送され、一方、発振器８３の出力が論理“ハイ”で
ある場合は、ＮＭＯＳトランジスタ８６のゲートノード
の電圧が電源電圧Ｖccの２倍程度（２Ｖcc−Ｖtn）に昇
圧されることにより、ＮＭＯＳトランジスタ８６のドレ
インノードの昇圧電圧がプルアップ制御信号ＤＯＫとし
て出力される。
成され、レベルシフタ４０から出力されるレベルシフト
信号ＬＴＳが昇圧電圧Ｖppレベルの論理“ハイ”になる
とトリガされる。この例の昇圧回路４４は、発振器８
３、ＮＭＯＳトランジスタ８０，８２，８４，８６、Ｍ
ＯＳキャパシタ８８，９０、及びインバータ９２，９
４，９６で構成されている。レベルシフタ４０から出力
されるレベルシフト信号ＬＴＳが論理“ハイ”になる
と、ＮＭＯＳトランジスタ８０，８２が導通してＭＯＳ
キャパシタ８８，９０の対応電極を電源電圧Ｖccのレベ
ルにプリチャージし、そして、発振器８３は所定周期で
発振してインバータ９２，９６の動作信号を供給する。
発振器８３の出力が論理“ロウ”である場合は、ＮＭＯ
Ｓトランジスタ８４のドレインノードのプリチャージ電
圧が昇圧されてＮＭＯＳトランジスタ８４のソース端子
へ伝送され、一方、発振器８３の出力が論理“ハイ”で
ある場合は、ＮＭＯＳトランジスタ８６のゲートノード
の電圧が電源電圧Ｖccの２倍程度（２Ｖcc−Ｖtn）に昇
圧されることにより、ＮＭＯＳトランジスタ８６のドレ
インノードの昇圧電圧がプルアップ制御信号ＤＯＫとし
て出力される。
【００３４】昇圧回路４４の動作によりプルアップ制御
信号ＤＯＫの電圧が電源電圧Ｖccレベルよりも高い第２
レベルの電圧に昇圧されると、プルアップトランジスタ
１８のゲート−ソース間電圧Ｖgsは、第１レベルのプル
アップ制御電圧が印加されるときより大きくなる。つま
り、メモリセルからのデータが比較的低速でアクセスさ
れて第１データラインＤＢの論理遷移速度が持続時間検
出部３８のインバータチェーン５４による遅延時間を超
過する場合は、プルアップトランジスタ１８のゲート−
ソース間電圧Ｖgsが上昇することになり、プルアップト
ランジスタ１８のソースから出力される電圧レベルは図
５の期間ｔ２におけるようにほぼ電源電圧Ｖccの第２出
力レベルになる。従って、直流条件で要求されるデータ
出力レベルを満足できる。
信号ＤＯＫの電圧が電源電圧Ｖccレベルよりも高い第２
レベルの電圧に昇圧されると、プルアップトランジスタ
１８のゲート−ソース間電圧Ｖgsは、第１レベルのプル
アップ制御電圧が印加されるときより大きくなる。つま
り、メモリセルからのデータが比較的低速でアクセスさ
れて第１データラインＤＢの論理遷移速度が持続時間検
出部３８のインバータチェーン５４による遅延時間を超
過する場合は、プルアップトランジスタ１８のゲート−
ソース間電圧Ｖgsが上昇することになり、プルアップト
ランジスタ１８のソースから出力される電圧レベルは図
５の期間ｔ２におけるようにほぼ電源電圧Ｖccの第２出
力レベルになる。従って、直流条件で要求されるデータ
出力レベルを満足できる。
【００３５】このようにして電源電圧Ｖccの第２出力レ
ベルでデータが出力される状態で第１データラインＤＢ
が論理“ロウ”になると、レベルシフタ４０から出力さ
れるレベルシフト信号ＬＳＴが論理“ロウ”へ変わり、
昇圧回路４４の動作が即座に中断されると共に、ＰＭＯ
Ｓトランジスタ５２のゲート電圧も“ロウ”状態にな
る。これにより、プルアップ制御信号ＤＯＫのレベル
は、ＰＭＯＳトランジスタ５２及びＮＭＯＳトランジス
タ５０のチャネルを通じて基準電圧Ｖssのレベルへディ
スチャージされる。
ベルでデータが出力される状態で第１データラインＤＢ
が論理“ロウ”になると、レベルシフタ４０から出力さ
れるレベルシフト信号ＬＳＴが論理“ロウ”へ変わり、
昇圧回路４４の動作が即座に中断されると共に、ＰＭＯ
Ｓトランジスタ５２のゲート電圧も“ロウ”状態にな
る。これにより、プルアップ制御信号ＤＯＫのレベル
は、ＰＭＯＳトランジスタ５２及びＮＭＯＳトランジス
タ５０のチャネルを通じて基準電圧Ｖssのレベルへディ
スチャージされる。
【００３６】以上のように、図３に示すデータ出力バッ
ファは、データを高速に出力するときにはデータ“１”
の出力レベルを約２．０Ｖ以上の必要最小限として出力
する一方、データを低速に出力するときにはデータ
“１”の出力レベルを約２．４Ｖ以上の十分なレベルに
して出力し得る。
ファは、データを高速に出力するときにはデータ“１”
の出力レベルを約２．０Ｖ以上の必要最小限として出力
する一方、データを低速に出力するときにはデータ
“１”の出力レベルを約２．４Ｖ以上の十分なレベルに
して出力し得る。
【００３７】図６に示すのは、データ出力バッファの他
の構成例で、その実質的な動作過程は図３に示した回路
と同様である。異なるのは、図３に示した昇圧回路４４
の代わりに、ソース端子をチップ内の昇圧回路（図示せ
ず）から出力される昇圧電圧Ｖppに接続してドレイン端
子からプルアップ制御信号ＤＯＫを出力するＰＭＯＳト
ランジスタ７８を第２プルアップ制御信号発生手段とし
て備え、レベルシフタ４０によるレベルシフト信号ＬＴ
Ｓを反転駆動してＰＭＯＳトランジスタ７８を制御する
インバータ７６を設けた点である。インバータ７６は、
チップ内昇圧回路から出力される昇圧電圧Ｖppを動作電
圧として使用する。このような構成は、メモリセルのデ
ータがアクセスされない待機モードでも電源電圧Ｖccレ
ベルより高い電圧レベルを有する昇圧電圧Ｖppを利用す
ることに特徴がある。そして、ＭＯＳキャパシタを用い
ないため、レイアウトに有利で動作も速い。
の構成例で、その実質的な動作過程は図３に示した回路
と同様である。異なるのは、図３に示した昇圧回路４４
の代わりに、ソース端子をチップ内の昇圧回路（図示せ
ず）から出力される昇圧電圧Ｖppに接続してドレイン端
子からプルアップ制御信号ＤＯＫを出力するＰＭＯＳト
ランジスタ７８を第２プルアップ制御信号発生手段とし
て備え、レベルシフタ４０によるレベルシフト信号ＬＴ
Ｓを反転駆動してＰＭＯＳトランジスタ７８を制御する
インバータ７６を設けた点である。インバータ７６は、
チップ内昇圧回路から出力される昇圧電圧Ｖppを動作電
圧として使用する。このような構成は、メモリセルのデ
ータがアクセスされない待機モードでも電源電圧Ｖccレ
ベルより高い電圧レベルを有する昇圧電圧Ｖppを利用す
ることに特徴がある。そして、ＭＯＳキャパシタを用い
ないため、レイアウトに有利で動作も速い。
【００３８】
【発明の効果】本発明によれば、データが高速アクセス
される場合には、例えば電源電圧Ｖccの第１レベルのプ
ルアップ制御信号でデータ出力ドライバを制御すること
によりデータ出力レベルを交流条件に合わせる一方で、
データが低速アクセスされる場合には、第１レベルより
高い例えば昇圧電圧Ｖppの第２レベルのプルアップ制御
信号でデータ出力ドライバを制御することによりデータ
出力レベルを直流条件に合わせることが可能になる。こ
のように、データの出力レベルを高速出力時と低速出力
時とで調整することを可能にしたことにより、高速アク
セスに際する半導体メモリ装置の消費電力を抑制し、そ
して電源ノイズによる誤動作を防止することができる。
される場合には、例えば電源電圧Ｖccの第１レベルのプ
ルアップ制御信号でデータ出力ドライバを制御すること
によりデータ出力レベルを交流条件に合わせる一方で、
データが低速アクセスされる場合には、第１レベルより
高い例えば昇圧電圧Ｖppの第２レベルのプルアップ制御
信号でデータ出力ドライバを制御することによりデータ
出力レベルを直流条件に合わせることが可能になる。こ
のように、データの出力レベルを高速出力時と低速出力
時とで調整することを可能にしたことにより、高速アク
セスに際する半導体メモリ装置の消費電力を抑制し、そ
して電源ノイズによる誤動作を防止することができる。
【図１】従来のデータ出力バッファの回路図。
【図２】図１の回路による出力データの波形図。
【図３】本発明によるデータ出力バッファの第１実施形
態を示す回路図。
態を示す回路図。
【図４】図３中に示す昇圧回路４４の回路図。
【図５】図３の回路による出力データの波形図。
【図６】本発明によるデータ出力バッファの第２実施形
態を示す回路図。
態を示す回路図。
１６ データ出力ドライバ １７ プルダウン制御手段（プルダウン制御信号発生手
段） ３６ 第１駆動部（第１プルアップ制御信号発生手段） ３８ 持続時間検出部 ４０ レベルシフタ ４４ 昇圧回路（第２プルアップ制御信号発生手段） ７８ ＰＭＯＳトランジスタ（第２プルアップ制御信号
発生手段）
段） ３６ 第１駆動部（第１プルアップ制御信号発生手段） ３８ 持続時間検出部 ４０ レベルシフタ ４４ 昇圧回路（第２プルアップ制御信号発生手段） ７８ ＰＭＯＳトランジスタ（第２プルアップ制御信号
発生手段）
Claims (10)
- 【請求項１】 メモリセルから出力されるデータを入力
するためのデータライン対と、電源電圧と基準電圧との
間に設けられ、プルアップ制御信号が第１レベルで提供
されるときにはデータ出力端子を第１出力レベルに駆動
し、プルアップ制御信号が第２レベルで提供されるとき
は前記データ出力端子を第２出力レベルに駆動し、そし
てプルダウン制御信号に応答して前記データ出力端子を
プルダウンするデータ出力ドライバと、前記データライ
ン対の第１データラインの活性化信号の持続周期が所定
の周期を越えないときには前記第１レベルのプルアップ
制御信号を前記第１データラインに応じて発生し、前記
第１データラインの活性化信号の持続周期が前記所定の
周期を越えるときには前記第２レベルのプルアップ制御
信号を前記第１データラインに応じて発生するプルアッ
プ制御手段と、を備えてなることを特徴とする半導体メ
モリ装置のデータ出力バッファ。 - 【請求項２】 データ出力ドライバは、電源電圧とデー
タ出力端子との間に接続され、ゲート端子にプルアップ
制御信号を受けて該プルアップ制御信号のレベルに対応
する電圧を前記データ出力端子へ出力するプルアップト
ランジスタと、前記データ出力端子と基準電圧との間に
接続され、ゲート端子にプルダウン制御信号を受けて前
記データ出力端子を基準電圧レベルにプルダウンするプ
ルダウントランジスタと、から構成される請求項１記載
のデータ出力バッファ。 - 【請求項３】 プルダウン制御信号は、データライン対
の第２データラインに接続したドライバからなるプルダ
ウン制御手段により発生される請求項２記載のデータ出
力バッファ。 - 【請求項４】 プルアップ制御手段は、データライン対
の第１データラインが第１論理から第２論理へ遷移する
と第１レベルのプルアップ制御信号を出力し、そして該
第１レベルのプルアップ制御信号よりも高いレベルのレ
ベルシフト信号の入力に応答して出力抑止状態となる第
１駆動部と、前記第１データラインの第２論理が所定時
間持続するとレベルシフト制御信号を発生する持続時間
検出部と、前記レベルシフト制御信号に応答して前記レ
ベルシフト信号を発生するレベルシフタと、前記レベル
シフト信号の入力により前記第１レベルよりも高い第２
レベルのプルアップ制御信号を出力する昇圧回路と、か
ら構成される請求項１〜３のいずれか１項に記載のデー
タ出力バッファ。 - 【請求項５】 電源電圧にドレイン接続されると共にデ
ータ出力端子にソース接続され、プルアップ制御信号に
制御されるＮチャネル形プルアップトランジスタと、前
記データ出力端子にドレイン接続されると共に基準電圧
にソース接続され、プルダウン制御信号に制御されるＮ
チャネル形プルダウントランジスタと、で構成されたデ
ータ出力ドライバを備える半導体メモリ装置のデータ出
力バッファにおいて、 メモリセルから出力されるデータを入力するためのデー
タライン対と、該データライン対の第１データラインが
活性論理に遷移するときに前記プルアップ制御信号を基
準電圧レベルから電源電圧レベルにして出力し、そして
レベルシフト信号に応答して出力抑止状態となる第１プ
ルアップ制御信号発生手段と、前記第１データラインの
活性論理が所定時間持続するとレベルシフト制御信号を
発生する持続時間検出手段と、前記レベルシフト制御信
号に応答して電源電圧より高いレベルの前記レベルシフ
ト信号を発生するレベルシフト手段と、前記レベルシフ
ト信号に応答して電源電圧を昇圧し、該昇圧電圧を前記
プルアップ制御信号として出力する第２プルアップ制御
信号発生手段と、前記データライン対の第２データライ
ンの非活性論理に応答して基準電圧レベルの前記プルダ
ウン制御信号を出力するプルダウン制御信号発生手段
と、を備えることを特徴とするデータ出力バッファ。 - 【請求項６】 第１プルアップ制御信号発生手段は、プ
ルアップトランジスタのゲート端子とデータライン対の
第１データラインとの間にチャネル接続されて前記第１
データラインの活性論理の電圧を伝送し、そしてレベル
シフト信号に応答してオフ状態となるＰＭＯＳトランジ
スタを用いて構成される請求項５記載のデータ出力バッ
ファ。 - 【請求項７】 持続時間検出手段は、データライン対の
第１データラインの信号を遅延する遅延部と、該遅延部
の出力信号及び前記第１データラインの信号を比較して
両信号が活性論理を有するときにレベルシフト制御信号
を発生するレベルシフト制御信号発生部と、から構成さ
れる請求項５又は請求項６記載のデータ出力バッファ。 - 【請求項８】 電源電圧にドレイン接続されると共にデ
ータ出力端子にソース接続され、プルアップ制御信号に
制御されるＮチャネル形プルアップトランジスタと、前
記データ出力端子にドレイン接続されると共に基準電圧
にソース接続され、プルダウン制御信号に制御されるＮ
チャネル形プルダウントランジスタと、で構成されたデ
ータ出力ドライバを備える半導体メモリ装置のデータ出
力バッファにおいて、 メモリセルから出力されるデータを入力するためのデー
タライン対と、該データライン対の第１データラインが
活性論理に遷移するときに前記プルアップ制御信号を基
準電圧レベルから電源電圧レベルにして出力し、そして
レベルシフト信号に応答して出力抑止状態となる第１プ
ルアップ制御信号発生手段と、前記第１データラインの
活性論理が所定時間持続するとレベルシフト制御信号を
発生する持続時間検出手段と、前記レベルシフト制御信
号に応答して電源電圧より高いレベルの前記レベルシフ
ト信号を発生するレベルシフト手段と、電源電圧より高
いレベルの電圧をソース入力電圧とし、前記レベルシフ
ト信号に応答して前記ソース入力電圧を前記プルアップ
制御信号として出力するＰＭＯＳトランジスタの第２プ
ルアップ制御信号発生手段と、前記データライン対の第
２データラインの非活性論理に応答して基準電圧レベル
の前記プルダウン制御信号を出力するプルダウン制御信
号発生手段と、を備えることを特徴とするデータ出力バ
ッファ。 - 【請求項９】 第２プルアップ制御信号発生手段のソー
ス入力電圧を動作電圧とするインバータによりレベルシ
フト信号を駆動して前記第２プルアップ制御信号発生手
段を制御する請求項８記載のデータ出力バッファ。 - 【請求項１０】 第２プルアップ制御信号発生手段のソ
ース入力電圧は、メモリ待機モードでも電源電圧の昇圧
動作を行うチップ内昇圧回路から供給される昇圧電圧で
ある請求項９記載のデータ出力バッファ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1995P30109 | 1995-09-14 | ||
| KR1019950030109A KR0172373B1 (ko) | 1995-09-14 | 1995-09-14 | 반도체 메모리 장치의 데이타 출력버퍼 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09128978A true JPH09128978A (ja) | 1997-05-16 |
| JP3803144B2 JP3803144B2 (ja) | 2006-08-02 |
Family
ID=19426867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24474996A Expired - Fee Related JP3803144B2 (ja) | 1995-09-14 | 1996-09-17 | 半導体メモリ装置のデータ出力バッファ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5818258A (ja) |
| JP (1) | JP3803144B2 (ja) |
| KR (1) | KR0172373B1 (ja) |
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| KR20190103008A (ko) * | 2018-02-26 | 2019-09-04 | 윈본드 일렉트로닉스 코포레이션 | 레벨 시프터 및 반도체 장치 |
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-
1996
- 1996-09-12 US US08/707,903 patent/US5818258A/en not_active Expired - Lifetime
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