JP2003272382A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 データ読出速度が高速化された半導体記憶装
置を提供する。 【解決手段】 メモリアレイから２ビットプリフェッチ
されデータバスによって増幅回路１５４に伝達されたデ
ータは外部から与えられるスタートアドレスであるコラ
ムアドレスの最下位ビットに応じて順序づけされる。第
１番目のデータは読出データバスＲＤ０，ＺＲＤ０に出
力され、直接出力データラッチ１５８に伝達される。第
２番目のデータは一旦セカンドデータラッチ１５６に保
持された後に出力データラッチ１５８に伝達される。１
番目のデータが増幅回路１５４から直接出力データラッ
チ１５８に伝達されるので読出コマンドを受付けてから
データ出力開始するまでの時間を短縮することができ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
に関し、特に、外部クロックの立上がりと立下がりとに
同期して動作し高速にデータ読出が可能な半導体記憶装
置に関する。

【０００２】

【従来の技術】外部から供給されるクロック信号に同期
して動作するシンクロナスダイナミックランダムアクセ
スメモリ（ＳＤＲＡＭ）の中で、外部クロック信号の立
上がりエッジと立下がりエッジに同期してデータの入出
力が行なわれるものをダブルデータレート シンクロナ
スダイナミックランダムアクセスメモリ（ＤＤＲ ＳＤ
ＲＡＭ）と呼ぶ。ＤＤＲ ＳＤＲＡＭは既に標準化が進
んでいる。この標準化されたＤＤＲ ＳＤＲＡＭのうち
第１世代のものをＤＤＲ−Ｉと呼んでいる。

【０００３】図３６は、いわゆるＤＤＲ−Ｉと呼ばれる
ＤＤＲ ＳＤＲＡＭからデータを読出す際のデータ出力
タイミングを示す動作波形図である。

【０００４】図３６の動作波形図においては、ＣＡＳレ
イテンシＣＬが２．５で、かつ、バースト長ＢＬが４の
場合が示されている。ここで、ＣＡＳレイテンシとは、
ＤＤＲ ＳＤＲＡＭが外部から時刻ｔ３においてコマン
ドＲＥＡＤ（データを読出すためのコマンド）を受付け
てから時刻ｔ８において読出データを外部へ出力を開始
するまでのサイクル数（外部クロック信号ＥＸＴＣＬＫ
の立上りから次の立上りまでを１サイクルとする。）を
表わす。また、バースト長とは、コマンドＲＥＡＤに応
じて、時刻ｔ８〜ｔ１２において連続して読出されるデ
ータのビット数を表わす。

【０００５】ＤＤＲ ＳＤＲＡＭは、外部クロック信号
ＥＸＴＣＬＫ，ＥＸＴＺＣＬＫに同期して、読出データ
であるデータＤＱおよびデータストローブ信号ＤＱＳを
出力する。ここで、外部クロック信号ＥＸＴＺＣＬＫ
は、外部クロック信号ＥＸＴＣＬＫに相補なクロック信
号である。また、データストローブ信号ＤＱＳは、デー
タＤＱを受取る外部コントローラ側でデータＤＱの取込
みタイミングとして使用される信号である。

【０００６】図３７は、従来のＤＤＲ ＳＤＲＡＭにお
けるＤＬＬ回路１５００からデータ出力回路１５５０ま
でのクロックの伝達経路を説明するための概略ブロック
図である。

【０００７】図３７を参照して、ＤＬＬ回路１５００
は、外部クロック信号ＥＸＴＣＬＫの立上りエッジから
一定時間早いタイミングのクロック信号ＣＬＫ＿ＰＦ、
および外部クロック信号ＥＸＴＺＣＬＫの立上りエッジ
から一定時間早いタイミングのクロック信号ＣＬＫ＿Ｎ
Ｆを出力する。この一定時間は、後に説明する図４０お
よび図４２において、戻し量Ｔａとして表示されてい
る。リピータ１５２０は、クロック信号ＣＬＫ＿ＰＦ，
ＣＬＫ＿ＮＦの信号レベルをそれぞれ増幅してクロック
信号ＣＬＫ＿Ｐ，ＣＬＫ＿Ｎを出力する。

【０００８】データ出力回路１５５０は、ＤＤＲ ＳＤ
ＲＡＭが対応しているワード構成に基づいて複数個備え
られる。図３７では、データ信号ＤＱ０〜ＤＱ１５をそ
れぞれ出力する１６個のデータ出力回路１５５０が半導
体記憶装置に備えられる場合が示される。

【０００９】各々のデータ出力回路１５５０は、ＣＡＳ
レイテンシに基づいて定められる内部信号ＮＺＰＣＮＴ
とクロック信号ＣＬＫ＿Ｐ，ＣＬＫ＿Ｎに応じて、メモ
リセルアレイからデータバスＤＢに読出された読出デー
タを取込み、このデータ増幅して外部に出力する。

【００１０】ここで、図３７に示されるように、ＤＬＬ
回路１５００からデータ出力回路１５５０までの信号経
路はツリー状であるのが一般的である。各回路および配
線は、複数あるデータ出力回路１５５０の各々の間でデ
ータ出力タイミングが大きく異ならないように配慮され
て配置されている。リピータ１５２０は、８個のデータ
出力回路あるいは４個のデータ出力回路に対して１つ配
置されるのが一般的である。

【００１１】図３８は、図３７におけるデータ出力回路
１５５０の構成を示したブロック図である。

【００１２】図３８を参照して、データ出力回路１５５
０は、データバスＤＢによって伝達されたデータ信号を
増幅する増幅回路１５５４と、増幅回路１５５４から一
括して与えられる複数のデータの並べ替えを行なうパラ
レル／シリアル変換回路１５５６と、パラレル／シリア
ル変換回路１５５６の出力をラッチする出力データラッ
チ１５５８と、出力データラッチ１５５８の出力に応じ
て端子にデータ信号ＤＱを出力する出力ドライバ１５３
０と、増幅回路１５５４、パラレル／シリアル変換回路
１５５６、出力データラッチ１５５８にクロックを供給
するクロック発生回路１５５２とを含む。

【００１３】クロック発生回路１５５２は、図３７のリ
ピータ１５２０を経由してＤＬＬ回路１５００から与え
られるクロック信号ＣＬＫ＿Ｐ，ＣＬＫ＿ＮおよびＣＡ
Ｓレイテンシに基づいて定められる内部信号ＮＺＰＣＮ
Ｔに応じて信号ＣＬＫＱ，ＣＱＰ，ＣＱＮ，ＣＬＫＯ，
ＺＣＬＫＯを出力する。

【００１４】増幅回路１５５４は、データバスＤＢ０，
ＺＤＢ０によって伝達されるデータ信号を読出データバ
スＲＤ０，ＺＲＤ０に増幅して出力する増幅部ＲＡ０
と、データバスＤＢ１，ＺＤＢ１によって伝達されるデ
ータ信号を読出データバスＲＤ１，ＺＲＤ１に増幅して
出力する増幅部ＲＡ１とを含む。

【００１５】なお、図３８のデータバスＤＢ０は、図３
７のデータバスＤＢ０＜０＞〜ＤＢ０＜１５＞のうちの
１つであり、図３８のデータバスＤＢ１は、図３７のデ
ータバスＤＢ１＜０＞〜ＤＢ１＜１５＞のうちの１つで
ある。信号名やデータバス名などの頭に付される“Ｚ”
は、相補または反転信号を示しており、データバスＺＤ
Ｂ０はデータバスＤＢ０と相補なデータバスを示す。同
様に、データバスＺＤＢ１はデータバスＤＢ１と相補な
データバスを示す。相補な一対のデータバスを用いるこ
とで小振幅な信号でデータの伝達が可能となる。

【００１６】メモリセルアレイからデータバス対ＤＢ
０，ＺＤＢ０およびＤＢ１，ＺＤＢ１に読出された２ビ
ットのデータは相補かつ小振幅のデータ信号によって伝
達される。

【００１７】上述したＤＤＲ−Ｉの場合、メモリセルア
レイから外部クロックサイクル周期で行なわれるデータ
の読出は、一度の読出動作で各データ出力回路に対して
２ビットのデータが読出される２ビットプリフェッチ動
作が前提となっている。すなわち、外部クロックの１サ
イクルごとに２ビット分のデータがメモリセルアレイか
ら一括してデータ出力回路１５５０に読出され、データ
出力回路１５５０において２ビットのデータが順序付け
されて外部クロックの半サイクルごとに外部へ出力され
る構成となっている。

【００１８】増幅部ＲＡ０は、クロック発生回路１５５
２から与えられるクロック信号ＣＬＫＱに同期して外部
クロック１サイクル周期で動作し、メモリセルアレイか
らデータバスＤＢ０，ＺＤＢ０に読出されたデータ信号
を増幅してパラレル／シリアル変換回路１５５６へ出力
する。

【００１９】増幅部ＲＡ１は、増幅部ＲＡ０と同様に、
クロック信号ＣＬＫＱに同期して外部クロック１サイク
ル周期で動作する。増幅部ＲＡ１は、データバスＤＢ
０，ＺＤＢ０へのデータ信号の読出と同じタイミングで
メモリセルアレイからデータバスＤＢ１，ＺＤＢ１に読
出されたデータ信号を増幅し、増幅されたデータ信号を
パラレル／シリアル変換回路１５５６へ出力する。

【００２０】パラレル／シリアル変換回路１５５６は、
増幅部ＲＡ０，ＲＡ１から受ける２ビット分のデータを
順序付けして出力データラッチ１５５８へ出力する。

【００２１】出力データラッチ１５５８は、クロック発
生回路１５５２から与えられるクロック信号ＣＬＫＯ，
ＺＣＬＫＯに同期して外部クロック半サイクル周期で動
作し、パラレル／シリアル変換回路１５５６から読出デ
ータバスＲＤＤ，ＺＲＤＤを介して受けたデータ信号を
ラッチして信号ＺＲＤＨ，ＺＲＤＬを出力する。

【００２２】出力ドライバ１５３０は、外部クロックサ
イクル半サイクルごとに変化する信号ＺＲＤＨ，ＺＲＤ
Ｌに応じてデータ信号ＤＱを出力し端子を駆動する。

【００２３】パラレル／シリアル変換回路１５５６によ
ってデータの順序付けがなされる際には、コマンドＲＥ
ＡＤとともに半導体記憶装置に与えられるコラムアドレ
スの最下位ビット（LSB：least significant bit）ＣＡ
０が参照される。図３８では、ＣＡＳレイテンシに応じ
て適切にアドレスビットＣＡ０をシフトした信号ＥＺＯ
ＲＧがパラレル／シリアル変換回路１５５６で使用され
る。

【００２４】なお、２ビットプリフェッチ動作をするた
め、外部から与えられたコラムアドレスから内部でもう
１つのアドレスが発生される。アドレスビットＣＡ０が
０の場合には、内部では与えられたコラムアドレスに対
応する「偶数」アドレスと、このアドレスを１つインク
リメントした「奇数」アドレスとが発生される。

【００２５】一方、アドレスビットＣＡ０が１の場合に
は、内部では与えられたコラムアドレスに対応する「奇
数」アドレスと、このアドレスを１つインクリメントし
た「偶数」アドレスとが発生される。

【００２６】「偶数」アドレスに対応するデータがデー
タバス対ＤＢ０，ＺＤＢ０に出力され、「奇数」アドレ
スに対応するデータがデータバス対ＤＢ１，ＺＤＢ１に
出力される。

【００２７】アドレスビットＣＡ０が０の場合には、信
号ＥＺＯＲＧがＨレベルに設定される。そして、データ
読出がメモリアレイから行なわれた後、パラレル／シリ
アル変換回路１５５６は、まず読出データバスＲＤ０，
ＺＲＤ０によって伝達されるデータを読出データバスＲ
ＤＤ，ＺＲＤＤに出力し、続いて読出データバスＲＤ
１，ＺＲＤ１によって伝達されるデータを読出データバ
スＲＤＤ，ＺＲＤＤに出力する。

【００２８】一方アドレスビットＣＡ０が１の場合に
は、信号ＥＺＯＲＧがＬレベルに設定される。そして、
パラレル／シリアル変換回路１５５６は、まず読出デー
タバスＲＤ１，ＺＲＤ１によって伝達されるデータを読
出データバスＲＤＤ，ＺＲＤＤに出力し、続いて読出デ
ータバスＲＤ０，ＺＲＤ０によって伝達されるデータを
読出データバスＲＤＤ，ＺＲＤＤに出力する。

【００２９】このように、パラレル／シリアル変換され
たデータは、出力データラッチ１５５８に送られ、出力
ドライバ１５３０を介してパッドから外部に出力され
る。

【００３０】図３９は、図３８における増幅回路１５５
４の構成を示した回路図である。図３９を参照して、増
幅回路１５５４は、制御信号ＯＥＧ，ＲＤＥＴＧおよび
ＤＯＥに応じて複数のタイミング信号を発生する信号発
生部１７５２と、クロック信号ＣＫを受けて反転するイ
ンバータ１７５３と、読出データバスＲＤ１，ＺＲＤ１
上に伝達されるデータ信号を増幅する増幅部ＲＡ１と、
読出データバスＲＤ０，ＺＲＤ０上に伝達されるデータ
信号を増幅する増幅部ＲＡ０と、信号ＺＲＤＡＩに応じ
てデータバスＤＢ１，ＺＤＢ１を増幅部ＲＡ１に接続す
る接続回路１８１２と、信号ＺＲＤＡＩに応じてデータ
バスＤＢ０，ＺＤＢ０を増幅部ＲＡ０に接続する接続回
路１８１３とを含む。

【００３１】なお、制御信号ＯＥＧは、有効データ出力
期間を指示する信号である。ＲＤＥＴＧはデータバスと
増幅部ＲＡ０、ＲＡ１の接続期間を決める信号である。
制御信号ＤＯＥは、データ出力回路１５５０の活性期間
を決める信号である。

【００３２】信号発生部１７５２は、クロック信号ＣＬ
ＫＱを受けて反転し信号ＺＣＫを出力するインバータ１
７６２と、信号ＺＣＫを受けて反転し信号ＣＫを出力す
るインバータ１７６４と、信号ＣＫを遅延時間Ｔｄで遅
延させる遅延回路１７６６と、遅延回路１７６６の出力
を受けて反転するインバータ１７６８と、インバータ１
７６８の出力を受けて反転し信号ＣＫＤを出力するイン
バータ１７７０とを含む。

【００３３】信号発生部１７５２は、さらに、信号ＲＤ
ＥＴＧ，ＤＯＥを受けるＮＡＮＤ回路１７３２と、ＮＡ
ＮＤ回路１７３２の出力を受けて反転し信号ＲＤＥＴＬ
を出力するインバータ１７３４と、信号ＲＤＥＴＬ，Ｏ
Ｅを受けるＮＡＮＤ回路１７８４と、ＮＡＮＤ回路１７
８４の出力と信号ＣＫＤとを受けて信号ＺＲＤＡＩを出
力するＮＯＲ回路１７８６と、クロック信号ＣＬＫＱと
信号ＯＥとを受けて信号ＺＲＤＡＥを出力するＮＡＮＤ
回路１７８８と、信号ＺＲＤＡＥを受けて反転し信号Ｒ
ＤＡＥを出力するインバータ１７９０とを含む。

【００３４】信号発生部１７５２は、さらに、信号ＲＤ
ＥＴＬを受けて反転するインバータ１７９２と、信号Ｏ
ＥＧを受けて反転するインバータ１７９４と、電源ノー
ドとノードＮ１００との間に直列に接続されるＰチャネ
ルＭＯＳトランジスタ１７９６，１７９８，１８００
と、ノードＮ１００と接地ノードとの間に直列に接続さ
れるＮチャネルＭＯＳトランジスタ１８０２，１８０４
と、一方の入力がノードＮ１００に接続され他方の入力
に信号ＤＯＥを受けて信号ＺＯＥを出力するＮＡＮＤ回
路１８０４と、信号ＺＯＥを受けて反転するインバータ
１８０８とを含む。インバータ１８０８の出力はノード
Ｎ１００に与えられ、ノードＮ１００からは信号ＯＥが
出力される。

【００３５】ＰチャネルＭＯＳトランジスタ１７９６，
１７９８，１８００のゲートには、それぞれインバータ
１７９２の出力、クロック信号ＣＫ、インバータ１７９
４の出力が与えられる。ＮチャネルＭＯＳトランジスタ
１８０２，１８０４のゲートには、それぞれインバータ
１７９４の出力、信号ＺＣＫが与えられる。

【００３６】接続回路１８１２は、信号ＺＲＤＡＩがＨ
レベルになるとデータバスＤＢ１，ＺＤＢ１をそれぞれ
ノードＮ１０１，Ｎ１０２に接続する。接続回路１８１
３は、信号ＺＲＤＡＩがＨレベルとなるとデータバスＤ
Ｂ０，ＺＤＢ０をそれぞれノードＮ１０３，Ｎ１０４に
接続する。

【００３７】増幅部ＲＡ０は、信号ＺＲＤＡＥがＨレベ
ルになったときにノードＮ１０３，ノードＮ１０４をそ
れぞれ読出データバスＲＤ０，ＺＲＤ０に接続する接続
回路４１４と、信号ＺＯＥがＨレベルになったときに読
出データバスＲＤ０，ＺＲＤ０をともに接地ノードに接
続するイネーブル回路４１６と、信号ＣＫＤおよびイン
バータ１７５３の出力に応じて読出データバスＲＤ０，
ＺＲＤ０を接地電位に結合する初期化回路４１８と、信
号ＺＲＤＡＥがＬレベルで、かつ、信号ＲＤＡＥがＨレ
ベルとなったときに活性化され読出データバスＲＤ０，
ＺＲＤ０の電位差を増幅するセンスアンプ４２０とを含
む。

【００３８】増幅部ＲＡ１は、ノードＮ１０３，Ｎ１０
４に代えてそれぞれノードＮ１０１，Ｎ１０２に接続さ
れ、読出データバスＲＤ０，ＺＲＤ０に代えてそれぞれ
読出データバスＲＤ１，ＺＲＤ１に接続される点が異な
るが、回路構成については増幅部ＲＡ０と同様であるの
で説明は繰返さない。

【００３９】図４０は、図３９に示した増幅回路１５５
４の動作を説明するための動作波形図である。

【００４０】図３９、図４０を参照して、ＣＡＳレイテ
ンシが２．５で、かつ、バースト長が４である場合の動
作を説明する。信号ＯＥＧは有効データ出力期間を指示
する信号である。信号ＲＤＥＴＧはデータバスと増幅回
路の接続期間を決める信号である。これらの信号ＯＥ
Ｇ，ＲＤＥＴＧは、出力回路の活性期間を決める信号Ｄ
ＯＥとともに図示しない制御回路から与えられる。

【００４１】時刻ｔ１においてコマンドＲＥＡＤが与え
られると、２．５クロックサイクル後の時刻ｔ６におい
てデータの出力が開始される。信号ＤＯＥは、コマンド
ＲＥＡＤを受付けてからバースト期間終了後までＨレベ
ルに保持される。

【００４２】時刻ｔ４〜ｔ５において信号ＲＤＥＴＧが
Ｈレベルで、かつ、信号ＯＥＧがＨレベルとなる。これ
は、データバスＤＢ０，ＤＢ１，ＺＤＢ０，ＺＤＢ１上
に有効データが存在している期間を示す。この期間に信
号ＺＲＤＡＩがＨレベルに活性化される。信号ＺＲＤＡ
Ｉの活性化に応じて、データバスＤＢ０，ＤＢ１，ＺＤ
Ｂ０，ＺＤＢ１がそれぞれ対応する読出データバスＲＤ
０，ＲＤ１，ＺＲＤ０，ＺＲＤ１と接続される。

【００４３】そして、時刻ｔ５〜ｔ６の間において信号
ＣＬＫＱがＨレベルになると、応じて信号ＺＲＤＡＥが
Ｌレベルに変化し、読出データバスＲＤ０，ＲＤ１，Ｚ
ＲＤ０，ＺＲＤ１がデータバスＤＢ０，ＤＢ１，ＺＤＢ
０，ＺＤＢ１からそれぞれ分離される。この時点におけ
る読出データバスＲＤとＺＲＤとの電位差がクロスカッ
プル型増幅器であるセンスアンプ４２０によって最大振
幅まで増幅される。

【００４４】図４１は、図３８におけるパラレル／シリ
アル変換回路１５５６の構成を示した回路図である。

【００４５】パラレル／シリアル変換回路１５５６は、
信号ＥＺＯＲＧに応じてデータの順序付けを行なう。信
号ＥＺＯＲＧは、コマンドＲＥＡＤとともに与えられる
コラムアドレスの最下位ビットＣＡ０によって定まる信
号である。アドレスビットＣＡ０が０の場合には信号Ｅ
ＺＯＲＧはＨレベルに設定される。逆にアドレスビット
ＣＡ０が１の場合には、信号ＥＺＯＲＧはＬレベルに設
定される。信号ＥＺＯＲＧは、プリフェッチされた２ビ
ットのデータをアドレスビットＣＡ０に対応するように
データの順序付けを行なう役割を有する。

【００４６】図４１を参照して、パラレル／シリアル変
換回路１５５６は、信号ＥＺＯＲＧに応じて制御信号を
発生する信号発生部１８２０と、読出データバスＺＲＤ
０，ＲＤ０，ＺＲＤ１，ＲＤ１によって伝達されたデー
タ信号をそれぞれ取込むデータ保持回路１８２１〜１８
２４と、データ保持回路１８２１〜１８２４の出力を信
号発生部１８２０の出力に応じて出力順序に対応して切
換を行なう切換回路１８２６と、切換回路１８２６の出
力のうち最初に出力されるデータに対応する信号を保持
して読出データバスＲＤＤ，ＺＲＤＤを駆動する保持回
路１８２８と、切換回路１８２６の出力のうち２番目に
出力されるデータを保持して読出データバスＲＤＤ，Ｚ
ＲＤＤを駆動する保持回路１８３０とを含む。

【００４７】信号発生部１８２０は、信号ＥＺＯＲＧを
受けて反転し信号ＴＲ＿Ｏを出力するインバータ１９２
２と、信号ＴＲ＿Ｏを受けて反転し信号ＴＲ＿Ｅを出力
するインバータ１９２４と、信号ＮＺＰＣＮＴを受けて
反転し信号ＰＺＮを出力するインバータ１９２６と、信
号ＰＺＮを受けて反転し信号ＮＺＰを出力するインバー
タ１９２８と、信号ＤＯＥを受けて反転し信号ＲＥＳを
出力するインバータ１９３０と、信号ＲＥＳを受けて反
転し信号ＺＲＥＳを出力するインバータ１９３２とを含
む。

【００４８】信号発生部１８２０は、さらに、信号ＣＱ
Ｎ，ＴＲ＿Ｅ，ＰＺＮを受ける３入力のＮＡＮＤ回路１
９３４と、信号ＣＱＰ，ＴＲ＿Ｅ，ＮＺＰを受ける３入
力のＮＡＮＤ回路１９３６と、ＮＡＮＤ回路１９３４，
１９３６の出力を受けて信号ＴＲ２＿Ｅを出力するＮＡ
ＮＤ回路１９３８とを含む。

【００４９】信号発生部１８２０は、さらに、信号ＣＱ
Ｎ，ＴＲ＿Ｏ，ＰＺＮを受ける３入力のＮＡＮＤ回路１
９４０と、信号ＣＱＰ，ＴＲ＿Ｏ，ＮＺＰを受ける３入
力のＮＡＮＤ回路１９４２と、ＮＡＮＤ回路１９４０，
１９４２の出力を受けて信号ＴＲ２＿Ｏを出力するＮＡ
ＮＤ回路１９４４とを含む。

【００５０】信号発生部１８２０は、さらに、信号ＣＱ
Ｐ，ＣＱＮ，ＲＥＳを受ける３入力のＮＯＲ回路１９４
６と、ＮＯＲ回路１９４６の出力を受けて反転し信号Ｔ
Ｒ２３を出力するインバータ１９４８と、信号ＺＲＥＳ
を受けて反転するインバータ１９５０と、信号ＣＬＫＱ
とインバータ１９５０の出力とを受けて信号ＺＴＲＶを
出力するＮＯＲ回路１９５２と、信号ＺＴＲＶを受けて
反転し信号ＴＲＶを出力するインバータ１９５４と、信
号ＣＱＰ，ＰＺＮを受けるＮＡＮＤ回路１９５６と、信
号ＣＱＮ，ＮＺＰを受けるＮＡＮＤ回路１９５８と、Ｎ
ＡＮＤ回路１９５６，１９５８の出力を受けて信号ＴＲ
３を出力するＮＡＮＤ回路１９６０とを含む。

【００５１】データ保持回路１８２１は、信号ＴＲＶが
Ｈレベルになったときに活性化しデータバスＺＲＤ０に
よって伝達されたデータ信号を反転してノードＮ１１１
に出力するクロックドインバータ１８３２と、ノードＮ
１１１に入力が接続されるインバータ１８３４と、信号
ＺＴＲＶがＨレベルになったときに活性化しインバータ
１８３４の出力を反転してノードＮ１１１に出力するク
ロックドインバータ１８３６とを含む。

【００５２】データ保持回路１８２２は、読出データバ
スＺＲＤ０に代えて読出データバスＲＤ０が接続され、
ノードＮ１１１に代えてノードＮ１１２に接続される点
がデータ保持回路１８２１と異なる。データ保持回路１
８２３は、読出データバスＺＲＤ０に代えて読出データ
バスＺＲＤ１が接続され、ノードＮ１１１に代えてノー
ドＮ１１３に接続される点がデータ保持回路１８２１と
異なる。データ保持回路１８２４は、読出データバスＺ
ＲＤ０に代えて読出データバスＲＤ１に接続され、ノー
ドＮ１１１に代えてノードＮ１１４と接続される点がデ
ータ保持回路１８２１と異なる。しかし、データ保持回
路１８２３〜１８２４の内部の回路構成はデータ保持回
路１８２１と同様であるのでその説明は繰返さない。

【００５３】切換回路１８２６は、信号ＴＲ２＿Ｅを受
けて反転するインバータ１８３８と、信号ＴＲ２＿Ｏを
受けて反転するインバータ１８４０と、信号ＴＲ２＿Ｏ
の活性化に応じてノードＮ１１１に伝達された信号を反
転してノードＮ１２１に出力するクロックドインバータ
１８４２と、信号ＴＲ２＿Ｅの活性化に応じてノードＮ
１１１に伝達された信号を反転して読出データバスＺＲ
ＤＤに出力するクロックドインバータ１８４４と、信号
ＴＲ２＿Ｏの活性化に応じてノードＮ１１２に伝達され
た信号を反転してノードＮ１２２に出力するクロックド
インバータ１８４６と、信号ＴＲ２＿Ｅの活性化に応じ
てノードＮ１１２に伝達された信号を反転して読出デー
タバスＲＤＤに出力するクロックドインバータ１８４８
とを含む。

【００５４】切換回路１８２６は、さらに、信号ＴＲ２
＿Ｅの活性化に応じてノードＮ１１３に伝達された信号
を反転してノードＮ１２１に出力するクロックドインバ
ータ１８５０と、信号ＴＲ２＿Ｏの活性化に応じてノー
ドＮ１１３に伝達された信号を反転して読出データバス
ＺＲＤＤに出力するインバータ１８５２と、信号ＴＲ２
＿Ｅの活性化に応じてノードＮ１１４に伝達された信号
を反転してノードＮ１２２に出力するクロックドインバ
ータ１８５４と、信号ＴＲ２＿Ｏの活性化に応じてノー
ドＮ１１４に伝達された信号を反転して読出データバス
ＲＤＤに出力するクロックドインバータ１８５６とを含
む。

【００５５】保持回路１８２８は、信号ＴＲ２３を受け
て反転するインバータ１８６２と、読出データバスＲＤ
Ｄに入力が接続されるインバータ１８５８と、インバー
タ１８６２の出力がＨレベルになったときにインバータ
１８５８の出力を受けて反転し読出データバスＲＤＤに
出力するクロックドインバータ１８６０と、信号ＲＥＳ
に応じて導通して読出データバスＲＤＤを接地ノードに
接続するＮチャネルＭＯＳトランジスタ１８６４とを含
む。

【００５６】保持回路１８２８は、さらに、読出データ
バスＺＲＤＤに入力が接続されるインバータ１８６８
と、インバータ１８６２の出力がＨレベルになったとき
にインバータ１８６８の出力を受けて反転して読出デー
タバスＺＲＤＤに出力するクロックドインバータ１８７
０と、信号ＲＥＳに応じて導通し読出データバスＺＲＤ
Ｄを接地ノードに接続するＮチャネルＭＯＳトランジス
タ１８７４とを含む。

【００５７】保持回路１８３０は、信号ＲＥＳの活性化
に応じてノードＮ１２２を接地ノードに接続するＮチャ
ネルＭＯＳトランジスタ１８８２と、ノードＮ１２２に
伝達されるデータをラッチするセカンドデータラッチ１
８８４とを含む。セカンドデータラッチ１８８４は、ノ
ードＮ１２２に入力が接続されるインバータ１８９０
と、インバータ１８９０の出力を受けて反転しインバー
タ１８９０の入力に与えるインバータ１８９２とを含
む。

【００５８】保持回路１８３０は、さらに、信号ＴＲ３
を受けて反転するインバータ１８８６と、信号ＴＲ３が
Ｈレベルになったときにインバータ１８９０の出力を受
けて反転し読出データバスＲＤＤに出力するクロックド
インバータ１８８８とを含む。

【００５９】保持回路１８３０は、さらに、信号ＲＥＳ
の活性化に応じてノードＮ１２１を接地ノードに接続す
るＮチャネルＭＯＳトランジスタ１９０２と、ノードＮ
１２１に伝達されるデータをラッチするセカンドデータ
ラッチ１９０４とを含む。セカンドデータラッチ１９０
４は、ノードＮ１２１に入力が接続されるインバータ１
９１０と、インバータ１９１０の出力を受けて反転しイ
ンバータ１９１０の入力に与えるインバータ１９１２と
を含む。

【００６０】保持回路１８３０は、さらに、信号ＴＲ３
を受けて反転するインバータ１９０６と、信号ＴＲ３が
Ｈレベルになったときにインバータ１９１０の出力を受
けて反転し読出データバスＺＲＤＤに出力するクロック
ドインバータ１９０８とを含む。

【００６１】図４２は、図４１に示したパラレル／シリ
アル変換回路１５５６の動作タイミングを説明するため
の動作波形図である。

【００６２】図４１、図４２を参照して、時刻ｔ３〜ｔ
４において読出データバスＲＤ０，ＲＤ１，ＺＲＤ０，
ＺＲＤ１からデータ保持回路１８２１〜１８２４を経由
して切換回路１８２６の出力部分までデータが伝達され
る。

【００６３】読出データバスＺＲＤ０について説明する
と、信号ＴＲＶがＨレベルのときにクロックドインバー
タ１８３２が活性化されてデータがノードＮ１１１に伝
達され信号ＴＲ２＿ＥまたはＴＲ２＿ＯがＨレベルに活
性化されたときにノードＮ１１１に伝達された信号が読
出データバスＺＲＤＤまたはノードＮ１２１に伝達され
る。

【００６４】ここで、信号ＴＲＶは信号ＣＬＫＱがＨレ
ベルのときにＨレベルとなる。また、信号ＴＲ２＿Ｅ，
ＴＲ２＿Ｏは、アドレスビットＣＡ０によっていずれか
一方がＨレベルに活性化される。この活性化タイミング
はＣＡＳレイテンシが２．５の場合には、信号ＣＱＰが
Ｈレベルの期間有効となる。

【００６５】たとえばＣＡ０が０でありデータバスＤＢ
０のデータが先に出力される場合であって信号ＴＲ＿Ｅ
がＨレベルに設定されている場合には、プリフェッチさ
れた２ビットのデータのうち最初に出力されるデータＤ
ｎ０は、図４２中の期間Ｔｅの間にノードＮ１１１を経
由してクロックドインバータ１８４４を通過して読出デ
ータバスＺＲＤＤに伝達される。このとき後から出力さ
れるデータＤｎ１は、読出データバスＺＲＤ１からノー
ドＮ１１３を介してクロックドインバータ１８５０を通
過してノードＮ１２１に到達しセカンドデータラッチ１
９０４に保持される。

【００６６】時刻ｔ４〜ｔ５において信号ＣＱＮに応じ
て信号ＴＲ３がＨレベルに活性化されると、セカンドデ
ータラッチ１９０４に保持されていたデータがクロック
ドインバータ１９０８を通過して読出データバスＺＲＤ
Ｄに出力される。

【００６７】読出データバスＲＤ０，ＲＤ１のデータ
も、同様に順序が決定され、読出データバスＲＤＤに出
力される。

【００６８】

【発明が解決しようとする課題】まず、図３８に示した
構成例では、データバス上のデータが増幅回路１５５４
で増幅されてチップ外へと出力されるまでの間にパラレ
ル／シリアル変換回路１５５６が設けられている。図４
１に示すパラレル／シリアル変換回路１５５６の場合に
は、プリフェッチされた２ビットのデータのうち最初に
出力されるデータは、パラレル／シリアル変換回路１５
５６において２段のクロックドインバータを経由して読
出データバスＲＤ０，ＺＲＤ０に伝達される。たとえば
図３８の増幅回路１５５４から読出データバスＺＲＤ０
によって伝達される信号が最初に出力されるデータに該
当する場合には、図４１に示されるクロックドインバー
タ１８３２，１８４４の２段のクロックドインバータを
経由して読出データバスＺＲＤＤへとデータが出力され
る。

【００６９】一方、ＳＤＲ（Single Data Rate） ＳＤ
ＲＡＭのように読出データがその都度メモリアレイから
読出される場合には、このようなパラレル／シリアル変
換回路が不要であるため、図３８に示した構成と比べて
データ出力回路でのデータ伝搬遅延が短い。

【００７０】つまり、図３８で示す構成例では、データ
出力回路におけるデータ伝搬遅延が大きく、その結果コ
マンドＲＥＡＤを受付けてから最初のデータが端子から
出力されるまでの時間の実力値Ｔｃａｃが長くなってし
まう。ＴｃａｃをＣＡＳレイテンシＣＬで割った数の逆
数、すなわちＣＬ／Ｔｃａｃが動作周波数の実力であ
り、Ｔｃａｃが長くなるということは、動作周波数を向
上させることができないことを意味する。

【００７１】また、データ出力回路１５５０での遅延が
大きくなることで、ＤＬＬ回路１５００によって発生さ
れるクロック信号ＣＬＫ＿Ｐ，ＣＬＫ＿Ｎの図４２に示
す戻し量Ｔａも大きくなる。ＤＬＬ回路１５００におい
て、データが出力される１クロックサイクル前のクロッ
ク信号ＥＸＴＣＬＫ，ＥＸＴＺＣＬＫを遅延させて内部
クロック信号を発生させている場合、内部クロック信号
を発生するまでにｔＣＫ−Ｔａ以上の時間をかけること
ができない（ｔＣＫはクロックサイクルタイム）。つま
り、ＤＬＬ回路１５００で遅延時間を０にしても、ｔＣ
Ｋ−Ｔａ以上回路動作に時間がかかるならば、さらにも
う１サイクル前のクロック信号ＥＸＴＣＬＫ，ＥＸＴＺ
ＣＬＫを用いて内部クロックを発生させねばならない。

【００７２】一般に、クロック戻し量Ｔａが大きい場合
には、ＤＬＬ回路の設計が困難である。広い周波数領域
での動作を実現するために、ＤＬＬ回路において適切な
サイクル数前のクロック信号ＥＸＴＣＬＫ，ＥＸＴＺＣ
ＬＫを動的に切換えるための制御回路が複雑化するから
である。

【００７３】加えて、図４１に示したパラレル／シリア
ル変換回路１５５６は回路規模が大きくレイアウト面積
が大きい。この結果、出力回路帯のレイアウトが困難と
なり、電源安定化のためのデカップル容量を十分に確保
することが難しくなるなどの悪影響もある。また、レイ
アウト面積が大きくなると、回路間の信号配線長も長く
なり、寄生容量の影響が懸念される。

【００７４】この発明の目的は、データ伝搬遅延の増大
およびレイアウト面積の増大を回避しつつ、動作マージ
ンが確保され信頼性が高い半導体記憶装置を提供するこ
とである。

【００７５】

【課題を解決するための手段】請求項１に記載の半導体
記憶装置は、クロック信号に応じて一括して複数のデー
タ信号が読出されるメモリアレイと、複数のデータ信号
を伝達する第１のデータバスと、データバスから複数の
データ信号を受取り増幅するデータ出力回路とを備え、
データ出力回路は、複数のデータ信号のうちの対応する
１つをアドレス信号に応じて選択する複数の選択部と、
複数の選択部にそれぞれ対応して設けられ、対応する選
択部の出力を増幅する複数の増幅部と、複数の増幅部か
ら、増幅された複数のデータ信号を順次受ける出力駆動
回路とを含む。

【００７６】請求項２に記載の半導体記憶装置は、請求
項１に記載の半導体記憶装置の構成に加えて、第１のデ
ータバスは、複数のデータにそれぞれ対応する複数の第
２のデータバスを含み、複数の選択部の各々は、外部か
ら与えられるアドレス情報に応じて複数の第２のデータ
バスの一つを選択して自己に対応する増幅部に接続す
る。

【００７７】請求項３に記載の半導体記憶装置は、請求
項２に記載の半導体記憶装置の構成に加えて、複数の選
択部の各々は、増幅部に複数の第２のデータバスをそれ
ぞれ接続する複数のスイッチ回路を含み、複数のスイッ
チ回路は、アドレス情報に応じていずれか１つが導通す
る。

【００７８】請求項４に記載の半導体記憶装置は、請求
項１に記載の半導体記憶装置の構成に加えて、データ出
力回路は、複数の増幅部の出力をそれぞれ受ける複数の
読出データバスと、複数の読出データバスによって伝達
されるデータを順次取込んで出力駆動回路に対して出力
する出力ラッチ回路とをさらに含む。

【００７９】請求項５に記載の半導体記憶装置は、請求
項４に記載の半導体記憶装置の構成に加えて、出力ラッ
チ回路は、複数の読出データバスにそれぞれ対応して設
けられ、所定の順序で順次複数の読出データバスによっ
て伝達されるデータを取込む複数のゲート回路と、複数
のゲート回路の出力を保持する保持回路とを有する。

【００８０】請求項６に記載の半導体記憶装置は、請求
項４に記載の半導体記憶装置の構成において、第１番目
に出力されるべきデータを増幅する複数の増幅部のうち
の１つは、複数の読出データバスのうちの自己に対応す
る１つによって直接的に出力ラッチ回路に接続される。

【００８１】請求項７に記載の半導体記憶装置は、デー
タ出力回路は、請求項６に記載の半導体記憶装置の構成
に加えて、第１番目に出力されるべきデータ以外のデー
タを複数の増幅部のうちの対応する部分から複数の読出
データバスの対応する部分を介して受取り一旦保持し、
保持したデータを出力ラッチ回路に対して出力する副ラ
ッチ回路をさらに含む。

【００８２】請求項８に記載の半導体記憶装置は、請求
項６に記載の半導体記憶装置の構成に加えて、データ出
力回路は、第１番目に出力されるべきデータ以外のデー
タを複数の増幅部のうちの対応する部分から複数の読出
データバスの対応する部分を介して受取り一旦保持し、
保持したデータを出力ラッチ回路に対して出力する副ラ
ッチ回路をさらに含み、副ラッチ回路は、出力ラッチ回
路が、第１番目に出力されるべきデータをラッチしてか
ら保持したデータを出力ラッチ回路に対して出力する。

【００８３】請求項９に記載の半導体記憶装置は、請求
項４に記載の半導体記憶装置の構成に加えて、複数の読
出データバスのうちの第１の読出データバスは、互いに
相補な、第１、第２のデータ伝達線を含み、出力ラッチ
回路は、第１のデータ伝達線のデータを取込み第１の出
力ノードを駆動する第１のゲート回路と、第２のデータ
伝達線のデータを取込み第２の出力ノードを駆動する第
２のゲート回路と、第１の出力ノードと第２のデータ伝
達線との間に接続される第１のキャパシタと、第２の出
力ノードと第１のデータ伝達線との間に接続される第２
のキャパシタとを含む。

【００８４】請求項１０に記載の半導体記憶装置は、請
求項９に記載の半導体記憶装置の構成に加えて、複数の
読出データバスのうちの第２の読出データバスは、互い
に相補な、第３、第４のデータ伝達線を含み、出力ラッ
チ回路は、第３のデータ伝達線のデータを取込み第１の
出力ノードを駆動する第３のゲート回路と、第４のデー
タ伝達線のデータを取込み第２の出力ノードを駆動する
第４のゲート回路とをさらに含む。

【００８５】請求項１１に記載の半導体記憶装置は、請
求項１に記載の半導体記憶装置の構成において、クロッ
ク信号に応じて一括してメモリアレイから読出される複
数のデータ信号は、２ビットのデータに相当する。

【００８６】請求項１２に記載の半導体記憶装置は、請
求項１に記載の半導体記憶装置の構成において、クロッ
ク信号に応じて一括してメモリアレイから読出される複
数のデータ信号は、２ビットより多いデータに相当す
る。

【００８７】請求項１３に記載の半導体記憶装置は、請
求項１に記載の半導体記憶装置の構成に加えて、データ
出力回路は、半導体記憶装置から出力されるデータの第
１ビットに対応し、半導体記憶装置から出力されるデー
タの第２ビットから最上位ビットにそれぞれ対応する複
数の他のデータ出力回路と、一括して読出されるデータ
信号の出力順を示す第１の制御信号を、アドレス信号に
応じて発生する第１の制御信号回路と、第１の制御信号
回路からデータ出力回路および複数の他のデータ出力回
路に向けて、第１の制御信号を伝達するツリー構造の第
１の信号伝達線とをさらに備える。

【００８８】請求項１４に記載の半導体記憶装置は、請
求項１３に記載の半導体記憶装置の構成に加えて、複数
の選択部の活性期間を示す第２の制御信号を発生する第
２の制御信号回路と、第１の信号伝達線の遅延時間に対
応するように遅延時間が調整され、第２の制御信号回路
からデータ出力回路および複数の他のデータ出力回路に
向けて第２の制御信号を伝達する、ツリー構造を有する
第２の信号伝達線とをさらに備える。

【００８９】

【発明の実施の形態】以下において、本発明の実施の形
態について図面を参照して詳しく説明する。なお、図中
同一符号は同一または相当部分を示す。

【００９０】［実施の形態１］図１は、実施の形態１の
半導体記憶装置１０の全体構成を示した概略ブロック図
である。

【００９１】図１を参照して、半導体記憶装置１０は、
クロック端子１２と、制御信号端子１４と、アドレス端
子１６と、データ入出力端子１８と、データストローブ
信号入出力端子２０とを備える。

【００９２】半導体記憶装置１０は、さらに、クロック
バッファ２２と、制御信号バッファ２４と、アドレスバ
ッファ２６と、データＤＱ０〜ＤＱ１５に関する入力バ
ッファ２８および出力ドライバ３０と、データストロー
ブ信号ＵＤＱＳ，ＬＤＱＳに関する入力バッファ３２お
よび出力バッファ３４とを備える。

【００９３】半導体記憶装置１０は、さらに、読出デー
タ増幅回路３６と、Ｓ／Ｐ（シリアル／パラレル）変換
回路＆ライトドライバ３８と、ＤＱＳ発生回路４０と、
ＤＬＬ回路１００とを備える。

【００９４】半導体記憶装置１０は、さらに、制御回路
４２と、ロウデコーダ４４と、コラムデコーダ４６と、
プリアンプ＆ライトアンプ４８と、センスアンプ５０
と、メモリセルアレイ５２を備える。

【００９５】なお、図１においては、半導体記憶装置１
０について、データ入出力に関する主要部分のみが代表
的に示される。

【００９６】半導体記憶装置１０は、メモリセルアレイ
５２から外部クロック周期で行なわれるデータの読出し
において、一度の読出しで２×ｎビット（ｎは半導体記
憶装置におけるビット幅で、半導体記憶装置１０におい
てはｎ＝１６とする。）のデータが読出される２ビット
プリフェッチ構成となっている。すなわち、外部クロッ
ク１サイクル毎にｎ個のデータ出力回路に対して各々２
ビット分のデータがメモリセルアレイ５２から読出さ
れ、各々のデータ出力回路において２ビットのデータが
順序付けされて半サイクル周期で転送され、外部へ出力
される構成となっている。

【００９７】また、データ書込時においては、半導体記
憶装置１０は、外部クロックの立上りおよび立下りに同
期して外部クロック半サイクルあたりｎビット（ｎ＝１
６）のデータを取込み、外部クロック１サイクルで２ｎ
ビットのデータを一括してメモリセルアレイ５２に書込
む。

【００９８】クロック端子１２は、互いに相補な外部ク
ロック信号ＥＸＴＣＬＫ，ＥＸＴＺＣＬＫおよびクロッ
クイネーブル信号ＣＫＥを受ける。制御信号端子１４
は、チップセレクト信号／ＣＳ、ロウアドレスストロー
ブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡ
Ｓ、ライトイネーブル信号／ＷＥおよび入出力ＤＱマス
ク信号ＵＤＭ，ＬＤＭのコマンド制御信号を受ける。ア
ドレス端子１６は、アドレス信号Ａ０〜Ａ１２およびバ
ンクアドレス信号ＢＡ０，ＢＡ１を受ける。

【００９９】クロックバッファ２２は、外部クロック信
号ＥＸＴＣＬＫ，ＥＸＴＺＣＬＫおよびクロックイネー
ブル信号ＣＫＥを受けて内部クロック信号を発生し、制
御信号バッファ２４、アドレスバッファ２６およびＤＬ
Ｌ回路１００へ出力する。制御信号バッファ２４は、ク
ロックバッファ２２から受ける内部クロックに同期し
て、チップセレクト信号／ＣＳ、ロウアドレスストロー
ブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡ
Ｓ、ライトイネーブル信号／ＷＥおよび入出力ＤＱマス
ク信号ＵＤＭ，ＬＤＭを取込んでラッチし、コマンド制
御信号を制御回路４２へ出力する。アドレスバッファ２
６は、クロックバッファ２２から受ける内部クロック信
号に同期して、アドレス信号Ａ０〜Ａ１２とバンクアド
レス信号ＢＡ０，ＢＡ１とを取込んでラッチし、内部ア
ドレス信号を発生してロウデコーダ４４およびコラムデ
コーダ４６へ出力する。

【０１００】データ入出力端子１８は、半導体記憶装置
１０において読み書きされるデータを外部とやり取りす
る端子である。データ入出力端子１８は、データ書込時
は外部から入力されるデータＤＱ０〜ＤＱ１５を受け、
データ読出時はデータＤＱ０〜ＤＱ１５を外部へ出力す
る。

【０１０１】データストローブ信号入出力端子２０は、
データ書込時はデータＤＱ０〜ＤＱ１５を外部から読込
むためのデータストローブ信号ＵＤＱＳ，ＬＤＱＳを外
部から受け、データ読出時は外部コントローラがデータ
ＤＱ０〜ＤＱ１５を読込むためのデータストローブ信号
ＵＤＱＳ，ＬＤＱＳを外部に対して出力する。

【０１０２】入力バッファ２８は、入力バッファ３２が
外部から受けるデータストローブ信号ＵＤＱＳ，ＬＤＱ
Ｓに同期して、データＤＱ０〜ＤＱ１５を入力する。

【０１０３】出力ドライバ３０は、ＤＬＬ回路１００か
ら受けるＤＬＬクロックに同期して動作し、データＤＱ
０〜ＤＱ１５をデータ入出力端子１８へ出力する。

【０１０４】出力バッファ３４は、ＤＬＬ回路１００の
出力に同期して動作するＤＱＳ発生回路４０が発生する
データストローブ信号ＵＤＱＳ，ＬＤＱＳを取込む。出
力バッファ３４は、データＤＱ０〜ＤＱ１５を出力する
出力ドライバ３０とともにＤＬＬ回路１００の出力に同
期して動作し、データストローブ信号ＵＤＱＳ，ＬＤＱ
Ｓをデータストローブ信号入出力端子２０へ出力する。

【０１０５】読出データ増幅回路３６は、データ読出時
において、制御回路４２から与えられる制御信号ＮＺＰ
ＣＮＴ，ＯＥＧ，ＲＤＥＴＧ，ＥＺＯＲＧに応じて、プ
リアンプ＆ライトアンプ４８から受ける読出データを増
幅し、かつ、各データＤＱｉ（ｉ：０〜１５）として一
度に読出された２ビット分のデータを順序付けして、出
力ドライバ３０へ出力する。

【０１０６】Ｓ／Ｐ変換回路＆ライトドライバ３８は、
データ書込時において、外部クロック半サイクルあたり
１ビットずつ入力バッファ２８から受ける各データＤＱ
ｉを外部クロック１サイクル毎に２ビット並列にプリア
ンプ＆ライトアンプ４８へ出力する。

【０１０７】制御回路４２は、クロックバッファ２２の
出力に同期してコマンド制御信号を取込み、取込んだコ
マンド制御信号に基づいてロウデコーダ４４、コラムデ
コーダ４６およびプリアンプ＆ライトアンプ４８を制御
する。これによって、メモリセルアレイ５２に対してデ
ータＤＱ０〜ＤＱ１５の読出、書込が行なわれる。ま
た、制御回路４２は、取込んだコマンド制御信号に基づ
いて、ＤＱＳ発生回路４０におけるデータストローブ信
号の発生についての制御も行なう。

【０１０８】データを記憶するメモリセルアレイ５２
は、各々が独立して動作が可能な４つのバンクからな
り、センスアンプ５０を介してデータの読み書きが行な
われる。

【０１０９】ＤＬＬ回路１００は、外部クロック信号Ｅ
ＸＴＣＬＫを遅延させた、後に説明する内部クロック信
号ＣＬＫ＿ＰＦ，ＣＬＫ＿ＮＦを生成する。外部クロッ
ク信号ＥＸＴＣＬＫ，ＥＸＴＺＣＬＫのエッジとデータ
ＤＱの出力とのタイミング差ｔＡＣは、一定範囲内に収
まるように規定されている。たとえば、図３６の動作波
形は、タイミング差ｔＡＣが０に制御されている場合で
ある。タイミング差ｔＡＣの規定を守るために内部クロ
ック信号ＣＬＫ＿ＰＦ，ＣＬＫ＿ＮＦが必要となる。

【０１１０】つまり、図３６に示すようなデータ出力を
実現するためには、データ出力のトリガとして、外部ク
ロック信号ＥＸＴＣＬＫのエッジのタイミングより少し
早いタイミングの内部クロック信号ＣＬＫ＿ＰＦ，ＣＬ
Ｋ＿ＮＦが必要となる。内部の各回路が有する容量によ
って、半導体記憶装置に外部クロック信号が入力されて
から実際にデータが出力されるまでには遅延が生じるか
らである。

【０１１１】すなわち、外部クロック信号ＥＸＴＣＬＫ
は定周期信号であるから、外部クロック信号ＥＸＴＣＬ
Ｋを適当な遅延量Ｔｄだけ遅らせることによって外部ク
ロック信号ＥＸＴＣＬＫのエッジに対して適当な時間Ｔ
ａだけ戻された内部クロック信号ＣＬＫ＿Ｐ，ＣＬＫ＿
Ｎを生成し、この内部クロック信号ＣＬＫ＿Ｐ，ＣＬＫ
＿Ｎをトリガとして動作するデータ出力回路から出力さ
れるデータＤＱおよびデータストローブ信号出力回路か
ら出力されるデータストローブ信号ＤＱＳが、上述した
タイミング差ｔＡＣを満足するように遅延量Ｔｄを制御
できるクロック発生回路を備える必要がある。このよう
な内部クロック信号を生成する回路をＤＬＬ（Delay Lo
cked Loop）回路という。

【０１１２】図２は、図１におけるＤＬＬ回路１００か
らデータ出力回路１５０までのクロックの伝達経路を説
明するための概略ブロック図である。なお、データ出力
回路１５０は、図１における読出データ増幅回路３６お
よび出力ドライバ３０に該当する。

【０１１３】図２を参照して、ＤＬＬ回路１００におい
て、外部クロック信号ＥＸＴＣＬＫ，ＥＸＴＺＣＬＫに
基づいて内部クロック信号ＣＬＫ＿ＰＦ，ＣＬＫ＿ＮＦ
が発生され、リピータ１２０に入力される。

【０１１４】リピータ１２０は、内部クロック信号ＣＬ
Ｋ＿ＰＦ，ＣＬＫ＿ＮＦの信号波形を整形して信号レベ
ルが維持された内部クロック信号ＣＬＫ＿Ｐ，ＣＬＫ＿
Ｎをデータ出力回路１５０に対して出力する。

【０１１５】データ出力回路１５０は、半導体記憶装置
１０のワード構成に対応して１６セット設けられてい
る。各々のデータ出力回路１５０は、内部クロック信号
ＣＬＫ＿Ｐ，ＣＬＫ＿Ｎに同期して、図１に示されたメ
モリセルアレイ５２から読出された読出データをデータ
バスＤＢから取込んで図１に示されたデータ入出力端子
１８へ出力する。

【０１１６】データバスＤＢには、ＤＢ０＜１５：０
＞，ＤＢ１＜１５：０＞とデータバスＺＤＢ０＜１５：
０＞，ＺＤＢ１＜１５：０＞が含まれる。そしてデータ
出力回路１５０Ｅには、対応する２ビットのデータが同
時に伝達されてくる。たとえば信号ＤＱ０を出力するデ
ータ出力回路１５０には、データバスのうちデータバス
ＤＢ０＜０＞，ＤＢ１＜０＞，ＺＤＢ０＜０＞，ＺＤＢ
１＜０＞が接続される。また信号ＤＱ１５を出力するデ
ータ出力回路１５０には、データバスＤＢ０＜１５＞，
ＤＢ１＜１５＞，ＺＤＢ０＜１５＞，ＺＤＢ１＜１５＞
が接続される。

【０１１７】図２に示すように、ＤＬＬ回路１００から
データ出力回路１５０までの信号経路は、ツリー状にな
っており、複数あるデータ出力回路１５０においてデー
タの出力タイミングが大きく異ならないように配慮され
リピータ１２０が配置されている。リピータ１２０は、
８個のデータ出力回路１５０あるいは４個のデータ出力
回路１５０に対して１つ配置されるのが一般的である。
図２においては、８個のデータ出力回路に対してリピー
タ１２０が１つ配置されている。

【０１１８】図３は、図１、図２におけるＤＬＬ回路１
００の構成を示したブロック図である。

【０１１９】図３を参照して、ＤＬＬ回路１００は、可
変遅延回路２０６，２０８と、パルス生成回路２１０，
２１２と、入出力レプリカ回路２１４と、位相比較器２
１６と、遅延制御回路２１８とを備える。

【０１２０】外部から入力される外部クロック信号ＥＸ
ＴＣＬＫ，ＥＸＴＺＣＬＫを受けて、ＤＬＬ回路１００
へ内部クロック信号ＢＵＦＦＣＬＫ＿ＤＬＬを出力する
入力バッファ２０２は、外部クロック信号ＥＸＴＣＬＫ
が立上がる際の電位レベルとその反転信号である外部ク
ロック信号ＥＸＴＺＣＬＫが立下がる際の電位レベルと
の交点を検出し、内部クロック信号ＢＵＦＦＣＬＫ＿Ｄ
ＬＬを生成する。

【０１２１】一方、入力バッファ２０４は、外部クロッ
ク信号ＥＸＴＣＬＫが立下がる際の電位レベルと外部ク
ロック信号ＥＸＴＺＣＬＫが立上がる際の電位レベルと
の交点を検出し、内部クロック信号ＢＵＦＦＺＣＬＫ＿
ＤＬＬを生成する。

【０１２２】これらの入力バッファ２０２，２０４は、
図１におけるクロックバッファ２２に含まれている。

【０１２３】可変遅延回路２０６は、入力バッファ２０
２から受ける内部クロック信号ＢＵＦＦＣＬＫ＿ＤＬＬ
を遅延して、パルス生成回路２１０へ出力する。可変遅
延回路２０６は、遅延制御回路２１８の出力に応じて遅
延量が調整される。

【０１２４】パルス生成回路２１０は、可変遅延回路２
０６から出力された信号の立上りエッジに同期したパル
ス信号としての内部クロック信号ＣＬＫ＿ＰＦを生成す
る。

【０１２５】可変遅延回路２０８は、入力バッファ２０
４から受ける内部クロック信号ＢＵＦＦＺＣＬＫ＿ＤＬ
Ｌを遅延して、パルス生成回路２１２へ出力する。可変
遅延回路２０８もまた、遅延制御回路２１８の出力に応
じて遅延量が調整される。

【０１２６】パルス生成回路２１２は、可変遅延回路２
０８から出力された信号の立上りエッジに同期したパル
ス信号としての内部クロック信号ＣＬＫ＿ＮＦを生成す
る。

【０１２７】入出力レプリカ回路２１４は、入力バッフ
ァ２０２と、内部クロック信号ＣＬＫ＿ＰＦ，ＣＬＫ＿
ＮＦがＤＬＬ回路１００から出力されてからデータ入出
力端子にデータＤＱが出力されるまでの回路特性とを模
擬的に再現し、これらの回路によって発生する遅延量を
内部クロック信号ＣＬＫ＿ＰＦに対して模擬的に付与す
る。

【０１２８】位相比較器２１６は、入出力レプリカ回路
２１４から出力される内部クロック信号ＦＢＣＬＫと、
外部クロック１サイクルまたは数サイクル後の内部クロ
ック信号ＢＵＦＦＣＬＫ＿ＤＬＬとを比較し、その位相
差に基づいて可変遅延回路２０６，２０８の遅延量を増
減するための制御信号ＵＰおよびＤＯＷＮを生成する。

【０１２９】遅延制御回路２１８は、制御信号ＵＰおよ
びＤＯＷＮに基づいて遅延制御信号を生成し、可変遅延
回路２０６，２０８へ出力して可変遅延回路２０６，２
０８における遅延量を調節する。そして、内部クロック
信号ＢＵＦＦＣＬＫ＿ＤＬＬと内部クロック信号ＦＢＣ
ＬＫとの位相が一致したときは、位相比較器２１６から
は制御信号ＵＰおよびＤＯＷＮともに出力されず、遅延
制御信号はある固定値となり、可変遅延回路２０６，２
０８における遅延量は固定される。

【０１３０】これによって、内部クロック信号ＣＬＫ＿
ＰＦ，ＣＬＫ＿ＮＦは、外部クロック信号ＥＸＴＣＬＫ
よりも、データ出力回路における遅延量だけ位相が早い
信号となる。

【０１３１】したがって、入出力レプリカ回路２１４で
与えられる遅延量が、入力バッファ２０２、リピータ１
２０およびデータ出力回路１５０における遅延量と一致
するときには、外部クロック信号ＥＸＴＣＬＫ，ＥＸＴ
ＺＣＬＫのエッジとデータＤＱの出力とのタイミング差
ｔＡＣは０となる。

【０１３２】一方、内部クロック信号ＢＵＦＦＣＬＫ＿
ＤＬＬと内部クロック信号ＦＢＣＬＫとの位相が一致し
ていないときには、位相差に応じて位相比較器２１６か
ら制御信号ＵＰまたはＤＯＷＮが出力され、可変遅延回
路２０６，２０８において遅延ユニットの接続／切離し
が行なわれて遅延量が調節される。

【０１３３】図４は、図２におけるリピータ１２０の構
成例を示した回路図である。図４を参照して、リピータ
１２０は、クロック信号ＣＬＫ＿ＰＦを受けて反転する
インバータ１２２と、インバータ１２２の出力を受けて
反転しクロック信号ＣＬＫ＿Ｐを出力するインバータ１
２４とを含む。

【０１３４】リピータ１２０は、さらに、クロック信号
ＣＬＫ＿ＮＦを受けて反転するインバータ１２６と、イ
ンバータ１２６の出力を受けて反転しクロック信号ＣＬ
Ｋ＿Ｎを出力するインバータ１２８とを含む。

【０１３５】減衰したクロック信号ＣＬＫ＿ＰＦ，ＣＬ
Ｋ＿ＮＦの振幅がリピータ１２０によって増幅され、ク
ロック信号ＣＬＫ＿Ｐ，ＣＬＫ＿Ｎとしてデータ出力回
路１５０に伝達される。

【０１３６】図５は、図３におけるデータ出力回路１５
０の構成を示したブロック図である。

【０１３７】図５を参照して、データ出力回路１５０
は、メモリセルアレイ５２から読出された読出データを
増幅する読出データ増幅回路３６と、読出データ増幅回
路３６の出力に応じて端子を駆動してデータ信号ＤＱを
出力するための出力ドライバ３０とを含む。

【０１３８】読出データ増幅回路３６は、図１の制御回
路４２から与えられる制御信号ＮＺＰＣＮＴに応じてリ
ピータ１２０が出力する内部信号ＣＬＫ＿Ｐ，ＣＬＫ＿
Ｎを受けてクロック信号ＣＬＫＱ，ＣＱＰ，ＣＱＮ，Ｃ
ＬＫＯ，ＺＣＬＫＯを出力するクロック発生回路１５２
と、制御回路４２から与えられる制御信号ＲＤＥＴＧ，
ＥＺＯＲＧ，ＯＥＧと、クロック信号ＣＬＫＱとに応じ
てデータバスＤＢ０，ＺＤＢ０，ＤＢ１，ＺＤＢ１によ
って伝達される読出データ信号を増幅して順序付けを行
ない、第１番目に出力すべきデータを読出データバスＲ
Ｄ０，ＺＲＤ０に出力し、第２番目に出力すべきデータ
を読出データバスＲＤ１，ＺＲＤ１に出力する増幅回路
１５４とを含む。

【０１３９】ここで、データバスＤＢ０，ＺＤＢ０，Ｄ
Ｂ１，ＺＤＢ１は、図２におけるデータバスＤＢ０＜１
５：０＞，ＺＤＢ０＜１５：０＞，ＤＢ１＜１５：０
＞，ＺＤＢ１＜１５：０＞のうち対応する１ビット分に
相当する。たとえば、ＤＱ０を出力するデータ出力回路
１５０の場合には、データバスＤＢ０，ＺＤＢ０，ＤＢ
１，ＺＤＢ１は、データバスＤＢ０＜０＞，ＺＤＢ０＜
０＞，ＤＢ１＜０＞，ＺＤＢ１＜０＞に相当する。

【０１４０】読出データ増幅回路３６は、さらに、読出
データバスＲＤ１，ＺＲＤ１に出力される読出データを
クロック信号ＣＬＫＱ，ＣＱＰ，ＣＱＮに応じて一旦保
持した後に読出データバスＲＤ０，ＺＲＤ０に出力する
セカンドデータラッチ１５６と、読出データバスＲＤ
０，ＺＲＤ０に順次出力される読出データ信号をクロッ
ク信号ＣＬＫＯ，ＺＣＬＫＯに応じて出力ドライバ３０
を制御する信号ＺＲＤＨ，ＺＲＤＬに変換して出力する
出力データラッチ１５８とを含む。

【０１４１】図３８に示した従来のデータ出力回路１５
５０の構成と図５に示した実施の形態１のデータ出力回
路１５０の構成とを比較すると、図５のデータ出力回路
１５０ではプリフェッチされた２ビットのデータの順序
付けをするための制御信号ＥＺＯＲＧが増幅回路１５４
に入力されている。

【０１４２】つまり、図５の構成では、増幅回路１５４
から出力される時点において既にデータの順序付けが完
了している。そして、順序付けされたデータ信号のう
ち、第１番目に出力されるべきデータは読出データバス
ＲＤ０，ＺＲＤ０に直接出力され、出力データラッチ１
５８に送られる。そしてクロック信号ＣＬＫＯ，ＺＣＬ
ＫＯに応じて出力データラッチ１５８は送られたデータ
信号のラッチを行なう。

【０１４３】一方、第２番目に出力されるべきデータ信
号は、読出データバスＲＤ１，ＺＲＤ１を経由して一旦
セカンドデータラッチ１５６に退避され保持される。そ
して、第１番目に出力されるべきデータはクロック信号
ＣＬＫＯ，ＺＣＬＫＯによって出力データラッチ１５８
にラッチされた後に、読出データバスＲＤ０，ＺＲＤ０
に出力されて、出力データラッチ１５８に向けて伝達さ
れる。

【０１４４】図６は、図５におけるクロック発生回路１
５２の構成を示した回路図である。図６を参照して、ク
ロック発生回路１５２は、図１の制御回路４２から制御
信号ＮＺＰＣＮＴ，ＤＯＥを受け図２のリピータ１２０
からクロック信号ＣＬＫ＿Ｐ，ＣＬＫ＿Ｎを受けてクロ
ック信号ＣＬＫＱ，ＺＣＬＫ＿ＰＥ，ＺＣＬＫ＿ＮＥ，
ＺＣＬＫＦ＿Ｐ，ＺＣＬＫＦ＿Ｎを出力する信号発生部
２５２と、信号発生部２５２が出力するクロック信号Ｚ
ＣＬＫＦ＿Ｐ，ＺＣＬＫＦ＿Ｎに応じてクロック信号Ｃ
ＬＫＯ，ＺＣＬＫＯを出力する信号発生部２５４と、制
御信号ＤＯＥとクロック信号ＺＣＬＫ＿ＮＥ，ＺＣＬＫ
＿ＰＥに応じてクロック信号ＣＱＰを出力する信号発生
部２５６と、制御信号ＤＯＥ，クロック信号ＺＣＬＫ＿
ＰＥ，ＺＣＬＫ＿ＮＥに応じてクロック信号ＣＱＮを出
力する信号発生部２５８とを含む。

【０１４５】信号発生部２５２は、クロック信号ＣＬＫ
＿Ｐと制御信号ＤＯＥとを受けるＮＡＮＤ回路２６２
と、ＮＡＮＤ回路２６２の出力を遅延させる遅延回路２
６４と、遅延回路２６４の出力を受けて反転するインバ
ータ２６６と、インバータ２６６の出力を受けて遅延さ
せる遅延回路２６８と、遅延回路２６８の出力を受けて
反転するインバータ２７０と、インバータ２６６，２７
０の出力を受けてクロック信号ＺＣＬＫＦ＿Ｐを出力す
るＮＡＮＤ回路２７２とを含む。

【０１４６】信号発生部２５２は、さらに、クロック信
号ＺＣＬＫＦ＿Ｐを受けて遅延させる遅延回路２７４
と、遅延回路２７４の出力とクロック信号ＺＣＬＫＦ＿
Ｐとを受けるＮＡＮＤ回路２７６と、ＮＡＮＤ回路２７
６の出力を受けて反転しクロック信号ＺＣＬＫ＿ＰＥを
出力するインバータ２７８とを含む。

【０１４７】信号発生部２５２は、さらに、クロック信
号ＣＬＫ＿Ｎと制御信号ＤＯＥとを受けるＮＡＮＤ回路
２８２と、ＮＡＮＤ回路２８２の出力を受けて遅延させ
る遅延回路２８４と、遅延回路２８４の出力を受けて反
転するインバータ２８６と、インバータ２８６の出力を
受けて遅延させる遅延回路２８８と、遅延回路２８８の
出力を受けて反転するインバータ２９０と、インバータ
２８６，２９０の出力を受けてクロック信号ＺＣＬＫＦ
＿Ｎを出力するＮＡＮＤ回路２９２とを含む。

【０１４８】信号発生部２５２は、さらに、クロック信
号ＺＣＬＫＦ＿Ｎを受けて遅延させる遅延回路２９４
と、遅延回路２９４の出力とクロック信号ＺＣＬＫＦ＿
Ｎとを受けるＮＡＮＤ回路２９６と、ＮＡＮＤ回路２９
６の出力を受けて反転しクロック信号ＺＣＬＫ＿ＮＥを
出力するインバータ２９８とを含む。

【０１４９】信号発生部２５２は、さらに、制御信号Ｎ
ＺＰＣＮＴを受けて反転するインバータ３００と、制御
信号ＮＺＰＣＮＴとＮＡＮＤ回路２６２の出力とを受け
るＮＯＲ回路３０２と、インバータ３００の出力とＮＡ
ＮＤ回路２８２の出力とを受けるＮＯＲ回路３０４と、
ＮＯＲ回路３０２，３０４の出力を受けてクロック信号
ＣＬＫＱを出力するＯＲ回路３０６とを含む。

【０１５０】信号発生部２５４は、クロック信号ＺＣＬ
ＫＦ＿Ｐ，ＺＣＬＫＦ＿Ｎを受けるＮＡＮＤ回路３０８
と、ＮＡＮＤ回路３０８の出力を受けて反転するインバ
ータ３１０と、インバータ３１０の出力を受けてクロッ
ク信号ＺＣＬＫＯを出力する直列に接続された２段のイ
ンバータ３１２，３１４と、インバータ３１０の出力を
受けてクロック信号ＣＬＫＯを出力する直列に接続され
た３段のインバータ３１６，３１８，３２０とを含む。

【０１５１】信号発生部２５６は、クロック信号ＺＣＬ
Ｋ＿ＰＥを一方の入力に受けるＮＡＮＤ回路３２４と、
ＮＡＮＤ回路３２４の出力と制御信号ＤＯＥとクロック
信号ＺＣＬＫ＿ＮＥとを受ける３入力のＮＡＮＤ回路３
２２とを含む。ＮＡＮＤ回路３２２の出力はＮＡＮＤ回
路３２４の他方の入力に与えられる。

【０１５２】信号発生部２５６は、さらに、ＮＡＮＤ回
路３２４の出力とクロック信号ＺＣＬＫ＿ＰＥとを受け
るＮＡＮＤ回路３２６と、ＮＡＮＤ回路３２６の出力を
受けて反転しクロック信号ＣＱＰを出力するインバータ
３２８とを含む。

【０１５３】信号発生部２５８は、クロック信号ＺＣＬ
Ｋ＿ＮＥを一方の入力に受けるＮＡＮＤ回路３３４と、
ＮＡＮＤ回路３３４の出力と制御信号ＤＯＥとクロック
信号ＺＣＬＫ＿ＰＥとを受ける３入力のＮＡＮＤ回路３
３２とを含む。ＮＡＮＤ回路３３２の出力はＮＡＮＤ回
路３３４の他方の入力に与えられる。

【０１５４】信号発生部２５８は、さらに、ＮＡＮＤ回
路３３４の出力とクロック信号ＺＣＬＫ＿ＮＥとを受け
るＮＡＮＤ回路３３６と、ＮＡＮＤ回路３３６の出力を
受けて反転しクロック信号ＣＱＮを出力するインバータ
３３８とを含む。

【０１５５】図７は、図６に示したクロック発生回路１
５２の発生する各クロック信号を説明するための動作波
形図である。

【０１５６】図６、図７を参照して、ＤＬＬ回路によっ
て発生されリピータを経由して供給されるクロック信号
ＣＬＫ＿Ｐ，ＣＬＫ＿Ｎはクロック発生回路１５２でさ
まざまに加工されて各回路に供給される。ＣＡＳレイテ
ンシが２．５の場合には、時刻ｔ３における外部クロッ
ク信号ＥＸＴＣＬＫの立上がりエッジ♯Ｍで、半導体記
憶装置はコマンドＲＥＡＤを受付け時刻ｔ８における外
部クロック信号ＥＸＴＣＬＫの立下がりエッジ♯Ｎから
データの出力が開始される。

【０１５７】クロック信号ＣＬＫＱは、図５の増幅回路
１５４の活性化の制御と、増幅回路１５４によって増幅
されたデータをセカンドデータラッチ１５６に転送する
制御のために用いられる。この増幅回路１５４の活性化
動作とデータの転送動作とは２ビットプリフェッチされ
た最初のデータの出力タイミングに応じた内部クロック
を起点として行なわれることが考えられる。したがって
クロック信号ＣＬＫＱを発生するためには、ＣＡＳレイ
テンシを考慮したクロック選択が必要となる。

【０１５８】ＣＡＳレイテンシが２．５である場合に
は、クロック信号ＣＬＫ＿Ｎを起点に増幅回路１５４の
活性化やセカンドデータラッチ１５６へのデータ転送が
行なわれる。一方、ＤＤＲ−ＩでサポートされているＣ
ＡＳレイテンシが２．０の場合では、クロック信号ＣＬ
ＫＱの発生にはクロック信号ＣＬＫ＿Ｐが用いられる。
クロック信号ＣＬＫＱを発生するためにＣＡＳレイテン
シが整数か半整数かを判別する制御信号ＮＺＰＣＮＴが
用いられる。ＣＡＳレイテンシが整数ならばＮＺＰＣＮ
Ｔ＝“Ｌ”に設定され、ＣＡＳレイテンシが半整数なら
ばＮＺＰＣＮＴ＝“Ｈ”に設定される。

【０１５９】図７では、ＣＡＳレイテンシが２．５の場
合を示しているので、制御信号ＮＺＰＣＮＴがＨレベル
に設定された場合のクロック信号ＣＬＫＱの発生の様子
が示されている。

【０１６０】クロック信号ＣＱＰ，ＣＱＮは、図５のセ
カンドデータラッチ１５６において増幅回路１５４から
伝達されたデータ信号を読出データバスＲＤ０，ＺＲＤ
０を経由して出力データラッチ１５８に送るタイミング
を決める信号である。図７の場合、最初に出力されるデ
ータは、クロック信号ＣＬＫＯの時刻ｔ７〜ｔ８におけ
る出力トリガパルス♯Ｎｆに先立つクロック信号ＣＱＰ
のパルス♯Ｎに応じて増幅回路１５４から読出データバ
スＲＤ０，ＺＲＤ０を経由して出力データラッチ１５８
に伝送される。

【０１６１】２ビットのデータのうち後半に出力される
データは、その間一旦セカンドデータラッチ１５６に伝
送され、時刻ｔ８以降のクロック信号ＣＱＮの活性化に
応じてセカンドデータラッチ１５６から読出データバス
ＲＤ０，ＺＲＤ０を介して出力データラッチ１５８に伝
達される。

【０１６２】クロック信号ＣＬＫＯ，ＺＣＬＫＯは、読
出データバスＲＤ０，ＺＲＤ０によって伝達されるデー
タを出力データラッチ１５８に取込むタイミングを決め
ている。クロックからのアクセス時間ｔＡＣ＝０ｎｓを
目指すには、出力最終段の前段および出力最終段での遅
延量Ｔｃだけ外部クロック信号ＥＸＴＣＬＫのエッジか
ら戻されたタイミングになればよい。また、クロック信
号ＣＬＫＱは増幅回路１５４がデータを増幅してデータ
バスＲＤ０，ＺＲＤ０に出力するために必要な時間Ｔｂ
だけクロックの前に与えられねばならないので、結局ク
ロック信号ＣＬＫＱを発生するタイミングを決めるクロ
ック信号ＣＬＫ＿Ｐは時間Ｔｂ，Ｔｃの合計である戻し
量Ｔａだけ外部クロック信号ＥＸＴＣＬＫから戻された
クロックとなる。なお、図５では、データバスＲＤ０，
ＺＲＤ０には外部クロック半サイクル毎に２ビットのデ
ータが出力されるので、クロック信号ＣＬＫＯ，ＺＣＬ
ＫＯは外部クロック信号ＥＸＴＣＬＫの倍の周波数で動
作することとなる。

【０１６３】図８は、図５における増幅回路１５４の構
成を示した回路図である。図８の増幅回路１５４の構成
を図３９に示した従来の増幅回路１５５４と比較する
と、増幅部３５６，３５４の入力部分には２対のデータ
バスによって伝達されるデータのうちの一方を選択する
選択回路４１２，４１３が設けられている点が大きく異
なっている。

【０１６４】図８を参照して、増幅回路１５４は、タイ
ミング信号を発生する信号発生部３５２と、第１番目、
第２番目のデータの選択を行なう選択回路４１２，４１
３と、選択回路４１２，４１３の出力をそれぞれ受けて
増幅するための増幅部３５４，３５６と、クロック信号
ＣＫを受けて反転するインバータ３５３とを含む。

【０１６５】信号発生部３５２は、クロック信号ＣＬＫ
Ｑを受けて反転しクロック信号ＺＣＫを出力するインバ
ータ３６２と、クロック信号ＺＣＫを受けて反転しクロ
ック信号ＣＫを出力するインバータ３６４と、クロック
信号ＣＫを遅延量Ｔｄで遅延させる遅延回路３６６と、
遅延回路３６６の出力を受けて反転しクロック信号ＣＫ
Ｄを出力する直列に接続された２つのインバータ３６
８，３７０とを含む。

【０１６６】信号発生部３５２は、さらに、制御信号Ｒ
ＤＥＴＧ，ＤＯＥを受けるＮＡＮＤ回路３７２と、ＮＡ
ＮＤ回路３７２の出力を受けて反転し信号ＲＤＥＴＬを
出力するインバータ３７４と、クロック信号ＣＬＫＱと
信号ＯＥとを受けて信号ＺＲＤＡＥを出力するＮＡＮＤ
回路３７６と、信号ＺＲＤＡＥを受けて反転し信号ＲＤ
ＡＥを出力するインバータ３７８とを含む。

【０１６７】信号発生部３５２は、さらに、制御信号Ｅ
ＺＯＲＧを受けて反転し信号ＴＲ＿Ｏを出力するインバ
ータ３８０と、信号ＴＲ＿Ｏを受けて反転し信号ＴＲ＿
Ｅを出力するインバータ３８２と、信号ＲＤＥＴＬ，Ｔ
Ｒ＿Ｏ，ＯＥを受ける３入力のＮＡＮＤ回路３８４と、
ＮＡＮＤ回路３８４の出力とクロック信号ＣＫＤとを受
けて信号ＺＲＤＡＩ＿Ｏを出力するＮＯＲ回路３８６と
を含む。

【０１６８】信号発生部３５２は、さらに、信号ＲＤＥ
ＴＬ，ＴＲ＿Ｅ，ＯＥを受ける３入力のＮＡＮＤ回路３
８８と、ＮＡＮＤ回路３８８の出力とクロック信号ＣＫ
Ｄとを受けて信号ＺＲＤＡＩ＿Ｅを出力するＮＯＲ回路
３９０とを含む。

【０１６９】信号発生部３５２は、さらに、信号ＲＤＥ
ＴＬを受けて反転するインバータ３９２と、信号ＯＥＧ
を受けて反転するインバータ３９４と、電源ノードとノ
ードＮ１との間に直列に接続されるＰチャネルＭＯＳト
ランジスタ３９６，３９８，４００と、ノードＮ１と接
地ノードとの間に直列に接続されるＮチャネルＭＯＳト
ランジスタ４０２，４０４とを含む。ＰチャネルＭＯＳ
トランジスタ３９６，３９８，４００は、それぞれゲー
トにインバータ３９２の入力、クロック信号ＣＫおよび
インバータ３９４の出力を受ける。ＮチャネルＭＯＳト
ランジスタ４０２，４０４は、それぞれインバータ３９
４の出力およびクロック信号ＺＣＫをゲートに受ける。

【０１７０】信号発生部３５２は、さらに、ノードＮ１
に一方の入力が接続され、他方の入力に信号ＤＯＥを受
けて信号ＺＯＥを出力するＮＡＮＤ回路４０６と、信号
ＺＯＥを受けて反転し信号ＯＥを出力するインバータ４
０８とを含む。信号ＯＥはノードＮ１に与えられる。

【０１７１】選択回路４１２は、データバスＤＢ０とノ
ードＮ３との間に接続されゲートに信号ＺＲＤＡＩ＿Ｅ
を受けるＮチャネルＭＯＳトランジスタ４２２と、デー
タバスＤＢ１とノードＮ３との間に接続されゲートに信
号ＺＲＤＡＩ＿Ｏを受けるＮチャネルＭＯＳトランジス
タ４２４と、データバスＺＤＢ１とノードＮ２との間に
接続されゲートに信号ＺＲＤＡＩ＿Ｏを受けるＮチャネ
ルＭＯＳトランジスタ４２６と、データバスＺＤＢ０と
ノードＮ２との間に接続されゲートに信号ＺＲＤＡＩ＿
Ｅを受けるＮチャネルＭＯＳトランジスタ４２８とを含
む。

【０１７２】選択回路４１３は、信号ＺＲＤＡＩ＿Ｅと
信号ＺＲＤＡＩ＿Ｏが入れ替わって入力され、出力がノ
ードＮ３、Ｎ２に代わりノードＮ５，Ｎ４に接続されて
いる点が選択回路４１２とは異なるが、内部の構成は選
択回路４１３と同様であり説明は繰返さない。

【０１７３】増幅部３５４は、ノードＮ２，Ｎ３をそれ
ぞれ読出データバスＺＲＤ０，ＲＤ０に信号ＺＲＤＡＥ
に応じて接続する接続回路４１４と、信号ＺＯＥに応じ
て読出データバスＲＤ０，ＺＲＤ０を接地ノードに接続
するイネーブル回路４１６と、クロック信号ＣＫＤおよ
びインバータ３５３の出力に応じて読出データバスＲＤ
０，ＺＲＤ０を接地ノードに接続する初期化回路４１８
と、信号ＺＲＤＡＥ，ＲＤＡＥに応じて読出データバス
ＲＤ０，ＺＲＤ０に生じた電位差を増幅するセンスアン
プ４２０とを含む。

【０１７４】接続回路４１４は、ノードＮ２と読出デー
タバスＺＲＤ０との間に接続されゲートに信号ＺＲＤＡ
Ｅを受けるＮチャネルＭＯＳトランジスタ４３２と、ノ
ードＮ３と読出データバスＲＤ０との間に接続されゲー
トに信号ＺＲＤＡＥを受けるＮチャネルＭＯＳトランジ
スタ４３０とを含む。

【０１７５】イネーブル回路４１６は、読出データバス
ＲＤ０と接地ノードとの間に接続されゲートに信号ＺＯ
Ｅを受けるＮチャネルＭＯＳトランジスタ４３４と、読
出データバスＺＲＤ０と接地ノードとの間に接続されゲ
ートに信号ＺＯＥを受けるＮチャネルＭＯＳトランジス
タ４３６とを含む。

【０１７６】初期化回路４１８は、読出データバスＲＤ
０と接地ノードとの間に直列に接続されゲートにそれぞ
れクロック信号ＣＫＤ、インバータ３５３の出力を受け
るＮチャネルＭＯＳトランジスタ４３８，４４０と、読
出データバスＺＲＤ０と接地ノードとの間に直列に接続
されゲートにそれぞれクロック信号ＣＫＤ，インバータ
３５３の出力を受けるＮチャネルＭＯＳトランジスタ４
４２，４４４とを含む。

【０１７７】センスアンプ４２０は、電源ノードとノー
ドＮ６との間に接続されゲートに信号ＺＲＤＡＥを受け
るＰチャネルＭＯＳトランジスタ４４６と、ノードＮ６
と読出データバスＲＤ０との間に接続されゲートが読出
データバスＺＲＤ０に接続されるＰチャネルＭＯＳトラ
ンジスタ４４８と、ノードＮ６と読出データバスＺＲＤ
０との間に接続されゲートが読出データバスＲＤ０に接
続されるＰチャネルＭＯＳトランジスタ４５２と、読出
データバスＲＤ０とノードＮ７との間に接続されゲート
が読出データバスＺＲＤ０に接続されるＮチャネルＭＯ
Ｓトランジスタ４５０と、読出データバスＲＤ０とノー
ドＮ７との間に接続されゲートが読出データバスＲＤ０
に接続されるＮチャネルＭＯＳトランジスタ４５４と、
ノードＮ７と接地ノードとの間に接続されゲートに信号
ＲＤＡＥを受けるＮチャネルＭＯＳトランジスタ４５６
とを含む。

【０１７８】増幅部３５６は、ノードＮ２、Ｎ３に代え
てそれぞれノードＮ４、Ｎ５に接続され、読出データバ
スＺＲＤ０，ＲＤ０に代えてそれぞれ読出データバスＺ
ＲＤ１，ＲＤ１に接続される点が増幅部３５４と異なる
が、内部の回路構成は増幅部３５４と同様であるので説
明は繰返さない。

【０１７９】図８に示した増幅回路においては、データ
バスＤＢとノードＮ２〜Ｎ５とを接続する選択回路４１
２，４１３を制御する信号として制御信号ＥＺＯＲＧを
反映した信号ＺＲＤＡＩ＿Ｏ，ＺＲＤＡＩ＿Ｅが用いら
れる。

【０１８０】アドレスビットＣＡ０が０の場合、つまり
信号ＥＺＯＲＧ＝“Ｈ”の場合には、信号ＺＲＤＡＩ＿
Ｅは適当なタイミングでＨレベルとなる。応じてデータ
バスＤＢ０，ＺＤＢ０はそれぞれノードＮ３，Ｎ２に接
続されデータバスＤＢ１，ＺＤＢ１はそれぞれノードＮ
５，Ｎ４に接続される。このとき信号ＺＲＤＡＩ＿Ｏは
常時Ｌレベルになる。

【０１８１】図５に示した構成によって、ＤＢ０，ＺＤ
Ｂ０によって伝達されデータが増幅されて読出データバ
スＲＤ０，ＺＲＤ０に出力され、データバスＤＢ１，Ｚ
ＤＢ１によって伝達されたデータは読出データバスＲＤ
１，ＺＲＤ１を経由してセカンドデータラッチ１５６に
伝達される。セカンドデータラッチ１５６はその後読出
データバスＲＤ０，ＺＲＤ０にラッチしていたデータを
出力する。したがって、アドレスビットＣＡ０が０の場
合には、ＤＢ０，ＺＤＢ０によって伝達されたデータが
最初に出力され、続いてデータバスＤＢ１，ＺＤＢ１に
よって伝達されたデータが出力されることになる。

【０１８２】一方、アドレスビットＣＡ０が１の場合、
つまり制御信号ＥＺＯＲＧ＝“Ｌ”の場合には、信号Ｚ
ＲＤＡＩ＿Ｏは適当なタイミングでＨレベルに変化す
る。応じてデータバスＤＢ１，ＺＤＢ１はそれぞれノー
ドＮ３，Ｎ２に接続され、データバスＤＢ０，ＺＤＢ０
はそれぞれノードＮ５，Ｎ４に接続される。このとき信
号ＺＲＤＡＩ＿Ｅは常にＬレベルに設定される。この場
合には、データバスＤＢ１，ＺＤＢ１によって伝達され
たデータが最初に出力され、続いてデータバスＤＢ０，
ＺＤＢ０によって伝達されたデータが出力されることと
なる。

【０１８３】以上のように、図８に示す増幅回路１５４
の構成によれば、データバスに載せられたデータを増幅
する動作とパラレル／シリアル変換動作とが一挙に行な
われる。最初に出力されるデータは、直接増幅部３５
４，３５６から図５の出力データラッチ１５８に送られ
るため、従来例のように図４１に示したパラレル／シリ
アル変換回路１５５６でクロックドインバータ２段分の
遅延が間に入ることがない。したがって、従来よりも速
くデータを最終段まで到達させることが可能となる。

【０１８４】なお、図３９の従来の増幅回路の構成と比
べると、図８に示した構成では、増幅部３５４，３５６
にそれぞれ接続されるデータバス本数が多くなってお
り、ノードＮ２〜Ｎ５の寄生容量が増加してしまう。こ
れをできるだけ抑制するため、ＮチャネルＭＯＳトラン
ジスタ４２８，４２６のノードＮ２側の不純物領域を共
有することが有効である。また、ＮチャネルＭＯＳトラ
ンジスタ４２２〜４２８のしきい値電圧を、一般に周辺
回路で使用されるＮチャネルＭＯＳトランジスタのしき
い値電圧よりも低く設定することにより、データバスか
らの小振幅の信号を伝達しやすいようにすることも有効
である。

【０１８５】図９は、図５におけるセカンドデータラッ
チ１５６の構成を示した回路図である。

【０１８６】図９を参照して、セカンドデータラッチ１
５６は、データをラッチするためのタイミング信号を発
生する信号発生部４６２と、読出データバスＲＤ１によ
って伝達されたデータを一旦取込んでその後読出データ
バスＲＤ０に出力するデータ保持回路４６４と、データ
バスＺＲＤ１によって伝達されたデータを一旦保持して
その後読出データバスＺＲＤ０に出力するデータ保持回
路４６８とを含む。

【０１８７】信号発生部４６２は、制御信号ＮＺＰＣＮ
Ｔを受けて反転し信号ＰＺＮを出力するインバータ４７
２と、信号ＰＺＮを受けて反転し信号ＮＺＰを出力する
インバータ４７４と、制御信号ＤＯＥを受けて反転し信
号ＲＥＳを出力するインバータ４７６と、信号ＲＥＳを
受けて反転し信号ＺＲＥＳを出力するインバータ４７８
とを含む。

【０１８８】信号発生部４６２は、さらに、信号ＺＲＥ
Ｓを受けて反転するインバータ４８０と、インバータ４
８０の出力とクロック信号ＣＬＫＱとを受けて信号ＺＴ
ＲＶを出力するＮＯＲ回路４８２と、信号ＺＴＲＶを受
けて反転し信号ＴＲＶを出力するインバータ４８４とを
含む。

【０１８９】信号発生部４６２は、さらに、信号ＣＱＰ
と信号ＰＺＮとを受けるＮＡＮＤ回路４８６と、信号Ｃ
ＱＮと信号ＮＺＰとを受けるＮＡＮＤ回路４８８と、Ｎ
ＡＮＤ回路４８６，４８８の出力を受けて信号ＴＲ２を
出力するＮＡＮＤ回路４９０とを含む。

【０１９０】データ保持回路４６４は、信号ＴＲＶがＨ
レベルのときに活性化されて読出データバスＲＤ１によ
って伝達されたデータを受けて反転してノードＮ８に出
力するクロックドインバータ４９２と、ノードＮ８に入
力が接続されるインバータ４９４と、信号ＺＴＲＶがＨ
レベルの場合に活性化されてインバータ４９４の出力を
反転してノードＮ６に出力するクロックドインバータ４
９６とを含む。

【０１９１】データ保持回路４６４は、さらに、信号Ｔ
Ｒ２を受けて反転するインバータ４９８と、信号ＴＲ２
がＨレベルのときに活性化されてノードＮ８に伝達され
た信号を反転して読出データバスＲＤ０に出力するクロ
ックドインバータ５００とを含む。

【０１９２】データ保持回路４６８は、読出データバス
ＲＤ１，ＲＤ０に代えてそれぞれ読出データバスＺＲＤ
１，ＺＲＤ０が接続される点がデータ保持回路４６４と
は異なるが、内部の回路構成についてはデータ保持回路
４６４と同様であるのでその説明は繰返さない。

【０１９３】従来例の図４１が、パラレル／シリアル変
換を実行するための切換回路１８２６やデータ保持回路
１８２１〜１８２４および保持回路１８２８，１８３０
を含んでおり非常に回路規模が大きいの対し、図９に示
した回路は、信号ＴＲＶに応じてデータを取込んで保持
する部分と取込んだデータを信号ＣＱＰ，ＣＱＮに応じ
て読出データバスＲＤ０，ＺＲＤ０を経由してデータを
出力データラッチ１５８に向けて出力するクロックドイ
ンバータ５００とによって構成されるものであり、回路
規模は小さくなっている。

【０１９４】図１０は、図５における出力データラッチ
１５８の構成を示した回路図である。

【０１９５】図１０を参照して、出力データラッチ１５
８は、読出データバスＲＤ０によって伝達されたデータ
をクロック信号ＣＬＫＯ，ＺＣＬＫＯに応じてラッチし
て信号ＺＲＤＨを出力するデータラッチ５１４と、読出
データバスＺＲＤ０によって伝達されたデータをクロッ
ク信号ＣＬＫＯ，ＺＣＬＫＯに応じて取込み信号ＺＲＤ
Ｌを出力するデータラッチ５１６と、信号ＺＲＤＨ，Ｚ
ＲＤＬおよび制御信号ＤＯＥに応じて信号ＲＥＳを出力
する信号発生部５１２とを含む。

【０１９６】信号発生部５１２は、信号ＺＲＤＨ，ＺＲ
ＤＬを受けるＮＯＲ回路５１８と、ＮＯＲ回路５１８の
出力を受けて反転するインバータ５２０と、インバータ
５２０の出力と制御信号ＤＯＥとを受けて信号ＲＥＳを
出力するＮＡＮＤ回路５１９とを含む。

【０１９７】データラッチ５１４は、クロックドインバ
ータ５２１と保持部５２９とを含む。クロックドインバ
ータ５２１は、ソースが電源ノードに接続されゲートが
読出データバスＲＤ０に接続されるＰチャネルＭＯＳト
ランジスタ５２２と、ＰチャネルＭＯＳトランジスタ５
２２のドレインとノードＮ９との間に接続されゲートに
クロック信号ＺＣＬＫＯを受けるＰチャネルＭＯＳトラ
ンジスタ５２４と、ソースが接地ノードに接続されゲー
トにクロック信号ＣＬＫＯを受けるＮチャネルＭＯＳト
ランジスタ５２８と、ノードＮ９とＮチャネルＭＯＳト
ランジスタ５２８のドレインとの間に接続されゲートが
読出データバスＲＤ０に接続されるＮチャネルＭＯＳト
ランジスタ５２６とを含む。

【０１９８】保持部５２９は、ノードＮ９に一方の入力
が接続され他方の入力に信号ＲＥＳを受けるＮＯＲ回路
５３０と、クロック信号ＺＣＬＫＯがＨレベルのときに
活性化されてＮＯＲ回路５３０の出力を受けて反転しノ
ードＮ９に出力するクロックドインバータ５３２とを含
む。ノードＮ９からは信号ＺＲＤＨが出力される。

【０１９９】データラッチ５１６は、データラッチ５１
４の構成と比べて読出データバスＲＤ０に代えて読出デ
ータバスＺＲＤ０が接続され、信号ＺＲＤＨに代えて信
号ＺＲＤＬを出力する点が異なるが、内部の構成はデー
タラッチ５１４と同様であるのでその説明は繰返さな
い。

【０２００】図１１は、図５における出力ドライバ３０
の構成を示した回路図である。図１１を参照して、出力
ドライバ３０は、信号ＺＲＤＨを受けて反転するインバ
ータ５４２と、インバータ５４２の出力を受けて反転す
るインバータ５４４と、電源ノードと信号ＤＱを出力す
る端子との間に接続されゲートにインバータ５４４の出
力を受けるＰチャネルＭＯＳトランジスタ５４８とを含
む。

【０２０１】出力ドライバ３０は、さらに、信号ＺＲＤ
Ｌを受けて反転するインバータ５４６と、信号ＤＱを出
力する端子と接地ノードとの間に接続されゲートにイン
バータ５４６の出力を受けるＮチャネルＭＯＳトランジ
スタ５５０とを含む。

【０２０２】図１２は、図５に示したデータ出力回路１
５０の全体的な動作を説明するための動作波形図であ
る。

【０２０３】図５、図１２を参照して、ＣＡＳレイテン
シが２．５で、バースト長ＢＬが４である場合の動作が
示されている。外部クロック信号ＥＸＴＣＬＫのエッジ
から戻し量ＴａでＤＬＬ回路１００によってクロック信
号ＣＬＫ＿Ｐ，ＣＬＫ＿Ｎが発生される。

【０２０４】クロック信号ＣＬＫ＿Ｐの立上がりエッジ
から時間Ｔｂ後とクロック信号ＣＬＫ＿Ｎの立上がりエ
ッジから時間Ｔｂ後においてクロック信号ＣＬＫＯが活
性化される。クロック信号ＣＬＫＯの周波数は外部クロ
ック信号ＥＸＴＣＬＫの２倍の周波数である。

【０２０５】クロック信号ＣＬＫＱはクロック信号ＣＬ
Ｋ＿Ｐ，ＣＬＫ＿Ｎのいずれか一方をもとに発生され
る。ＣＡＳレイテンシＣＬが２．５の場合には、クロッ
ク信号ＣＬＫＱはクロック信号ＣＬＫ＿Ｎに基づき発生
される。

【０２０６】クロック信号ＣＬＫ＿Ｐ，ＣＬＫ＿Ｎがク
ロック発生回路１５２によってそれぞれ遅延されてクロ
ック信号ＣＱＰ，ＣＱＮが発生される。

【０２０７】時刻ｔ３〜ｔ４の間においてクロック信号
ＣＬＫＱが活性化されると増幅回路１５４は、読出デー
タバスＲＤ０，ＺＲＤ０のデータを図８に示したセンス
アンプ４２０によって増幅し、読出データバスＲＤ０，
ＺＲＤ０上にはデータＤｎ０が出力される。このデータ
をクロック信号ＣＬＫＯが活性化されている期間に出力
データラッチ１５８にラッチする。

【０２０８】ここで重要なのは、最初に出力データラッ
チ１５８に送られるデータとクロック信号ＣＬＫＯとの
関係である。実施の形態１の場合、最初に出力されるデ
ータは増幅回路１５４から直接出力データラッチ１５８
に送られるため、クロック信号ＣＬＫＱの“Ｈ”期間で
示される増幅回路１５４の活性期間内に出力データラッ
チ１５８がデータの取込を終了しなければならない。こ
のためデータの取込完了タイミングであるクロック信号
ＣＬＫＯの立下がりよりもクロック信号ＣＬＫＱの立下
がりが後に来なければならない。したがって、図１２に
おいて期間Ｔｆ＞０が保証されるように図６のクロック
発生回路１５２においてタイミングを調整がされてい
る。

【０２０９】続いて、時刻ｔ４〜ｔ５においてセカンド
データラッチ１５６に保持されていたデータＤｎ１が読
出データバスＲＤ０，ＺＲＤ０に出力され、これがクロ
ック信号ＣＬＫＯの活性化によって出力データラッチ１
５８にラッチされる。

【０２１０】このようにして出力ドライバ３０からは内
部クロック信号ＥＸＴＣＬＫの周波数の２倍のデータレ
ートでデータ出力が行なわれる。

【０２１１】以上のように、２ビットプリフェッチされ
た出力データのパラレル／シリアル変換を、データバス
とデータ出力回路内の増幅部とを接続するときに、コラ
ムアドレスのアドレスビットＣＡ０の情報を反映させて
実行する。このような構成とすることによりデータ出力
回路内におけるデータ伝達経路のクロックドインバータ
の段数を削減することができ、コマンドＲＥＡＤを受付
けてから最初のデータが端子から出力されるまでの時間
の実力値Ｔｃａｃの短縮が実現できる。また、パラレル
／シリアル変換に関係する回路規模の大幅な削減が可能
であるため、出力回路帯のレイアウト面積を小さくする
ことができる。

【０２１２】［実施の形態２］実施の形態１では、プリ
フェッチされた２ビットのデータは、最終的には読出デ
ータバスＲＤ０，ＺＲＤ０を経由して出力データラッチ
１５８に伝達されていた。たとえば、図５のセカンドデ
ータラッチ１５６に一旦ラッチされた２番目に出力され
るデータは、図１２に示したようにクロック信号ＣＱＮ
をトリガとして読出データバスＲＤ０，ＺＲＤ０に出力
される。この際には、１番目のデータをラッチするクロ
ック信号ＣＬＫＯの立下がりエッジよりもクロック信号
ＣＱＮの立上がりエッジがタイミング的に後でなければ
ならない。このタイミングは動作周波数によらず一定で
あり、図６で示したクロック発生回路１５２はこのよう
なタイミングを保証している。

【０２１３】しかし、動作周波数が高くなると、このタ
イミングの制限を守るためにクロック信号ＣＱＮおよび
ＣＱＰがＨレベルに活性化される期間が短くなる。する
と、セカンドデータラッチ１５６に保持されていたデー
タに応じて読出データバスＲＤ０，ＺＲＤ０を十分な振
幅に駆動することが難しくなる可能性がある。

【０２１４】また、図１０に示した出力データラッチ１
５８は、データ出力時に外部クロック信号ＥＸＴＣＬＫ
の１サイクル当り２ビットのデータを順次取込む。この
ためデータをラッチするためのクロック信号ＣＬＫＯは
外部クロック信号の半サイクルに１回発生される。した
がって、クロック発生回路１５２は、内部クロック信号
ＥＸＴＣＬＫの倍の周波数で動作し、チップ内で最も高
速に動作する箇所のひとつである。

【０２１５】このような高速動作箇所では、スイッチン
グの過渡期間に発生するホットキャリアの影響によって
トランジスタのしきい値電圧の上昇や駆動電流の低下が
起こる可能性がある。これらの影響が回路動作の悪化に
つながるおそれがある。また、動作マージンを確保する
ことが最も困難な部分でもあり、高周波動作の障害にも
なり得る。

【０２１６】実施の形態２では、これらの問題点を解決
できる構成について説明する。図１３は、実施の形態２
の半導体記憶装置のデータ出力に関する構成を説明する
ための図である。

【０２１７】図１３を参照して、実施の形態２の半導体
記憶装置は、図２で説明した構成においてデータ出力回
路１５０に代えてデータ出力回路１５０Ａを含む。ＤＬ
Ｌ回路１００、リピータ１２０については、実施の形態
１で説明した構成と同様であり説明は繰返さない。

【０２１８】図１４は、図１３におけるデータ出力回路
１５０Ａの構成を示したブロック図である。

【０２１９】図１４を参照して、データ出力回路１５０
Ａは、図５で説明したデータ出力回路１５０の構成にお
いて、クロック発生回路１５２に代えてクロック発生回
路１５２Ａを含み、セカンドデータラッチ１５６に代え
てセカンドデータラッチ１５６Ａを含み、出力データラ
ッチ１５８に代えて出力データラッチ１５８Ａを含む。
増幅回路１５４および出力ドライバ３０については、実
施の形態１の場合と同様であり説明は繰返さない。

【０２２０】図１４に示した構成では、プリフェッチさ
れた２ビットのデータがそれぞれ独立して出力データラ
ッチ１５８Ａに送られている。つまり、１番目に出力さ
れるデータは、読出データバスＲＤ０，ＺＲＤ０によっ
て出力データラッチ１５８Ａに伝達される。また、２番
目に出力されるデータは、読出データバスＲＤ１，ＺＲ
Ｄ１によりセカンドデータラッチ１５６Ａに伝達され、
その後読出データバスＲＤ１Ｄ，ＺＲＤ１Ｄによって出
力データラッチ１５８Ａに伝達される。

【０２２１】後に説明するように、出力データラッチ１
５８Ａの内部には、各データを対応する読出データバス
から取込むためのパスゲートとして、複数のクロックド
インバータが設けられている。クロック発生回路１５２
Ａでは、出力データラッチ１５８Ａのクロックドインバ
ータで用いられる２種類のクロック信号ＣＬＫＯ＿Ｆ，
ＣＬＫＯ＿Ｓが発生される。

【０２２２】図１５は、図１４におけるクロック発生回
路１５２Ａの構成を示した回路図である。

【０２２３】図１５を参照して、クロック発生回路１５
２Ａは、クロック信号ＣＬＫ＿Ｐ，ＣＬＫ＿Ｎおよび制
御信号ＤＯＥ，ＮＺＰＣＮＴに応じてクロック信号ＣＬ
ＫＱ，ＺＣＬＫＦ＿Ｐ，ＺＣＬＫＦ＿Ｎを出力する信号
発生部６０２と、信号発生部６０２からクロック信号Ｚ
ＣＬＫＦ＿Ｐ，ＺＣＬＫＦ＿Ｎを受けて制御信号ＮＺＰ
ＣＮＴに応じてクロック信号ＺＣＬＫＯ＿Ｆ，ＣＬＫＯ
＿Ｆを発生する信号発生部６０４と、クロック信号ＺＣ
ＬＫＦ＿Ｎ，ＺＣＬＫＦ＿Ｐを受けて制御信号ＮＺＰＣ
ＮＴに応じてクロック信号ＺＣＬＫＯ＿Ｓ，ＣＬＫＯ＿
Ｓを発生する信号発生部６０６とを含む。

【０２２４】信号発生部６０２は、クロック信号ＣＬＫ
＿Ｐと制御信号ＤＯＥとを受けるＮＡＮＤ回路６１２
と、ＮＡＮＤ回路６１２の出力を遅延させる遅延回路６
１４と、遅延回路６１４の出力を受けて反転するインバ
ータ６１６と、インバータ６１６の出力を遅延させる遅
延回路６１８と、遅延回路６１８の出力を受けて反転す
るインバータ６２０と、インバータ６１６，６２０の出
力を受けてクロック信号ＺＣＬＫＦ＿Ｐを出力するＮＡ
ＮＤ回路６２２とを含む。

【０２２５】信号発生部６０２は、さらに、クロック信
号ＣＬＫ＿Ｎと制御信号ＤＯＥとを受けるＮＡＮＤ回路
６３２と、ＮＡＮＤ回路６３２の出力を遅延させる遅延
回路６３４と、遅延回路６３４の出力を受けて反転する
インバータ６３６と、インバータ６３６の出力を遅延さ
せる遅延回路６３８と、遅延回路６３８の出力を受けて
反転するインバータ６４０と、インバータ６３６，６４
０の出力を受けてクロック信号ＺＣＬＫＦ＿Ｎを出力す
るＮＡＮＤ回路６４２とを含む。

【０２２６】信号発生部６０２は、さらに、制御信号Ｎ
ＺＰＣＮＴを受けて反転するインバータ６４４と、ＮＡ
ＮＤ回路６１２の出力と制御信号ＮＺＰＣＮＴとを受け
るＮＯＲ回路６４６と、インバータ６４４の出力とＮＡ
ＮＤ回路６３２の出力とを受けるＮＯＲ回路６４８と、
ＮＯＲ回路６４６，６４８の出力を受けてクロック信号
ＣＬＫＱを出力するＯＲ回路６５０とを含む。

【０２２７】信号発生部６０４は、制御信号ＮＺＰＣＮ
Ｔを受けて反転するインバータ６５２と、クロック信号
ＺＣＬＫＦ＿Ｐと制御信号ＮＺＰＣＮＴとを受けるＮＯ
Ｒ回路６５４と、インバータ６５２の出力とクロック信
号ＺＣＬＫＦ＿Ｎとを受けるＮＯＲ回路６５６と、ＮＯ
Ｒ回路６５４，６５６の出力を受けるＯＲ回路６５８
と、ＯＲ回路６５８の出力を受けて反転するインバータ
６６０とを含む。

【０２２８】信号発生部６０４は、さらに、インバータ
６６０の出力を受けてクロック信号ＺＣＬＫＯ＿Ｆを出
力する直列に接続される２段のインバータ６６２，６６
４と、インバータ６６０の出力を受けてクロック信号Ｃ
ＬＫＯ＿Ｆを出力する直列に接続された３段のインバー
タ６６６，６６８，６７０とを含む。

【０２２９】信号発生部６０６は、クロック信号ＺＣＬ
ＫＦ＿Ｐとクロック信号ＺＣＬＫＦ＿Ｎとが入換えて入
力され、クロック信号ＺＣＬＫＯ＿Ｆ，ＣＬＫＯ＿Ｆの
代わりにそれぞれクロック信号ＺＣＬＫＯ＿Ｓ，ＣＬＫ
Ｏ＿Ｓを出力する点が信号発生部６０４とは異なるが、
内部の回路構成は信号発生部６０４と同様であり説明は
繰返さない。

【０２３０】クロック発生回路１５２Ａが出力するクロ
ック信号のうちプリフェッチされた２ビットのデータの
うち最初に図１４の出力データラッチ１５８Ａでラッチ
され信号ＺＲＤＨ，ＺＲＤＬとして出力されるデータの
タイミングを決めるのがクロック信号ＣＬＫＯ＿Ｆ，Ｚ
ＣＬＫＯ＿Ｆである。また２番目に出力データラッチ１
５８Ａでラッチされ信号ＺＲＤＨ，ＺＲＤＬとして出力
されるデータのタイミングを決めるのがクロック信号Ｃ
ＬＫＯ＿Ｓ，ＺＣＬＫＯ＿Ｓである。

【０２３１】図１６は、図１４におけるセカンドデータ
ラッチ１５６Ａの構成を示した回路図である。

【０２３２】図１６を参照して、セカンドデータラッチ
１５６Ａは、クロック信号ＣＬＫＱおよび制御信号ＤＯ
Ｅに応じてデータをラッチするための信号ＴＲＶ，ＺＴ
ＲＶを出力する信号発生部６８２と、信号発生部６８２
の出力に応じて読出データバスＲＤ１によって伝達され
たデータ信号をラッチするデータ保持回路６８４と、信
号発生部６８２の出力に応じて読出データバスＺＲＤ１
によって伝達されたデータ信号をラッチするデータ保持
回路６８６とを含む。

【０２３３】信号発生部６８２は、制御信号ＤＯＥを受
けて反転し信号ＲＥＳを出力するインバータ６９２と、
信号ＲＥＳを受けて反転し信号ＺＲＥＳを出力するイン
バータ６９４と、信号ＺＲＥＳを受けて反転するインバ
ータ６９６と、インバータ６９６の出力とクロック信号
ＣＬＫＱとを受けて信号ＺＴＲＶを出力するＮＯＲ回路
６９８と、信号ＺＴＲＶを受けて反転し信号ＴＲＶを出
力するインバータ７００とを含む。

【０２３４】データ保持回路６８４は、入力が読出デー
タバスＲＤ１に接続され出力がノードＮ１０に接続され
信号ＴＲＶがＨレベルのときに活性化されるクロックド
インバータ７０２と、ノードＮ１０に入力が接続される
インバータ７０４と、信号ＺＴＲＶがＨレベルのときに
活性化されてインバータ７０４の出力を受けて反転しノ
ードＮ１０に出力するクロックドインバータ７０６と、
ノードＮ１０に入力が接続され読出データバスＲＤ１Ｄ
に出力が接続されるインバータ７０８とを含む。

【０２３５】データ保持回路６８６は、データ保持回路
６８４の構成において読出データバスＲＤ１に代えて読
出データバスＺＲＤ１が接続され、読出データバスＲＤ
１Ｄに代えて読出データバスＺＲＤ１Ｄが接続される点
がデータ保持回路６８４と異なるが、内部の回路構成は
データ保持回路６８４と同様であるのでその説明は繰返
さない。

【０２３６】実施の形態１の場合とは異なりプリフェッ
チされたデータは図１４の出力データラッチ１５８Ａま
で独立に送られるので、セカンドデータラッチ１５６Ａ
は、図９で説明した実施の形態１のセカンドデータラッ
チ１５６に比べて簡略な回路で済む。セカンドデータラ
ッチ１５６Ａは、単に２番目に出力されるデータを受け
て保持するだけでよいからである。

【０２３７】図１７は、図１４における出力データラッ
チ１５８Ａの構成を示した回路図である。

【０２３８】図１７を参照して、出力データラッチ１５
８Ａは、信号ＨＯＬＤ，ＺＨＯＬＤを発生する信号発生
部７１２と、読出データバスＲＤ０，ＲＤ１Ｄによって
伝達されるデータをラッチして信号ＺＲＤＨを出力する
データ保持回路７１４と、読出データバスＺＲＤ０，Ｚ
ＲＤ１Ｄによって伝達されるデータをラッチして信号Ｚ
ＲＤＬを出力するデータ保持回路７１６とを含む。

【０２３９】信号発生部７１２は、信号ＺＲＤＨ，ＺＲ
ＤＬを受けるＮＯＲ回路７２２と、ＮＯＲ回路７２２の
出力を受けて反転するインバータ７２４と、制御信号Ｄ
ＯＥとインバータ７２４の出力とを受けて信号ＲＥＳを
出力するＮＡＮＤ回路７２６とを含む。

【０２４０】信号発生部７１２は、さらに、クロック信
号ＣＬＫＯ＿Ｆ，ＣＬＫＯ＿Ｓを受けて信号ＨＯＬＤを
出力するＮＯＲ回路７２８と、信号ＨＯＬＤを受けて反
転し信号ＺＨＯＬＤを出力するインバータ７３０とを含
む。

【０２４１】データ保持回路７１４は、対応する読出デ
ータバスからデータを取込むためのパスゲート回路とし
て働くクロックドインバータ７３１，７４１と、取込ま
れたデータを保持するデータ保持部７４９とを含む。

【０２４２】クロックドインバータ７３１は、ソースが
電源ノードに接続されゲートが読出データバスＲＤ０に
接続されるＰチャネルＭＯＳトランジスタ７３２と、Ｐ
チャネルＭＯＳトランジスタ７３２のドレインとノード
Ｎ１１との間に接続されゲートにクロック信号ＺＣＬＫ
Ｏ＿Ｆを受けるＰチャネルＭＯＳトランジスタ７３４
と、接地ノードにソースが接続されゲートにクロック信
号ＣＬＫＯ＿Ｆを受けるＮチャネルＭＯＳトランジスタ
７３８と、ノードＮ１１とＮチャネルＭＯＳトランジス
タ７３８のドレインとの間に接続されゲートが読出デー
タバスＲＤ０に接続されるＮチャネルＭＯＳトランジス
タ７３６とを含む。

【０２４３】クロックドインバータ７４１は、ソースが
電源ノードに接続されゲートが読出データバスＲＤ１Ｄ
に接続されるＰチャネルＭＯＳトランジスタ７４２と、
ＰチャネルＭＯＳトランジスタ７４２のドレインとノー
ドＮ１１との間に接続されゲートにクロック信号ＺＣＬ
ＫＯ＿Ｓを受けるＰチャネルＭＯＳトランジスタ７４４
と、接地ノードにソースが接続されゲートにクロック信
号ＣＬＫＯ＿Ｓを受けるＮチャネルＭＯＳトランジスタ
７４８と、ノードＮ１１とＮチャネルＭＯＳトランジス
タ７４８のドレインとの間に接続されゲートが読出デー
タバスＲＤ１Ｄに接続されるＮチャネルＭＯＳトランジ
スタ７４６とを含む。

【０２４４】データ保持部７４９は、ノードＮ１１に一
方の入力が接続され他方の入力に信号ＲＥＳを受けるＮ
ＯＲ回路７５０と、信号ＨＯＬＤがＨレベルのときに活
性化されＮＯＲ回路７５０の出力を受けて反転しノード
Ｎ１１に出力するクロックドインバータ７５２とを含
む。ノードＮ１１からは信号ＺＲＤＨが出力される。

【０２４５】データ保持回路７１６は、読出データバス
ＲＤ０，ＲＤ１Ｄに代えてそれぞれ読出データバスＺＲ
Ｄ０，ＺＲＤ１Ｄが接続され、信号ＺＲＤＨに代えて信
号ＺＲＤＬが出力される点がデータ保持回路７１４と異
なるが、内部の回路構成はデータ保持回路７１４と同様
であるのでその説明は繰返さない。

【０２４６】つまり、出力データラッチ１５８Ａには実
施の形態１の場合とは異なってプリフェッチされたデー
タが独立に送られてくるので、独立に送られた２ビット
を個別に受けるようなクロックドインバータ７３１，７
４１が配置されている。クロックドインバータ７３１は
クロック信号ＣＬＫＯ＿Ｆ，ＺＣＬＫＯ＿Ｆに応じてデ
ータを取込む。またクロックドインバータ７４１はクロ
ック信号ＣＬＫＯ＿Ｓ，ＺＣＬＫＯ＿Ｓに応じてデータ
を取込む。

【０２４７】図１８は、実施の形態２の半導体記憶装置
の動作を説明するための動作波形図である。

【０２４８】図１４、図１８を参照して、ＣＡＳレイテ
ンシＣＬ＝２．５、かつ、バースト長ＢＬ＝４の場合を
想定して説明を行なう。

【０２４９】時刻ｔ０〜ｔ１に示されるようにＣＡＳレ
イテンシが２．５の場合には、外部クロック信号ＥＸＴ
ＣＬＫの立上りエッジに対応するクロック信号ＣＬＫＯ
＿Ｓが発生される。また時刻ｔ１〜ｔ２に示されるよう
に外部クロック信号ＥＸＴＣＬＫの立下りエッジに対応
するクロック信号ＣＬＫＯ＿Ｆが発生される。

【０２５０】時刻ｔ３〜ｔ４において示されるように、
図１４の増幅回路１５４で増幅されたデータは、順序付
けが行なわれ、最初に出力されるべきデータＤｎ０は直
接データバスＲＤ０，ＺＲＤ０に出力され出力データラ
ッチ１５８Ａに送られる。

【０２５１】そして、クロック信号ＣＬＫＯ＿Ｆ，ＺＣ
ＬＫＯ＿Ｆに応じて出力データラッチ１５８Ａでラッチ
されるとともに出力ドライバ３０へ送られる。このとき
には、実施の形態１の場合と同様、増幅回路１５４の活
性期間内に出力データラッチ１５８Ａがデータをラッチ
しなければならない。したがってクロック信号ＣＬＫＱ
の立下がりエッジよりもクロック信号ＣＬＫＯ＿Ｆの立
下がりエッジが前になければならない。

【０２５２】一方、２番目に出力されるデータＤｎ１
は、時刻ｔ３〜ｔ４においてセカンドデータラッチ１５
６Ａでラッチされるとともに、読出データバスＲＤ１
Ｄ，ＺＲＤ１Ｄを介して出力データラッチ１５８Ａに伝
達される。実施の形態１の場合とは異なり、データＤｎ
１は、基本的にクロック信号ＣＬＫＱの立上がりエッジ
から適当なゲート段数分の遅延時間後に出力データラッ
チ１５８Ａに到達する。そして、時刻ｔ４〜ｔ５におけ
るクロック信号ＣＬＫＯ＿Ｓの活性化に応じて出力デー
タラッチ１５８Ａにラッチされ、出力ドライバ３０へと
送られる。

【０２５３】以上説明したように、実施の形態２におい
ては、２ビットプリフェッチされた出力データのパラレ
ル／シリアル変換をデータバスからデータ出力回路の増
幅部に伝達する際にアドレスビットＣＡ０の情報を反映
させて実行するとともに、順序付けされ増幅されたデー
タを独立して出力データラッチ１５８Ａに送る。したが
って実施の形態１と同様なメリットを享受できるととも
に、高周波時の動作マージンをより高め、かつデータ出
力タイミングを決める回路が外部クロック信号ＥＸＴＣ
ＬＫの動作周波数以下で動作するのでホットキャリアに
関係する信頼性を一層高めることができる。

【０２５４】［実施の形態３］実施の形態２において用
いる図１７に示した出力データラッチ１５８Ａの構成に
おいて、ＮチャネルＭＯＳトランジスタ７４６，７４８
は直列に接続されている。トランジスタ７４６のゲート
には、読出データバスＲＤ１Ｄが接続されており、トラ
ンジスタ７４８のゲートはクロック信号ＣＬＫＯ＿Ｓを
受けている。ＮチャネルＭＯＳトランジスタのホットキ
ャリアに対する信頼性を考えると、トランジスタ７４６
が先に導通してからトランジスタ７４８が導通するよう
な接続にしておくことが好ましい。いわゆるＮＯＥＭＩ
（Normally-On Enhancement MOSFET Insertion）構成で
ある。

【０２５５】しかし、図１７に示した構成では、クロッ
ク信号ＣＬＫＯ＿ＦがＬレベルからＨレベルに立上がり
読出データバスＲＤ０によって伝達されたデータをノー
ドＮ１１に伝達するときに、読出データバスＲＤ１Ｄが
ＬレベルかＨレベルかによってゲート−ドレイン間容量
等のトランジスタ７４８の容量がノードＮ１１の寄生容
量となる場合とならない場合とがある。ノードＮ１１の
全寄生容量に対するトランジスタ７４８の容量の比率が
高い場合にはデータ伝搬時間に明らかな影響が出てしま
う可能性がある。

【０２５６】同期式設計においてクロックの伝搬遅延時
間の差，配線容量などの理由により発生するタイミング
ずれをクロックスキュー（clock skew）という。ノード
Ｎ１１の寄生容量にデータ依存性が生じる結果、外部に
データを出力するタイミングが出力端子間でばらつきタ
イミングが異なるというスキュー（skew）が生ずる。こ
のスキューは特に高周波動作時には大きな問題である。

【０２５７】実施の形態３では、このような問題を解決
するため、実施の形態２においてセカンドデータラッチ
１５６Ａに工夫を加えたものを使用する。

【０２５８】図１９は、実施の形態３で用いるセカンド
データラッチ１５６Ｂの構成を示した回路図である。

【０２５９】図１９を参照して、セカンドデータラッチ
１５６Ｂは、信号発生部７６２とデータ保持回路７６
４，７６６とを含む。

【０２６０】信号発生部７６２は、制御信号ＤＯＥを受
けて反転し信号ＲＥＳを出力するインバータ７７２と、
信号ＲＥＳを受けて反転し信号ＺＲＥＳを出力するイン
バータ７７４と、信号ＺＲＥＳを受けて反転するインバ
ータ７７６と、インバータ７７６の出力とクロック信号
ＣＬＫＱとを受けて信号ＺＴＲＶを出力するＮＯＲ回路
７７８と、信号ＺＴＲＶを受けて反転し信号ＴＲＶを出
力するインバータ７８０とを含む。

【０２６１】データ保持回路７６４は、読出データバス
ＲＤ１に入力が接続され出力がノードＮ１２に接続され
信号ＴＲＶがＨレベルのときに活性化されるクロックド
インバータ７８２と、ノードＮ１２に入力が接続される
インバータ７８４，７８８と、信号ＺＴＲＶがＨレベル
のときに活性化されてインバータ７８４の出力を受けて
反転しノードＮ１２に出力するクロックドインバータ７
８６と、信号ＺＴＲＶとインバータ７８８の出力とを受
けるＮＡＮＤ回路７９０と、ＮＡＮＤ回路７９０の出力
を受けて反転し読出データバスＲＤ１Ｄに信号を出力す
るインバータ７９２とを含む。

【０２６２】データ保持回路７６６は、読出データバス
ＲＤ１に代えて読出データバスＺＲＤ１が接続され、読
出データバスＲＤ１Ｄに代えて読出データバスＺＲＤ１
Ｄにデータを出力する点がデータ保持回路７６４と異な
るが、内部の回路構成はデータ保持回路７６４と同様で
あるのでその説明は繰返さない。

【０２６３】図２０は、図１９に示したセカンドデータ
ラッチ１５６Ｂのデータ出力タイミングを説明するため
の動作波形図である。

【０２６４】図１９、図２０を参照して、実施の形態２
の場合とは異なり、読出データバスＲＤ１Ｄ，ＺＲＤ１
Ｄにセカンドデータラッチ１５６Ｂからデータが出力さ
れるのは、時刻ｔ４におけるクロック信号ＣＬＫＱの立
下がりエッジよりも後である。

【０２６５】つまりＮＡＮＤ回路７９０によってクロッ
ク信号ＣＬＫＱがＨレベルの期間は強制的に読出データ
バスＲＤ１ＤがＬレベルに設定される。クロック信号Ｃ
ＬＫＱがＨレベルの場合には、信号ＴＲＶもＨレベルで
あるが、この期間は図１４の増幅回路１５４が活性化さ
れている期間に相当する。最初に出力されるデータがこ
の期間にクロック信号ＣＬＫＯ＿Ｆ，ＺＣＬＫＯ＿Ｆに
より出力データラッチ１５８Ａの内部に取込まれてラッ
チされる。

【０２６６】この期間において読出データバスＲＤ１
Ｄ，ＺＲＤ１Ｄを強制的にＬレベルに設定することによ
り、図１７のトランジスタ７４６が非導通状態となりト
ランジスタ７４８はノードＮ１１から分離されることに
なる。したがって、トランジスタ７４８の容量がノード
Ｎ１１の寄生容量の一部となることはない。

【０２６７】このように読出データバスＲＤ１Ｄ，ＺＲ
Ｄ１Ｄにセカンドデータラッチ１５６Ｂからデータを送
り出すタイミングを遅らせることにより信号ＺＲＤＨ，
ＺＲＤＬに発生するスキューが小さくなる。

【０２６８】以上説明したように、実施の形態３の半導
体記憶装置では、最初に出力されるデータの有効期間中
セカンドデータラッチ回路１５６Ｂの出力が強制的に固
定されることにより、ノードＮ１１の寄生容量のデータ
パターン依存性をなくすことができ、これにより外部に
出力されるデータのスキューを小さくすることができ
る。

【０２６９】［実施の形態４］実施の形態１〜実施の形
態３で用いられる図８に示した増幅回路１５４ではクロ
ック信号ＣＫがＬレベルで、かつ、クロック信号ＣＫＤ
がＨレベルの期間に読出データバスＲＤ０，ＺＲＤ０，
ＲＤ１，ＺＲＤ１の初期化が初期化回路４１８によって
行なわれる。この期間は遅延回路３６６の遅延時間相当
分である。この間、読出データバスＲＤ０，ＺＲＤ０お
よびＲＤ１，ＺＲＤ１は接地電位にイコライズされる。

【０２７０】制御信号ＯＥＧがＨレベルである限り、ク
ロック信号ＣＫＤがＬレベルとなってから次に信号ＺＲ
ＤＡＩ＿ＥまたはＺＲＤＡＩ＿ＯがＨレベルに活性化さ
れるまでは、読出データバスＲＤ０，ＺＲＤ０などはフ
ローティング状態である。

【０２７１】プリフェッチされた２ビットのデータが互
いに逆極性である場合、後半に出力されるデータが信号
ＺＲＤＨ，ＺＲＤＬとして出力されると出力データラッ
チ内のクロックドインバータで発生するカップリングノ
イズが読出データバスＲＤ０，ＺＲＤ０などに影響を与
えてしまう。

【０２７２】再び図１７を参照して、より具体的に説明
を行なう。信号ＺＲＤＨを出力するデータ保持回路７１
４において、読出データバスＲＤ０がＬレベルで、かつ
読出データバスＲＤ１ＤがＨレベルであったとする。

【０２７３】まず、クロック信号ＣＬＫＯ＿ＦがＨレベ
ルに活性化されることにより読出データバスＲＤ０のデ
ータがノードＮ１１に取込まれ信号ＺＲＤＨがＨレベル
に変化する。

【０２７４】続いて、クロック信号ＣＬＫＯ＿ＳがＨレ
ベルに活性化されることにより、読出データバスＲＤ１
によって伝達されたデータは読出データバスＲＤ１Ｄに
出力され、このデータが取込まれて信号ＺＲＤＨがＬレ
ベルに変化する。このときクロック信号ＣＫＤがＬレベ
ルであれば読出データバスＲＤ０はフローティング状態
でＬレベルとなっている。信号ＺＲＤＨが変化すること
により、ＮチャネルＭＯＳトランジスタ７３６のゲート
−ドレイン間寄生容量Ｃｇｄを介して信号ＺＲＤＨがＨ
レベルからＬレベルへの変化が読出データバスＲＤ０に
ノイズとして伝わってしまう。

【０２７５】このノイズレベルは、読出データバスＲＤ
０の寄生容量とトランジスタ７３６の寄生容量Ｃｇｄの
比と、信号ＺＲＤＨの振幅とで決まる。このノイズレベ
ルが読出データバスＲＤ０とＺＲＤ０とのイコライズ不
足量となる。たとえば、図８の増幅回路１５４では、読
出データバスＲＤ０が接地電位よりも低いレベルになっ
てしまう。読出データバスＲＤ０の次のデータがＨレベ
ルの場合つまり、読出データバスＲＤ０の方が読出デー
タバスＺＲＤ０より高いレベルの場合に、データバス上
の小振幅データを取込む際の読出マージンを削ることに
なってしまう。

【０２７６】同様に、信号ＺＲＤＬ側に着目すると読出
データバスＲＤ０がＨレベルで、かつ、読出データバス
ＲＤ１がＬレベルの場合に読出データバスＺＲＤ０が接
地電位より低いレベルになってしまうイコライズ不足が
発生する可能性がある。

【０２７７】このような問題点を解決するため実施の形
態４においては出力データラッチ回路に少し工夫を加え
ている。

【０２７８】図２１は、実施の形態４の出力データラッ
チ１５８Ｃの構成を示した回路図である。

【０２７９】図２１を参照して、出力データラッチ１５
８Ｃは図１７で説明した出力データラッチ１５８の構成
に加えて信号ＺＲＤＨを出力するノードと読出データバ
スＺＲＤ０との間に接続されるキャパシタ８０２と信号
ＺＲＤＬを出力するノードと読出データバスＲＤ０との
間に接続されるキャパシタ８０４とを含む。他の部分の
出力データラッチ１５８Ｃの構成は、図１７に示した出
力データラッチ１５８Ａの構成と同様であるので説明は
繰返さない。

【０２８０】付加されたキャパシタ８０２，８０４の働
きを説明する。図２１のデータ保持回路７１４側に着目
し、読出データバスＲＤ０がＬレベルで、かつ、読出デ
ータバスＲＤ１ＤがＨレベルであるとする。

【０２８１】先に説明したように、読出データバスＲＤ
０に重畳するノイズは、クロック信号ＣＬＫＯ＿ＳがＨ
レベルの際に信号ＺＲＤＨがＨレベルからＬレベルに遷
移することで生じる。このとき、信号ＺＲＤＬはＬレベ
ルからＨレベルへと信号ＺＲＤＨとは逆方向に遷移す
る。したがって適当な容量値のキャパシタを信号ＺＲＤ
Ｌを出力するノードと読出データバスＲＤ０との間に設
けておけばノイズをキャンセルすることができる。

【０２８２】同様に考えて、信号ＺＲＤＨを出力するノ
ードと読出データバスＺＲＤ０との間に接続されたキャ
パシタ８０２もノイズキャンセラとして作用する。

【０２８３】以上のように、実施の形態１〜実施の形態
３で説明した構成に加えて、出力データラッチ回路部分
にノイズキャンセラとなるキャパシタを配置すること
で、２番目のデータを出力するときに発生し得る読出デ
ータバスＲＤ０，ＺＲＤ０のイコライズ不足や読出デー
タバスＲＤ１，ＺＲＤ１のイコライズ不足を回避でき
る。そして次の小振幅のデータを読込むマージンを損な
うことなくデータ出力回路が動作することが可能とな
る。

【０２８４】［実施の形態５］実施の形態１〜実施の形
態４では、ＤＬＬ回路からのクロック信号ＣＬＫ＿Ｐ、
ＣＬＫ＿Ｎはたとえば図２で示されるようにツリー状の
配線で伝達される。このようにすることで、クロック信
号ＣＬＫ＿Ｐ，ＣＬＫ＿Ｎが各出力回路に到達するタイ
ミングを揃えやすくなり、外部に出力されるデータ間の
スキューを抑えることができる。

【０２８５】図２２は、制御信号ＲＤＥＴＧ，ＥＺＯＲ
Ｇを伝達するための配線の第１の例を示した図である。

【０２８６】図２２に示される様に、データバスと図８
の増幅部３５４，３５６とを接続するタイミングを決め
る信号ＲＤＥＴＧもツリー状の配線で伝達されることが
普通である。

【０２８７】パラレル／シリアル変換に必要なアドレス
情報を含む制御信号ＥＺＯＲＧも重要な信号ではある
が、たとえば従来例のようにパラレル／シリアル変換を
増幅動作の後に実行する場合には制御信号ＥＺＯＲＧは
最悪クロック信号ＣＬＫＱの活性化に間に合えばよいの
で、タイミング上の制約が厳しくない。よって図２２の
配線Ｌ１００に示すようにＥＺＯＲＧ発生回路８０８か
ら出力回路帯を１方向に通過するように配線しても構わ
ない。

【０２８８】しかしながら実施の形態１〜実施の形態４
のようにパラレル／シリアル変換がデータバスによって
伝達されたデータを増幅する部分の手前で実施される場
合には、各データ出力回路において制御信号ＥＺＯＲＧ
が確定するタイミングは信号ＲＤＥＴＧより早いことが
望ましい。

【０２８９】したがって図２２に示したような配線によ
る伝達では、信号ＥＺＯＲＧの確定タイミングがデータ
出力回路１５０Ｄの配置によってばらつきやすく、特に
高周波時に信号ＲＤＥＴＧと信号ＥＺＯＲＧとのタイミ
ングを合わせることが難しくなる。

【０２９０】図２３は、実施の形態５における半導体記
憶装置の制御信号を伝達する配線を説明するための図で
ある。

【０２９１】図２３に示されるように、実施の形態５で
は制御信号ＲＤＥＴＧを伝達する信号線と制御信号ＥＺ
ＯＲＧを伝達する信号線とを両方ともツリー状の配線と
する。好ましくは、ＲＤＥＴＧ発生回路８０６とＥＺＯ
ＲＧ発生回路８０８とが１つの領域４２Ｄ内に近接して
配置され、信号ＲＤＥＴＧと信号ＥＺＯＲＧを伝達する
配線は同じツリー構造とすることが望ましい。

【０２９２】具体的には、ＲＤＥＴＧ発生回路８０６か
らまず配線Ｌ１によって伝達された信号ＲＤＥＴＧは等
しい長さの配線Ｌ２，Ｌ３によって２つのデータ出力回
路グループに向けて伝達される。配線Ｌ２の先端部分に
伝達された信号ＲＤＥＴＧは等しい長さの配線Ｌ４，Ｌ
５によって対応するデータ出力回路１５０Ｄに伝達され
る。

【０２９３】同様に配線Ｌ３の先端部分に伝達された信
号ＲＤＥＴＧは等しい長さの配線Ｌ６，Ｌ７によって対
応するデータ出力回路１５０Ｄに伝達される。

【０２９４】このツリー構造に対応して信号ＥＺＯＲＧ
もＥＺＯＲＧ発生回路８０８から各データ出力回路１５
０Ｄに伝達される。具体的には配線Ｌ１１によって伝達
された信号は等しい長さの配線Ｌ１２，Ｌ１３によって
さらに伝達される。配線Ｌ１２の先端部分からさらに等
しい長さの配線Ｌ１４，Ｌ１５によって対応するデータ
出力回路１５０Ｄに信号ＥＺＯＲＧが伝達される。

【０２９５】同様に配線Ｌ１３の先端部分から等しい長
さの配線Ｌ１６，Ｌ１７によって対応するデータ出力回
路１５０Ｄに信号ＥＺＯＲＧが伝達される。

【０２９６】なお、図示していないが、ツリー配線の分
岐点に図２に示したリピータ１２０と同様なリピータを
挿入してもよい。

【０２９７】特に、ＲＤＥＴＧ発生回路８０６とＥＺＯ
ＲＧ発生回路８０８とをほぼ同じ場所に配置し、配線Ｌ
１〜Ｌ７を配線Ｌ１１〜Ｌ１７と実質的にそれぞれ等し
い長さとすることにより、制御信号ＲＤＥＴＧ，ＥＺＯ
ＲＧの位相関係を保ったままデータ出力回路１５０Ｄに
伝達することが可能となる。

【０２９８】以上説明したように、実施の形態１〜実施
の形態４の構成で信号ＥＺＯＲＧを伝達する信号線をツ
リー配線化することで、データバスとデータの増幅を行
なう部分とを接続する際に行なわれるパラレル／シリア
ル変換動作のマージンを確保しやすくなる。

【０２９９】［実施の形態６］実施の形態１〜実施の形
態４は、主に、ＤＤＲ−Ｉなどの２ビットプリフェッチ
構成におけるデータ出力回路での遅延を抑制することを
目的としていた。これらの考え方は、２ビットよりも多
くのデータをメモリアレイからプリフェッチしてくる構
成、たとえば４ビットプリフェッチ構成にもほぼそのま
ま適用できる。

【０３００】図２４は、実施の形態６の半導体記憶装置
のデータ出力に関する構成を説明するためのブロック図
である。

【０３０１】図２４を参照して、ＤＬＬ回路１００にお
いてクロック信号ＣＬＫ＿ＰＦ，ＣＬＫ＿ＮＦが発生さ
れ、リピータ１２０に入力され、リピータ１２０からは
データ出力回路１５０Ｅにクロック信号ＣＬＫ＿Ｐ，Ｃ
ＬＫ＿Ｎがツリー構造の配線によって供給されるのは図
２で説明した場合と同様である。

【０３０２】実施の形態６では、データバスＤＢには、
ＤＢ０＜１５：０＞〜ＤＢ３＜１５：０＞とデータバス
ＺＤＢ０＜１５：０＞〜ＺＤＢ３＜１５：０＞が含まれ
る。そしてデータ出力回路１５０Ｅには、対応する４ビ
ットのデータが同時に伝達されてくる。たとえば信号Ｄ
Ｑ０を出力するデータ出力回路１５０Ｅにはデータバス
のうちデータバスＤＢ０＜０＞〜ＤＢ３＜０＞，ＺＤＢ
０＜０＞〜ＺＤＢ３＜０＞が接続される。また信号ＤＱ
１５を出力するデータ出力回路１５０Ｅには、データバ
スＤＢ０＜１５＞〜ＤＢ３＜１５＞，ＺＤＢ０＜１５＞
〜ＺＤＢ３＜１５＞が接続される。

【０３０３】図２５は、図２４におけるデータ出力回路
１５０Ｅの構成を示したブロック図である。

【０３０４】図２５を参照して、データ出力回路１５０
Ｅは、クロック発生回路１５２Ｅと、増幅回路１５４Ｅ
と、３ビットデータラッチ１５６Ｅと、出力データラッ
チ１５８Ｅと、出力ドライバ３０とを含む。

【０３０５】クロック発生回路１５２Ｅは、クロック信
号ＣＬＫ＿Ｐ，ＣＬＫ＿Ｎと制御信号ＤＴＥとに応じて
クロック信号ＣＬＫＱ，ＣＬＫＯ＿Ｐ＜１：０＞，ＺＣ
ＬＫＯ＿Ｐ＜１：０＞，ＣＬＫＯ＿Ｎ＜１：０＞，ＺＣ
ＬＫＯ＿Ｎ＜１：０＞を出力する。

【０３０６】制御信号ＤＴＥはプリフェッチされた４ビ
ットのデータが出力される２クロックサイクル期間の前
半と後半とをデータ出力回路１５０Ｅに通知するための
信号である。

【０３０７】増幅回路１５４Ｅは、制御信号ＲＤＥＴ
Ｇ，ＯＥＧに加えて制御信号ＥＺＯＲＧ＜１：０＞に応
じてデータバスＤＢ０〜ＤＢ３，ＺＤＢ０〜ＺＤＢ３に
よって伝達されたデータを増幅して読出データバスＲＤ
０〜ＲＤ３，ＺＲＤ０〜ＺＲＤ３に出力する。４ビット
プリフェッチ構成では、２ビットのアドレス情報が必要
であり、それらはコマンドＲＥＡＤとともにチップに与
えられたコラムアドレスのアドレスビットＣＡ１，ＣＡ
０をスタートアドレスとして順次アドレスをインクリメ
ントして対応するデータが出力される。増幅回路１５４
Ｅに与えられる制御信号ＥＺＯＲＧ＜１：０＞に外部か
ら与えられるスタートアドレスのアドレスビットＣＡ
１，ＣＡ０の情報が反映されている。

【０３０８】スタートアドレスのアドレスビットＣＡ
１，ＣＡ０と制御信号ＥＺＯＲＧ＜１：０＞との関係は
次のとおりである。

【０３０９】ＣＡ１＝０ならばＥＺＯＲＧ＜１＞＝
“Ｈ”に設定され、ＣＡ１＝１ならばＥＺＯＲＧ＜１＞
＝“Ｌ”に設定される。

【０３１０】ＣＡ０＝０ならばＥＺＯＲＧ＜０＞＝
“Ｈ”に設定され、ＣＡ０＝１ならばＥＺＯＲＧ＜０＞
＝“Ｌ”に設定される。

【０３１１】増幅回路１５４Ｅにおいて制御信号ＥＺＯ
ＲＧ＜１：０＞によってデータバス４対の読出データバ
スとの対応関係が決まる。つまり、データバス上の小振
幅データを増幅回路１５４Ｅ内の増幅部に読込む時点で
パラレル／シリアル変換が完了している。

【０３１２】なお、メモリアレイからデータバスＤＢに
読出されるデータと、メモリアレイにおけるコラムアド
レスには後に図３２においても説明するが、以下の関係
があるものとする。

【０３１３】ＣＡ１＝０，ＣＡ０＝０に対応するデータ
Ｄ００は、データバスＤＢ０，ＺＤＢ０に読出される。

【０３１４】ＣＡ１＝０，ＣＡ１＝１に対応するデータ
Ｄ０１は、データバスＤＢ１，ＺＤＢ１に読出される。

【０３１５】ＣＡ１＝１，ＣＡ０＝０に対応するデータ
Ｄ１０は、データバスＤＢ２，ＺＤＢ２に読出される。

【０３１６】ＣＡ１＝１，ＣＡ０＝１に対応するデータ
Ｄ１１は、データバスＤＢ３，ＺＤＢ３に読出される。

【０３１７】増幅回路１５４Ｅには、それぞれ１〜４番
目に外部に読出されるデータに対応する後に説明する４
つの増幅回路が含まれている。

【０３１８】増幅回路１５４Ｅが活性化されると、４ビ
ットのデータのうち１番目に出力されるべきデータは、
読出データバスＲＤ０，ＺＲＤ０に出力され出力データ
ラッチ１５８Ｅに伝達される。一方、残りの３ビットの
データは読出データバスＲＤ１〜ＲＤ３，ＺＲＤ１〜Ｚ
ＲＤ３によって３ビットデータラッチ１５６Ｅに伝達さ
れ３ビットデータラッチ１５６Ｅにおいてラッチされ
る。

【０３１９】図３８で説明した従来の構成を４ビットプ
リフェッチ構成に拡張した場合には、増幅回路において
データの増幅がなされた後にパラレル／シリアル変換回
路においてデータの順序付けがされる。したがって増幅
回路１５４Ｅの出力はいずれも２番目以降の出力順位に
なる可能性がある。よって増幅回路１５４Ｅの出力はラ
ッチで保持しておく必要があり、１番目に出力されるデ
ータも増幅回路から出力最終段までの段数を減らすこと
ができない。

【０３２０】加えて、ラッチしたデータを順序付けする
ためのゲート規模は図４１に示したパラレル／シリアル
変換回路１５５６よりもさらに大規模になることは容易
に想像される。たとえば、４ビットのデータをラッチす
る各ラッチの出力には１〜４番目のそれぞれの読出デー
タバスに接続され得るパスゲートが必要であるし、ある
いは共通読出データバスにデータを出力するならばデー
タ順序に対応したトリガクロックを生成する構成が必要
となる。

【０３２１】対照的に、実施の形態６では、１番目に出
力されるべきデータが増幅回路１５４Ｅから読出データ
バスＲＤ０，ＺＲＤ０を経由して直接出力データラッチ
１５８Ｅに伝達されるので、データ出力回路１５０Ｅの
内部で経由するゲート段数を少なくすることが可能であ
る。したがって読出コマンドを受けてからデータを出力
する実力値であるＴｃａｃをより短くすることができ
る。また、回路規模の増加も少なくてすむ。

【０３２２】出力データラッチ１５８Ｅには、後にその
構成を図３４で説明するが１〜４番目のデータ４ビット
それぞれに対応してクロックドインバータによって構成
されるパスゲートが含まれている。そして各ビットに対
応した出力トリガとなるクロック信号が出力データラッ
チ１５８Ｅに入力されている。データとクロック信号と
の対応関係は次のとおりである。

【０３２３】１番目のデータは読出データバスＲＤ０，
ＺＲＤ０によって出力データラッチ１５８Ｅに伝達さ
れ、これに対応するのはクロック信号ＣＬＫ＿Ｐ＜０
＞，ＺＣＬＫ＿Ｐ＜０＞である。

【０３２４】２番目のデータは読出データバスＲＤＤ
１，ＺＲＤＤ１によって出力データラッチ１５８Ｅに伝
達され、これに対応するのはクロック信号ＣＬＫ＿Ｎ＜
０＞，ＺＣＬＫ＜０＞である。

【０３２５】３番目のデータは読出データバスＲＤＤ
２，ＺＲＤＤ２によって出力データラッチ１５８Ｅに伝
達され、これに対応するのはクロック信号ＣＬＫ＿Ｐ＜
１＞，ＺＣＬＫ＿Ｐ＜１＞である。

【０３２６】４番目のデータは読出データバスＲＤＤ
３，ＺＲＤＤ３によって出力データラッチ１５８Ｅに伝
達され、これに対応するのはクロック信号ＣＬＫ＿Ｎ＜
１＞，ＺＣＬＫ＿Ｎ＜１＞である。

【０３２７】以降図２５によって説明したデータ出力回
路１５０Ｅを構成する個別回路の構成例を示していく。

【０３２８】図２６は、図２５におけるクロック発生回
路１５２Ｅの構成を示した回路図である。

【０３２９】図２６を参照して、クロック発生回路１５
２Ｅは、信号発生部８１２，８１４，８１６，８１８，
８２０を含む。

【０３３０】信号発生部８１２は、クロック信号ＣＬＫ
＿Ｐと制御信号ＤＴＥ，ＤＯＥとを受ける３入力のＮＡ
ＮＤ回路８２２と、ＮＡＮＤ回路８２２の出力を遅延さ
せる遅延回路８２４と、遅延回路８２４の出力を受けて
反転するインバータ８２６と、インバータ８２６の出力
を受けて遅延させる遅延回路８２８と、遅延回路８２８
の出力を受けて反転するインバータ８３０と、インバー
タ８２６，８３０の出力を受けて信号ＺＣＬＫＦ＿Ｐ＜
０＞を出力するＮＡＮＤ回路８３２とを含む。

【０３３１】信号発生部８１２は、さらに、信号ＺＣＬ
ＫＦ＿Ｐ＜０＞を受けて反転するインバータ８３４と、
インバータ８３４の出力を受けて反転するインバータ８
３６と、インバータ８３６の出力を受けてクロック信号
ＺＣＬＫＯ＿Ｐ＜０＞を出力する直列に接続された２段
のインバータ８３８，８４０と、インバータ８３６の出
力を受けてクロック信号ＣＬＫＯ＿Ｐ＜０＞を出力する
直列に接続された３段のインバータ８４２，８４４，８
４６とを含む。

【０３３２】信号発生部８１２は、さらに、ＮＡＮＤ回
路８２２の出力を受けて反転しクロック信号ＣＬＫＱを
出力するインバータ８４８を含む。

【０３３３】信号発生部８１４は、クロック信号ＣＬＫ
＿Ｐと制御信号ＤＴＥ，ＤＯＥとを受ける３入力のゲー
ト回路８５２と、ゲート回路８５２の出力を遅延させる
遅延回路８５４と、遅延回路８５４の出力を受けて反転
するインバータ８５６と、インバータ８５６の出力を受
けて遅延させる遅延回路８５８と、遅延回路８５８の出
力を受けて反転するインバータ８６０と、インバータ８
５６，８６０の出力を受けて信号ＺＣＬＫＦ＿Ｐ＜１＞
を出力するＮＡＮＤ回路８６２とを含む。

【０３３４】信号発生部８１４は、さらに、信号ＺＣＬ
ＫＦ＿Ｐ＜１＞を受けて反転するインバータ８６４と、
インバータ８６４の出力を受けて反転するインバータ８
６６と、インバータ８６６の出力を受けてクロック信号
ＺＣＬＫＯ＿Ｐ＜１＞を出力する直列に接続された２段
のインバータ８６８，８７０と、インバータ８６６の出
力を受けてクロック信号ＣＬＫＯ＿Ｐ＜１＞を出力する
直列に接続された３段のインバータ８７２，８７４，８
７６とを含む。

【０３３５】ゲート回路８５２は、クロック信号ＣＬＫ
＿Ｐおよび制御信号ＤＯＥがＨレベルで、かつ、制御信
号ＤＴＥがＬレベルである場合に出力がＬレベルとな
り、他の場合は出力はＨレベルとなる。

【０３３６】信号発生部８１６は、クロック信号ＣＬＫ
＿Ｐを受けて反転しクロック信号ＺＣＬＫ＿Ｐを出力す
るインバータ８８２と、クロック信号ＺＣＬＫ＿ＰがＨ
レベルのときに活性化されて制御信号ＤＰＥを受けて反
転するクロックドインバータ８８４と、クロックドイン
バータ８８４の出力を受けて反転するインバータ８８６
と、インバータ８８６の出力を受けて反転しインバータ
８８６の入力に与えるインバータ８８８とを含む。

【０３３７】信号発生部８１６は、さらに、クロック信
号ＣＬＫ＿ＰがＨレベルの時に活性化されてインバータ
８８６の出力を受けて反転するクロックドインバータ８
９０と、クロックドインバータ８９０の出力を受けて反
転し信号ＤＴＥＳを出力するインバータ８９２と、イン
バータ８９２の出力を受けて反転しインバータ８９２の
入力に与えるインバータ８９４とを含む。

【０３３８】信号発生部８１８は、クロック信号ＣＬＫ
＿Ｎと制御信号ＤＴＥＳ，ＤＯＥとを受ける３入力のＮ
ＡＮＤ回路９０２と、ＮＡＮＤ回路９０２の出力を遅延
させる遅延回路９０４と、遅延回路９０４の出力を受け
て反転するインバータ９０６と、インバータ９０６の出
力を受けて遅延させる遅延回路９０８と、遅延回路９０
８の出力を受けて反転するインバータ９１０と、インバ
ータ９０６，９１０の出力を受けて信号ＺＣＬＫＦ＿Ｎ
＜０＞を出力するＮＡＮＤ回路９１２とを含む。

【０３３９】信号発生部８１８は、さらに、信号ＺＣＬ
ＫＦ＿Ｎ＜０＞を受けて反転するインバータ９１４と、
インバータ９１４の出力を受けて反転するインバータ９
１６と、インバータ９１６の出力を受けてクロック信号
ＺＣＬＫＯ＿Ｎ＜０＞を出力する直列に接続された２段
のインバータ９１８，９２０と、インバータ９１６の出
力を受けてクロック信号ＣＬＫＯ＿Ｎ＜０＞を出力する
直列に接続された３段のインバータ９２２，９２４，９
２６とを含む。

【０３４０】信号発生部８２０は、クロック信号ＣＬＫ
＿Ｎと制御信号ＤＴＥＳ，ＤＯＥとを受ける３入力のゲ
ート回路９３２と、ゲート回路９３２の出力を遅延させ
る遅延回路９３４と、遅延回路９３４の出力を受けて反
転するインバータ９３６と、インバータ９３６の出力を
受けて遅延させる遅延回路９３８と、遅延回路９３８の
出力を受けて反転するインバータ９４０と、インバータ
９３６，９４０の出力を受けて信号ＺＣＬＫＦ＿Ｎ＜１
＞を出力するＮＡＮＤ回路９４２とを含む。

【０３４１】信号発生部８２０は、さらに、信号ＺＣＬ
ＫＦ＿Ｎ＜１＞を受けて反転するインバータ９４４と、
インバータ９４４の出力を受けて反転するインバータ９
４６と、インバータ９４６の出力を受けてクロック信号
ＺＣＬＫＯ＿Ｎ＜１＞を出力する直列に接続された２段
のインバータ９４８，９５０と、インバータ９４６の出
力を受けてクロック信号ＣＬＫＯ＿Ｎ＜１＞を出力する
直列に接続された３段のインバータ９５２，９５４，９
５６とを含む。

【０３４２】ゲート回路９３２は、クロック信号ＣＬＫ
＿Ｎおよび制御信号ＤＯＥがＨレベルで、かつ、制御信
号ＤＴＥＳがＬレベルである場合に出力がＬレベルとな
り、他の場合は出力はＨレベルとなる。

【０３４３】図２７は、図２６に示したクロック発生回
路１５２Ｅの動作を説明するための動作波形図である。

【０３４４】図２６、図２７を参照して、信号ＤＴＥ
は、４ビットのデータが出力される２クロックサイクル
の期間のうちの前半と後半とを明示するための信号であ
る。たとえば信号ＤＴＥは、図１の制御回路４２によっ
て発生される。信号ＤＴＥは、増幅回路１５４Ｅの活性
タイミングよりも１クロックサイクル前の時点から適当
な遅延時間Ｔｇ後に発生されて１クロックサイクルの期
間Ｈレベルとなる。また、信号ＤＴＥを信号発生部８１
６によってクロック信号ＣＬＫ＿Ｐに応じてシフトさせ
て信号ＤＴＥＳが発生される。

【０３４５】データが出力される２サイクルの間にはク
ロック信号ＣＬＫ＿Ｐ，ＣＬＫ＿Ｎが各々２回ずつトリ
ガとなる必要がある。信号ＤＴＥがＨレベルで、かつク
ロック信号ＣＬＫ＿ＰがＨレベルになったのをＮＡＮＤ
回路８２２によって検出して時刻ｔ２〜ｔ３においてク
ロック信号ＣＬＫＯ＿Ｐ＜０＞が活性化される。

【０３４６】続いて時刻ｔ３〜ｔ４において、信号ＤＴ
ＥＳがＨレベルで、かつ、クロック信号ＣＬＫ＿ＮがＨ
レベルであることがＮＡＮＤ回路９０２によって検出さ
れてクロック信号ＣＬＫＯ＿Ｎ＜０＞が活性化される。

【０３４７】続いて時刻ｔ４〜ｔ５において、信号ＤＴ
ＥがＬレベルで、かつ、クロック信号ＣＬＫ＿ＰがＨレ
ベルとなったことがゲート回路８５２によって検出され
てクロック信号ＣＬＫＯ＿Ｐ＜１＞が活性化される。

【０３４８】続いて時刻ｔ５〜ｔ６において信号ＤＴＥ
ＳがＬレベルで、かつ、クロック信号ＣＬＫ＿ＮがＨレ
ベルになったことがゲート回路９３２によって検出され
てクロック信号ＣＬＫＯ＿Ｎ＜１＞が活性化される。

【０３４９】このようにしてクロック信号ＣＬＫ＿Ｐ，
ＣＬＫ＿Ｎから出力トリガとなるクロック信号ＣＬＫＯ
＿Ｐ＜１：０＞，ＣＬＫＯ＿Ｎ＜１：０＞が生成され
る。

【０３５０】図２８は、図２５における増幅回路１５４
Ｅの構成を示したブロック図である。

【０３５１】図２８を参照して、増幅回路１５４Ｅは、
クロック信号ＣＫ，ＣＫＤおよび制御信号ＲＤＡＥ，Ｚ
ＲＤＡＥ，ＺＯＥ，ＺＲＤＡＩ＿００，ＺＲＤＡＩ＿０
１、ＺＲＤＡＩ＿１０，ＺＲＤＡＩ＿１１を出力する制
御信号出力回路９６０と、制御信号出力回路９６０の出
力に応じてデータバスＤＢ０〜ＤＢ３，ＺＤＢ０〜ＺＤ
Ｂ３によって伝達されたデータのうちの１つを取込んで
増幅し読出データバスＲＤ０，ＺＲＤ０に出力する増幅
回路９６２．０と、制御信号出力回路９６０の出力に応
じてデータバスＤＢ０〜ＤＢ３，ＺＤＢ０〜ＺＤＢ３に
よって伝達されたデータのうちの１つを取込んで増幅し
読出データバスＲＤ１，ＺＲＤ１に出力する増幅回路９
６２．１と、制御信号出力回路９６０の出力に応じてデ
ータバスＤＢ０〜ＤＢ３，ＺＤＢ０〜ＺＤＢ３によって
伝達されたデータのうちの１つを取込んで増幅し読出デ
ータバスＲＤ２，ＺＲＤ２に出力する増幅回路９６２．
２と、制御信号出力回路９６０の出力に応じてデータバ
スＤＢ０〜ＤＢ３，ＺＤＢ０〜ＺＤＢ３によって伝達さ
れたデータのうちの１つを取込んで増幅し読出データバ
スＲＤ３，ＺＲＤ３に出力する増幅回路９６２．３とを
含む。

【０３５２】図２９は、図２８における制御信号出力回
路９６０の構成を示した回路図である。

【０３５３】図２９を参照して、制御信号出力回路９６
０は、信号発生部９７２，９７４，９７６を含む。信号
発生部９７２は、クロック信号ＣＬＫＱを受けて反転し
クロック信号ＺＣＫを出力するインバータ９７８と、ク
ロック信号ＺＣＫを受けて反転しクロック信号ＣＫを出
力するインバータ９８０と、クロック信号ＣＫを遅延時
間Ｔｄで遅延させる遅延回路９８２と、遅延回路９８２
の出力を受けてクロック信号ＣＫＤを出力する直列に接
続された２段のインバータ９８４，９８６とを含む。

【０３５４】信号発生部９７２は、さらに、制御信号Ｒ
ＤＥＴＧ，ＤＯＥを受けるＮＡＮＤ回路９８８と、ＮＡ
ＮＤ回路９８８の出力を受けて反転し信号ＲＤＥＴＬを
出力するインバータ９９０と、クロック信号ＣＬＫＱと
信号ＯＥとを受けて信号ＺＲＤＡＥを出力するＮＡＮＤ
回路９９２と、信号ＺＲＤＡＥを受けて反転し信号ＲＤ
ＡＥを出力するインバータ９９４とを含む。

【０３５５】信号発生部９７２はさらに、制御信号ＥＺ
ＯＲＧ＜０＞を受けて反転し信号ＺＴＲ＿Ｅ＜０＞を出
力するインバータ９９６と、信号ＺＴＲ＿Ｅ＜０＞を受
けて反転し信号ＺＴＲ＿Ｏ＜０＞を出力するインバータ
９９８と、制御信号ＥＺＯＲＧ＜１＞を受けて反転し信
号ＺＴＲ＿Ｅ＜１＞を出力するインバータ１０００と、
信号ＺＴＲ＿Ｅ＜１＞を受けて反転し信号ＺＴＲ＿Ｏ＜
１＞を出力するインバータ１００２とを含む。

【０３５６】信号発生部９７２は、さらに、制御信号Ｒ
ＤＥＴＬ，ＯＥＧをそれぞれ反転するインバータ１００
４，１００６と、電源ノードとノードＮ２０との間に直
列に接続されゲートにそれぞれインバータ１００４の出
力、クロック信号ＣＫ、インバータ１００４の出力を受
けるＰチャネルＭＯＳトランジスタ１００８，１０１
０，１０１２と、ノードＮ２０と接地ノードとの間に直
列に接続されゲートにそれぞれインバータ１００６の出
力、クロック信号ＺＣＫを受けるＮチャネルＭＯＳトラ
ンジスタ１０１４，１０１６とを含む。

【０３５７】信号発生部９７２は、さらに、一方の入力
がノードＮ２０に接続され他方の入力に信号ＤＯＥを受
けて信号ＺＯＥを出力するＮＡＮＤ回路１０１８と、信
号ＺＯＥを受けて反転しノードＮ２０に与えるインバー
タ１０２０とを含む。ノードＮ２０からは信号ＯＥが出
力される。

【０３５８】信号発生部９７４は、信号ＺＴＲ＿Ｅ＜０
＞，ＺＴＲ＿Ｅ＜１＞を受けて信号ＴＲ００を出力する
ＮＯＲ回路１０２２と、信号ＺＴＲ＿Ｏ＜０＞，ＺＴＲ
＿Ｅ＜１＞を受けて信号ＴＲ０１を出力するＮＯＲ回路
１０２４と、信号ＺＴＲ＿Ｅ＜０＞，ＺＴＲ＿Ｏ＜１＞
を受けて信号ＴＲ１０を出力するＮＯＲ回路１０２６
と、信号ＺＴＲ＿Ｏ＜０＞，ＺＴＲ＿Ｏ＜１＞を受けて
信号ＴＲ１１を出力するＮＯＲ回路１０２８とを含む。

【０３５９】信号ＴＲ００〜ＴＲ１１は、外部から与え
られるコラムアドレスとデータ出力順序に関係が有る信
号である。信号ＴＲ００〜ＴＲ１１については、後に図
３１を用いて説明する。

【０３６０】信号発生部９７６は、信号ＲＤＥＴＬ，Ｔ
Ｒ００，ＯＥを受ける３入力のＮＡＮＤ回路１０３２
と、ＮＡＮＤ回路１０３２の出力とクロック信号ＣＫＤ
とを受けて信号ＺＲＤＡＩ＿００を出力するＮＯＲ回路
１０３４と、信号ＲＤＥＴＬ，ＴＲ０１，ＯＥを受ける
３入力のＮＡＮＤ回路１０３６と、ＮＡＮＤ回路１０３
６の出力とクロック信号ＣＫＤとを受けて信号ＺＲＤＡ
Ｉ＿０１を出力するＮＯＲ回路１０３８とを含む。

【０３６１】信号発生部９７６は、さらに、信号ＲＤＥ
ＴＬ，ＴＲ１０，ＯＥを受ける３入力のＮＡＮＤ回路１
０４２と、ＮＡＮＤ回路１０４２の出力とクロック信号
ＣＫＤとを受けて信号ＺＲＤＡＩ＿１０を出力するＮＯ
Ｒ回路１０４４と、信号ＲＤＥＴＬ，ＴＲ１１，ＯＥを
受ける３入力のＮＡＮＤ回路１０４６と、ＮＡＮＤ回路
１０４６の出力とクロック信号ＣＫＤとを受けて信号Ｚ
ＲＤＡＩ＿１１を出力するＮＯＲ回路１０４８とを含
む。

【０３６２】図３０は、図２８における増幅回路９６
２．０〜９６２．３の共通する構成を示した増幅回路９
６２の回路図である。

【０３６３】図３０を参照して、増幅回路９６２は、選
択部１０５３を含む。選択部１０５３は、入力ノードＣ
Ｇ０〜ＣＧ３に与えられる信号に応じてデータバスＤＢ
０〜ＤＢ３のうちのいずれかをノードＮ２１に接続する
選択回路１０５４と、入力ノードＣＧ０〜ＣＧ３に与え
られる信号に応じてデータバスＤＢ０〜ＤＢ３のうちの
いずれかをノードＮ２２に接続する接続回路１０５６と
を含む。

【０３６４】増幅回路９６２は、さらに、増幅部１０５
７を含む。増幅部１０５７は、ノードＮ２１，Ｎ２２を
信号ＺＲＤＡＥに応じて読出データバスＲＤ，ＺＲＤに
接続する接続回路４１４と、信号ＺＯＥがＨレベルにな
ったときに読出データバスＲＤ，ＺＲＤを接地ノードに
結合するイネーブル回路４１６と、クロック信号ＣＫを
受けて反転するインバータ１０５２と、インバータ１０
５２の出力とクロック信号ＣＫＤとに応じて読出データ
バスＲＤ，ＺＲＤを接地電位に初期化する初期化回路４
１８と、信号ＺＲＤＡＥ，ＲＤＡＥに応じて読出データ
バスＲＤ，ＺＲＤに生じた電位差を増幅するセンスアン
プ４２０とを含む。

【０３６５】接続回路４１４，イネーブル回路４１６，
初期化回路４１８，センスアンプ４２０の構成は、図８
において説明しているので説明は繰返さない。

【０３６６】接続回路１０５４は、データバスＤＢ０と
ノードＮ２１との間に接続されゲートが入力ノードＣＧ
０に接続されるＮチャネルＭＯＳトランジスタ１０６２
と、データバスＤＢ１とノードＮ２１との間に接続され
ゲートが入力ノードＣＧ１に接続されるＮチャネルＭＯ
Ｓトランジスタ１０６４と、データバスＤＢ２とノード
Ｎ２１との間に接続されゲートが入力ノードＣＧ２に接
続されるＮチャネルＭＯＳトランジスタ１０６６と、デ
ータバスＤＢ３とノードＮ２１との間に接続されゲート
が入力ノードＣＧ３に接続されるＮチャネルＭＯＳトラ
ンジスタ１０６８とを含む。

【０３６７】接続回路１０５６は、データバスＺＤＢ０
とノードＮ２２との間に接続されゲートが入力ノードＣ
Ｇ０に接続されるＮチャネルＭＯＳトランジスタ１０７
２と、データバスＺＤＢ１とノードＮ２２との間に接続
されゲートが入力ノードＣＧ１に接続されるＮチャネル
ＭＯＳトランジスタ１０７４と、データバスＺＤＢ２と
ノードＮ２２との間に接続されゲートが入力ノードＣＧ
２に接続されるＮチャネルＭＯＳトランジスタ１０７６
と、データバスＺＤＢ３とノードＮ２２との間に接続さ
れゲートが入力ノードＣＧ３に接続されるＮチャネルＭ
ＯＳトランジスタ１０７８とを含む。

【０３６８】なお、図２８の増幅回路９６２．０は、入
力ノードＣＧ０，ＣＧ１，ＣＧ２，ＣＧ３にそれぞれ信
号ＺＲＤＡＩ＿００，ＺＲＤＡＩ＿０１，ＺＲＤＡＩ＿
１０，ＺＲＤＡＩ＿１１が与えられ、読出データバスＲ
Ｄ，ＺＲＤに対応して読出データバスＲＤ０，ＺＲＤ０
が接続される。

【０３６９】増幅回路９６２．１は、入力ノードＣＧ
０，ＣＧ１，ＣＧ２，ＣＧ３にそれぞれ信号ＺＲＤＡＩ
＿１１，ＺＲＤＡＩ＿００，ＺＲＤＡＩ＿０１，ＺＲＤ
ＡＩ＿１０が与えられ、読出データバスＲＤ，ＺＲＤに
対応して読出データバスＲＤ１，ＺＲＤ１が接続され
る。

【０３７０】増幅回路９６２．２は、入力ノードＣＧ
０，ＣＧ１，ＣＧ２，ＣＧ３にそれぞれ信号ＺＲＤＡＩ
＿１０，ＺＲＤＡＩ＿１１，ＺＲＤＡＩ＿００，ＺＲＤ
ＡＩ＿０１が与えられ、読出データバスＲＤ，ＺＲＤに
対応して読出データバスＲＤ２，ＺＲＤ２が接続され
る。

【０３７１】増幅回路９６２．３は、入力ノードＣＧ
０，ＣＧ１，ＣＧ２，ＣＧ３にそれぞれ信号ＺＲＤＡＩ
＿０１，ＺＲＤＡＩ＿１０，ＺＲＤＡＩ＿１１，ＺＲＤ
ＡＩ＿００が与えられ、読出データバスＲＤ，ＺＲＤに
対応して読出データバスＲＤ３，ＺＲＤ３が接続され
る。

【０３７２】図２８〜図３０は、いわゆるシーケンシャ
ルモードでの動作を前提としたパラレル／シリアル変換
を行なう構成となっている。シーケンシャルモードで
は、アドレスビットＣＡ１，ＣＡ０の組合せである外部
から与えられるスタートアドレスに応じて出力されるデ
ータの順序が決まっている。

【０３７３】図３１は、出力されるデータ順序とアドレ
スビットＣＡ１，ＣＡ０との関係を示した図である。

【０３７４】図３１を参照して、スタートアドレスのア
ドレスビット（ＣＡ１，ＣＡ０）＝（０，０）であると
きには、出力されるデータ順序は、Ｄ００→Ｄ０１→Ｄ
１０→Ｄ１１の順である。

【０３７５】アドレスビット（ＣＡ１，ＣＡ０）＝
（０，１）であるときには、出力されるデータ順序は、
Ｄ０１→Ｄ１０→Ｄ１１→Ｄ００の順である。

【０３７６】アドレスビット（ＣＡ１，ＣＡ０）＝
（１，０）であるときには、出力されるデータ順序は、
Ｄ１０→Ｄ１１→Ｄ００→Ｄ０１の順である。

【０３７７】アドレスビット（ＣＡ１，ＣＡ０）＝
（１，１）であるときには、出力されるデータ順序は、
Ｄ１１→Ｄ００→Ｄ０１→Ｄ１０の順である。

【０３７８】このようなデータ順序を実現するために、
アドレスビットＣＡ１，ＣＡ０に対応する制御信号ＥＺ
ＯＲＧ＜１：０＞の４通りの組合せに応じた信号ＴＲ０
０，ＴＲ０１，ＴＲ１０，ＴＲ１１を図２９の信号発生
部９７４で発生する。

【０３７９】たとえばアドレスビットＣＡ１＝１かつＣ
Ａ０＝０の場合には、信号ＴＲ０１＝“Ｈ”となり、さ
らに適当なタイミングで信号ＺＲＤＡＩ＿０１がＨレベ
ルに変化する。この読出期間において他の３つの信号Ｚ
ＲＤＡＩ＿００，ＺＲＤＡＩ＿１０，ＺＲＤＡＩ＿１１
は常時Ｌレベルとなっている。

【０３８０】図３２は、メモリアレイからデータが読出
され、増幅回路１５４Ｅに順序付けが完了したデータが
出力されるまでのデータの流れを説明するための概念図
である。

【０３８１】図３２を参照して、メモリセルアレイ５２
からは４ビットのデータＤ００，Ｄ０１，Ｄ１０，Ｄ１
１が一括して読出される。

【０３８２】データＤ００はメモリアレイのアドレスビ
ット（ＣＡ１，ＣＡ０）＝（０，０）に相当する領域か
ら読出されてデータバスＤＢ０，ＺＤＢ０に出力され
る。データＤ０１はメモリアレイのアドレスビット（Ｃ
Ａ１，ＣＡ０）＝（０，１）に相当する領域から読出さ
れてデータバスＤＢ１，ＺＤＢ１に出力される。

【０３８３】データＤ１０はメモリアレイのアドレスビ
ット（ＣＡ１，ＣＡ０）＝（１，０）に相当する領域か
ら読出されてデータバスＤＢ２，ＺＤＢ２に出力され
る。データＤ１１はメモリアレイのアドレスビット（Ｃ
Ａ１，ＣＡ０）＝（１，１）に相当する領域から読出さ
れてデータバスＤＢ３，ＺＤＢ３に出力される。

【０３８４】ここで外部から与えられたスタートアドレ
スが（ＣＡ１，ＣＡ０）＝（０，１）であったとする。
このスタートアドレスに応じて制御信号ＥＺＯＲＧ＜１
＞がＬレベルに設定され、制御信号ＥＺＯＲＧ＜０＞が
Ｈレベルに設定される。

【０３８５】この制御信号ＥＺＯＲＧ＜１：０＞に応じ
て選択部１０５３．０〜１０５３．３は図３１に示した
データ出力順序に対応するように４つのデータの中から
対応する１つを選択する。スタートアドレスが（ＣＡ
１，ＣＡ０）＝（０，１）である場合、選択部１０５
３．０は、データバスＤＢ１，ＺＤＢ１によって伝達さ
れたデータＤ０１を選択する。選択部１０５３．１は、
データバスＤＢ２，ＺＤＢ２によって伝達されたデータ
Ｄ１０を選択する。選択部１０５３．２は、データバス
ＤＢ３，ＺＤＢ３によって伝達されたデータＤ１１を選
択する。選択部１０５３．３は、データバスＤＢ０，Ｚ
ＤＢ０によって伝達されたデータＤ００を選択する。

【０３８６】選択部１０５３．０〜１０５３．３によっ
て選択されたデータは、それぞれ１番目〜４番目に出力
されるデータである。

【０３８７】増幅部１０５７．０はデータＤ０１を増幅
して読出データバスＲＤ０，ＺＲＤ０に出力する。増幅
部１０５７．１はデータＤ１０を増幅して読出データバ
スＲＤ１，ＺＲＤ１に出力する。増幅部１０５７．２は
データＤ１１を増幅して読出データバスＲＤ２，ＺＲＤ
２に出力する。増幅部１０５７．３はデータＤ００を増
幅して読出データバスＲＤ３，ＺＲＤ３に出力する。

【０３８８】このようにして、スタートアドレスして
（ＣＡ１，ＣＡ０）＝（０，１）が与えられた場合には
そのまま出力データラッチ１５８Ｅ，出力ドライバ３０
を経て端子からＤ０１→Ｄ１０→Ｄ１１→Ｄ００の順番
にデータが出力される。

【０３８９】図３３は、図２５における３ビットデータ
ラッチ１５６Ｅの構成を示した回路図である。

【０３９０】図３３を参照して、３ビットデータラッチ
１５６Ｅは、制御信号ＤＯＥおよびクロック信号ＣＬＫ
Ｑに応じてデータをラッチするタイミングを定める制御
信号を出力する信号出力部１０８２と、増幅回路１５４
Ｅからのデータをラッチするデータ保持回路１０８４〜
１０９４とを含む。

【０３９１】信号出力部１０８２は、制御信号ＤＯＥを
受けて反転し信号ＲＥＳを出力するインバータ１１０２
と、信号ＲＥＳを受けて反転し信号ＺＲＥＳを出力する
インバータ１１０４と、信号ＺＲＥＳを受けて反転する
インバータ１１０６と、インバータ１１０６の出力とク
ロック信号ＣＬＫＱとを受けて信号ＺＴＲＶを出力する
ＮＯＲ回路１１０８と、信号ＺＴＲＶを受けて反転し信
号ＴＲＶを出力するインバータ１１１０とを含む。

【０３９２】データ保持回路１０８４は、信号ＴＲＶが
Ｈレベルのときに活性化して読出データバスＲＤ１によ
って伝達された信号を反転してノードＮ２３に出力する
クロックドインバータ１１１２と、ノードＮ２３に入力
が接続されるインバータ１１１４，１１１８と、信号Ｚ
ＴＲＶがＨレベルのときに活性化してインバータ１１１
４の出力を反転しノードＮ２３に出力するクロックドイ
ンバータ１１１６と、インバータ１１１８の出力と信号
ＺＴＲＶとを受けるＮＡＮＤ回路１１２０と、ＮＡＮＤ
回路１１２０の出力を受けて反転し読出データバスＲＤ
Ｄ１に出力するインバータ１１２２とを含む。

【０３９３】データ保持回路１０８６は、読出データバ
スＲＤ１，ＲＤＤ１に代えてそれぞれ読出データバスＺ
ＲＤ１，ＺＲＤＤ１に接続される点がデータ保持回路１
０８４と異なるが、内部の回路構成はデータ保持回路１
０８４と同様であるので、説明は繰返さない。

【０３９４】データ保持回路１０８８は、信号ＴＲＶが
Ｈレベルのときに活性化して読出データバスＲＤ２によ
って伝達された信号を受けて反転しノードＮ２４に出力
するクロックドインバータ１１３２と、ノードＮ２４に
入力が接続されるインバータ１１３４と、信号ＺＴＲＶ
がＨレベルのときに活性化してインバータ１１３４の出
力を反転しノードＮ２４に出力するクロックドインバー
タ１１３６とを含む。

【０３９５】ラッチ回路１１８８は、さらに、信号ＺＴ
ＲＶがＨレベルのときに活性化してのＮ２４に伝達され
た信号を受けて反転し読出データバスＲＤＤ２に出力す
るクロックドインバータ１１３８と、読出データバスＲ
ＤＤ２に入力が接続されるインバータ１１４０と、信号
ＴＲＶがＨレベルのときに活性化してインバータ１１４
０の出力を受けて反転して読出データバスＲＤＤ２に出
力するクロックドインバータ１１４２と、読出データバ
スＲＤＤ２と接地ノードとの間に接続されゲートに信号
ＲＥＳを受けるＮチャネルＭＯＳトランジスタ１１４４
とを含む。

【０３９６】データ保持回路１０９０は、読出データバ
スＲＤ２，ＲＤＤ２に代えてそれぞれ読出データバスＺ
ＲＤ２，ＺＲＤＤ２に接続される点がデータ保持回路１
０８８と異なるが、内部の構成はデータ保持回路１０８
８と同様であるので、説明は繰返さない。

【０３９７】データ保持回路１０９２は、読出データバ
スＲＤ２，ＲＤＤ２に代えてそれぞれ読出データバスＲ
Ｄ３，ＲＤＤ３に接続される点がデータ保持回路１０８
８と異なるが、内部の構成はデータ保持回路１０８８と
同様であるので説明は繰返さない。

【０３９８】データ保持回路１０９４は、読出データバ
スＲＤ２，ＲＤＤ２に代えてそれぞれ読出データバスＺ
ＲＤ３，ＺＲＤＤ３が接続され点がデータ保持回路１０
８８と異なるが内部の構成はデータ保持回路１０８８と
同様であるので説明は繰返さない。

【０３９９】前半の１サイクル中に出力される２番目の
データに対応して設けられるデータ保持回路１０８４，
１０８６は、クロック信号ＣＬＫＱがＨレベルのときに
増幅回路１５４Ｅの出力を取込み、クロック信号ＣＬＫ
ＱがＬレベルの期間は取込ｎだ信号を保持するラッチを
含む構成になっている。

【０４００】また、後半の１サイクル中に出力される３
番目、４番目のデータに対応して設けられるデータ保持
回路１０８８〜１０９４は、クロック信号ＣＬＫＱがＨ
レベルのときに増幅回路１５４Ｅの出力を取込み、クロ
ック信号ＣＬＫＱがＬレベルの期間は取込んだ信号を保
持する第１のラッチと、クロック信号ＣＬＫＱがＬレベ
ルの期間に第１のラッチのデータを取込み、クロック信
号ＣＬＫＱがＨレベルの期間にそのデータが保持される
第２のラッチとを含む構成となっている。

【０４０１】図３４は、図２５における出力データラッ
チ１５８Ｅの構成を示した回路図である。

【０４０２】図３４を参照して、出力データラッチ１５
８Ｅは、入力されたデータをラッチするためのタイミン
グ信号を発生する信号発生部１１５２と、信号発生部１
１５２の出力に応じてデータをラッチするラッチ回路１
１５４，１１５６とを含む。

【０４０３】信号発生部１１５２は、信号ＺＲＤＨ，Ｚ
ＲＤＬを受けるＮＯＲ回路１１６２と、ＮＯＲ回路１１
６２の出力を受けて反転するインバータ１１６４と、イ
ンバータ１１６４の出力と制御信号ＤＯＥとを受けて信
号ＲＥＳを出力するＮＡＮＤ回路１１６６と、クロック
信号ＣＬＫＯ＿Ｆ，ＣＬＫＯ＿Ｓを受けて信号ＨＯＬＤ
を出力するＮＯＲ回路１１６８と、信号ＨＯＬＤを受け
て反転し信号ＺＨＯＬＤを出力するインバータ１１７０
とを含む。

【０４０４】ラッチ回路１１５４は、４ビットのデータ
それぞれに対応するクロックドインバータ１１７１，１
１８１，１１９１，１２０１と、ノードＮ２５に伝達さ
れた信号を保持するための保持部１２０９とを含む。

【０４０５】クロックドインバータ１１７１は、電源ノ
ードにソースが接続され読出データバスＲＤ０にゲート
が接続されるＰチャネルＭＯＳトランジスタ１１７２
と、ＰチャネルＭＯＳトランジスタ１１７２のドレイン
とノードＮ２５の間に接続されゲートにクロック信号Ｚ
ＣＬＫＯ＿Ｐ＜０＞を受けるＰチャネルＭＯＳトランジ
スタ１１７４と、接地ノードにソースが接続され読出デ
ータバスＲＤ０にゲートが接続されるＮチャネルＭＯＳ
トランジスタ１１７８と、ノードＮ２５とＮチャネルＭ
ＯＳトランジスタ１１７８のドレインとの間に接続され
ゲートにクロック信号ＣＬＫＯ＿Ｐ＜０＞を受けるＮチ
ャネルＭＯＳトランジスタ１１７６とを含む。

【０４０６】クロックドインバータ１１８１は、電源ノ
ードにソースが接続され読出データバスＲＤＤ１にゲー
トが接続されるＰチャネルＭＯＳトランジスタ１１８２
と、ＰチャネルＭＯＳトランジスタ１１８２のドレイン
とノードＮ２５の間に接続されゲートにクロック信号Ｚ
ＣＬＫＯ＿Ｎ＜０＞を受けるＰチャネルＭＯＳトランジ
スタ１１８４と、接地ノードにソースが接続され読出デ
ータバスＲＤＤ１にゲートが接続されるＮチャネルＭＯ
Ｓトランジスタ１１８８と、ノードＮ２５とＮチャネル
ＭＯＳトランジスタ１１８８のドレインとの間に接続さ
れゲートにクロック信号ＣＬＫＯ＿Ｎ＜０＞を受けるＮ
チャネルＭＯＳトランジスタ１１８６とを含む。

【０４０７】クロックドインバータ１１９１は、電源ノ
ードにソースが接続され読出データバスＲＤＤ２にゲー
トが接続されるＰチャネルＭＯＳトランジスタ１１９２
と、ＰチャネルＭＯＳトランジスタ１１９２のドレイン
とノードＮ２５の間に接続されゲートにクロック信号Ｚ
ＣＬＫＯ＿Ｐ＜１＞を受けるＰチャネルＭＯＳトランジ
スタ１１９４と、接地ノードにソースが接続され読出デ
ータバスＲＤＤ２にゲートが接続されるＮチャネルＭＯ
Ｓトランジスタ１１９８と、ノードＮ２５とＮチャネル
ＭＯＳトランジスタ１１９８のドレインとの間に接続さ
れゲートにクロック信号ＣＬＫＯ＿Ｐ＜１＞を受けるＮ
チャネルＭＯＳトランジスタ１１９６とを含む。

【０４０８】クロックドインバータ１２０１は、電源ノ
ードにソースが接続され読出データバスＲＤＤ３にゲー
トが接続されるＰチャネルＭＯＳトランジスタ１２０２
と、ＰチャネルＭＯＳトランジスタ１２０２のドレイン
とノードＮ２５の間に接続されゲートにクロック信号Ｚ
ＣＬＫＯ＿Ｎ＜１＞を受けるＰチャネルＭＯＳトランジ
スタ１２０４と、接地ノードにソースが接続され読出デ
ータバスＲＤＤ３にゲートが接続されるＮチャネルＭＯ
Ｓトランジスタ１２０８と、ノードＮ２５とＮチャネル
ＭＯＳトランジスタ１２０８のドレインとの間に接続さ
れゲートにクロック信号ＣＬＫＯ＿Ｎ＜１＞を受けるＮ
チャネルＭＯＳトランジスタ１２０６とを含む。

【０４０９】保持部１２０９は、ノードＮ２５に一方の
入力が接続され、他方の入力に信号ＲＥＳを受けるＮＯ
Ｒ回路１２１０と、信号ＨＯＬＤがＨレベルのときに活
性化してＮＯＲ回路１２１０の出力を受けて反転しノー
ドＮ２５に出力するクロックドインバータ１２１２とを
含む。

【０４１０】ラッチ回路１１５６は、読出データバスＲ
Ｄ０，ＲＤＤ１，ＲＤＤ２，ＲＤＤ３にそれぞれ代えて
読出データバスＺＲＤ０，ＺＲＤＤ１，ＺＲＤＤ２，Ｚ
ＲＤＤ３が接続される点がラッチ回路１１５４と異なる
が、内部の構成はラッチ回路１１５４と同様であるので
説明は繰返さない。

【０４１１】なお、図３４においては、クロックドイン
バータ１１７１，１１８１，１１９１，１２０１の直列
接続された２つのＮチャネルＭＯＳトランジスタのゲー
トに入る信号が実施の形態１の場合とは逆になってい
る。実施の形態６では出力データラッチ１５８Ｅの４つ
のクロックドインバータの動作周波数は外部クロック信
号の周波数の４分の１以下と低いことから、ホットキャ
リアに起因する信頼性はＮＯＥＭＩ構成でなくても確保
できる可能性が高いためである。よって接続は逆にする
ことができ、そうすることで遅延時間のデータパターン
依存性をなくすることができる。

【０４１２】図３５は、図２５に示したデータ出力回路
１５０Ｅの動作を説明するための動作波形図である。

【０４１３】図３５を参照して、プリフェッチされた４
ビットのデータは、パラレル／シリアル変換のための１
番目〜４番目の順序が決定された状態で増幅回路１５４
Ｅ中の増幅部に取込まれて増幅される。

【０４１４】１番目のデータは読出データバスＲＤ０，
ＺＲＤ０に伝達されて時刻ｔ２〜ｔ３の間に出力データ
ラッチ１５８Ｅに伝達され、クロック信号ＣＬＫＯ＿Ｐ
＜０＞をトリガとして外部に出力される。

【０４１５】２番目以降のデータはこのとき３ビットデ
ータラッチ１５６Ｅに送られて保持されそれぞれ時刻ｔ
３までに出力データラッチ回路に送られる。

【０４１６】２番目のデータは時刻ｔ３〜ｔ４において
クロック信号ＣＬＫＯ＿Ｎ＜０＞をトリガとして外部に
出力される。３番目のデータは、時刻ｔ４〜ｔ５におい
てクロック信号ＣＬＫＯ＿Ｐ＜１＞をトリガとして外部
に出力される。４番目のデータは時刻ｔ５〜ｔ６におい
てクロック信号ＣＬＫＯ＿Ｎ＜１＞をトリガとして外部
に出力される。

【０４１７】以上説明したように、２ビットより多いデ
ータ数をデータ出力回路にプリフェッチする構成におい
て、データバスと増幅部との接続関係をアドレス情報に
基づき動的に決定することにより、データ出力回路にお
ける１番目のデータ遅延を少なくすることができ、Ｔｃ
ａｃの高速化を実現しやすい。また、２ビットプリフェ
ッチ構成にて従来例から実施の形態１で回路規模を小さ
くすることができたように、多ビットプリフェッチでは
さらに回路規模の縮小効果が大きくなることが期待され
る。

【０４１８】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【０４１９】

【発明の効果】請求項１〜３に記載の半導体記憶装置
は、データ出力を高速に行なうことができる。

【０４２０】請求項４，５に記載の半導体記憶装置は、
請求項１に記載の半導体記憶装置の奏する効果に加え
て、出力ラッチ回路の動作周波数が低くなるので、ホッ
トキャリア等に起因する信頼性を高めることができる。

【０４２１】請求項６，７に記載の半導体記憶装置は、
請求項４に記載の半導体記憶装置の奏する効果に加え
て、第１番目のデータの出力開始を早めることが可能と
なる。

【０４２２】請求項８に記載の半導体記憶装置は、請求
項６に記載の半導体記憶装置の奏する効果に加えて、デ
ータ出力タイミングのデータ依存性を無くすることがで
き、データ出力のスキューを軽減することができる。

【０４２３】請求項９，１０に記載の半導体記憶装置
は、請求項４に記載の半導体記憶装置の奏する効果に加
えて、ノイズが軽減されるので、読出データバスのプリ
チャージ不足を解消することができる。

【０４２４】請求項１１に記載の半導体記憶装置は、請
求項１に記載の半導体記憶装置の奏する効果に加えて、
２ビットプリフェッチ構成の高速データ出力を実現でき
る。

【０４２５】請求項１２に記載の半導体記憶装置は、請
求項１に記載の半導体記憶装置の奏する効果に加えて、
２ビットより多いデータをプリフェッチする構成におい
て高速データ出力を実現できる。

【０４２６】請求項１３，１４に記載の半導体記憶装置
は、請求項１に記載の半導体記憶装置の奏する効果に加
えて、アドレス情報をツリー配線でデータ出力回路に送
るので、データ出力のスキューを軽減することをより確
実に行なうことができる。

【図面の簡単な説明】

【図１】 実施の形態１の半導体記憶装置１０の全体構
成を示した概略ブロック図である。

【図２】 図１におけるＤＬＬ回路１００からデータ出
力回路１５０までのクロックの伝達経路を説明するため
の概略ブロック図である。

【図３】 図１、図２におけるＤＬＬ回路１００の構成
を示したブロック図である。

【図４】 図２におけるリピータ１２０の構成例を示し
た回路図である。

【図５】 図３におけるデータ出力回路１５０の構成を
示したブロック図である。

【図６】 図５におけるクロック発生回路１５２の構成
を示した回路図である。

【図７】 図６に示したクロック発生回路１５２の発生
する各クロック信号を説明するための動作波形図であ
る。

【図８】 図５における増幅回路１５４の構成を示した
回路図である。

【図９】 図５におけるセカンドデータラッチ１５６の
構成を示した回路図である。

【図１０】 図５における出力データラッチ１５８の構
成を示した回路図である。

【図１１】 図５における出力ドライバ３０の構成を示
した回路図である。

【図１２】 図５に示したデータ出力回路１５０の全体
的な動作を説明するための動作波形図である。

【図１３】 実施の形態２の半導体記憶装置のデータ出
力に関する構成を説明するための図である。

【図１４】 図１３におけるデータ出力回路１５０Ａの
構成を示したブロック図である。

【図１５】 図１４におけるクロック発生回路１５２Ａ
の構成を示した回路図である。

【図１６】 図１４におけるセカンドデータラッチ１５
６Ａの構成を示した回路図である。

【図１７】 図１４における出力データラッチ１５８Ａ
の構成を示した回路図である。

【図１８】 実施の形態２の半導体記憶装置の動作を説
明するための動作波形図である。

【図１９】 実施の形態３で用いるセカンドデータラッ
チ１５６Ｂの構成を示した回路図である。

【図２０】 図１９に示したセカンドデータラッチ１５
６Ｂのデータ出力タイミングを説明するための動作波形
図である。

【図２１】 実施の形態４の出力データラッチ１５８Ｃ
の構成を示した回路図である。

【図２２】 制御信号ＲＤＥＴＧ，ＥＺＯＲＧを伝達す
るための配線の第１の例を示した図である。

【図２３】 実施の形態５における半導体記憶装置の制
御信号を伝達する配線を説明するための図である。

【図２４】 実施の形態６の半導体記憶装置のデータ出
力に関する構成を説明するためのブロック図である。

【図２５】 図２４におけるデータ出力回路１５０Ｅの
構成を示したブロック図である。

【図２６】 図２５におけるクロック発生回路１５２Ｅ
の構成を示した回路図である。

【図２７】 図２６に示したクロック発生回路１５２Ｅ
の動作を説明するための動作波形図である。

【図２８】 図２５における増幅回路１５４Ｅの構成を
示したブロック図である。

【図２９】 図２８における制御信号出力回路９６０の
構成を示した回路図である。

【図３０】 図２８における増幅回路９６２．０〜９６
２．３の共通する構成を示した増幅回路９６２の回路図
である。

【図３１】 出力されるデータ順序とアドレスビットＣ
Ａ１，ＣＡ０との関係を示した図である。

【図３２】 メモリアレイからデータが読出され、増幅
回路１５４Ｅに順序付けが完了したデータが出力される
までのデータの流れを説明するための概念図である。

【図３３】 図２５における３ビットデータラッチ１５
６Ｅの構成を示した回路図である。

【図３４】 図２５における出力データラッチ１５８Ｅ
の構成を示した回路図である。

【図３５】 図２５に示したデータ出力回路１５０Ｅの
動作を説明するための動作波形図である。

【図３６】 いわゆるＤＤＲ−Ｉと呼ばれるＤＤＲ Ｓ
ＤＲＡＭからデータを読出す際のデータ出力タイミング
を示す動作波形図である。

【図３７】 従来のＤＤＲ ＳＤＲＡＭにおけるＤＬＬ
回路１５００からデータ出力回路１５５０までのクロッ
クの伝達経路を説明するための概略ブロック図である。

【図３８】 図３７におけるデータ出力回路１５５０の
構成を示したブロック図である。

【図３９】 図３８における増幅回路１５５４の構成を
示した回路図である。

【図４０】 図３９に示した増幅回路１５５４の動作を
説明するための動作波形図である。

【図４１】 図３８におけるパラレル／シリアル変換回
路１５５６の構成を示した回路図である。

【図４２】 図４１に示したパラレル／シリアル変換回
路１５５６の動作タイミングを説明するための動作波形
図である。

【符号の説明】

１０ 半導体記憶装置、１２ クロック端子、１４ 制
御信号端子、１６ アドレス端子、１８ データ入出力
端子、２０ データストローブ信号入出力端子、２２
クロックバッファ、２４ 制御信号バッファ、２６ ア
ドレスバッファ、２８，３２ 入力バッファ、３０ 出
力ドライバ、３４ 出力バッファ、３６読出データ増幅
回路、３８ Ｓ／Ｐ変換回路＆ライトドライバ、４０
ＤＱＳ発生回路、４２ 制御回路、４４ ロウデコー
ダ、４６ コラムデコーダ、４８プリアンプ＆ライトア
ンプ、５０ センスアンプ、５２ メモリセルアレイ、
１００ ＤＬＬ回路、１２０ リピータ、１５０，１５
０Ａ，１５０Ｄ，１５０Ｅ データ出力回路、１５２，
１５２Ａ，１５２Ｅ クロック発生回路、１５４，１５
４Ｅ，９６２ 増幅回路、１５６，１５６Ａ，１５６Ｂ
セカンドデータラッチ、１５６Ｅ ３ビットデータラ
ッチ、１５８，１５８Ａ，１５８Ｃ，１５８Ｅ 出力デ
ータラッチ、２０２，２０４ 入力バッファ、２０６，
２０８ 可変遅延回路、２１０，２１２ パルス生成回
路、２１４ 入出力レプリカ回路、２１６ 位相比較
器、２１８ 遅延制御回路、３５４，３５６，１０５７
増幅部、４１２，４１３ 選択回路、４１４，１０５
４，１０５６ 接続回路、４１６ イネーブル回路、４
１８ 初期化回路、４２０ センスアンプ、４６４，４
６８，６８４，６８６，７１４，７１６，７６４，７６
６，１０８４，１０８６，１０８８，１０９０，１０９
２，１０９４ データ保持回路、５１４，５１６データ
ラッチ、５２９，１２０９ 保持部、７４９ データ保
持部、８０２，８０４ キャパシタ、８０６ ＲＤＥＴ
Ｇ発生回路、８０８ ＥＺＯＲＧ発生回路、９６０ 制
御信号出力回路、１０５３ 選択部、１０８２ 信号出
力部、１１５４，１１５６，１１８８ ラッチ回路、Ｄ
Ｂ，ＤＢ０〜ＤＢ３，ＺＤＢ０〜ＺＤＢ３ データバ
ス、ＲＤ，ＺＲＤ，ＲＤ０〜ＲＤ３，ＺＲＤ０〜ＺＲＤ
３，ＺＲＤ１，ＲＤ１Ｄ，ＺＲＤ１Ｄ，ＲＤＤ，ＺＲＤ
Ｄ，ＲＤＤ１〜ＲＤＤ３，ＺＲＤＤ１〜ＺＲＤＤ３ 読
出データバス、Ｌ１〜Ｌ１７ 配線。

Claims (14)

【特許請求の範囲】
1. 【請求項１】 クロック信号に応じて一括して複数のデ
   ータ信号が読出されるメモリアレイと、 前記複数のデータ信号を伝達する第１のデータバスと、 前記データバスから前記複数のデータ信号を受取り増幅
   するデータ出力回路とを備え、 前記データ出力回路は、 前記複数のデータ信号のうちの対応する１つをアドレス
   信号に応じて選択する複数の選択部と、 前記複数の選択部にそれぞれ対応して設けられ、対応す
   る前記選択部の出力を増幅する複数の増幅部と、 前記複数の増幅部から、増幅された前記複数のデータ信
   号を順次受ける出力駆動回路とを含む、半導体記憶装
   置。
2. 【請求項２】 前記第１のデータバスは、 前記複数のデータにそれぞれ対応する複数の第２のデー
   タバスを含み、 前記複数の選択部の各々は、外部から与えられるアドレ
   ス情報に応じて前記複数の第２のデータバスの一つを選
   択して自己に対応する前記増幅部に接続する、請求項１
   に記載の半導体記憶装置。
3. 【請求項３】 前記複数の選択部の各々は、 前記増幅部に前記複数の第２のデータバスをそれぞれ接
   続する複数のスイッチ回路を含み、 前記複数のスイッチ回路は、前記アドレス情報に応じて
   いずれか１つが導通する、請求項２に記載の半導体記憶
   装置。
4. 【請求項４】 前記データ出力回路は、 前記複数の増幅部の出力をそれぞれ受ける複数の読出デ
   ータバスと、 前記複数の読出データバスによって伝達されるデータを
   順次取込んで前記出力駆動回路に対して出力する出力ラ
   ッチ回路とをさらに含む、請求項１に記載の半導体記憶
   装置。
5. 【請求項５】 前記出力ラッチ回路は、 前記複数の読出データバスにそれぞれ対応して設けら
   れ、所定の順序で順次前記複数の読出データバスによっ
   て伝達されるデータを取込む複数のゲート回路と、 前記複数のゲート回路の出力を保持する保持回路とを有
   する、請求項４に記載の半導体記憶装置。
6. 【請求項６】 第１番目に出力されるべきデータを増幅
   する前記複数の増幅部のうちの１つは、前記複数の読出
   データバスのうちの自己に対応する１つによって直接的
   に前記出力ラッチ回路に接続される、請求項４に記載の
   半導体記憶装置。
7. 【請求項７】 前記データ出力回路は、 前記第１番目に出力されるべきデータ以外のデータを前
   記複数の増幅部のうちの対応する部分から前記複数の読
   出データバスの対応する部分を介して受取り一旦保持
   し、保持したデータを前記出力ラッチ回路に対して出力
   する副ラッチ回路をさらに含む、請求項６に記載の半導
   体記憶装置。
8. 【請求項８】 前記データ出力回路は、 前記第１番目に出力されるべきデータ以外のデータを前
   記複数の増幅部のうちの対応する部分から前記複数の読
   出データバスの対応する部分を介して受取り一旦保持
   し、保持したデータを前記出力ラッチ回路に対して出力
   する副ラッチ回路をさらに含み、 前記副ラッチ回路は、前記出力ラッチ回路が、前記第１
   番目に出力されるべきデータをラッチしてから前記保持
   したデータを前記出力ラッチ回路に対して出力する、請
   求項６に記載の半導体記憶装置。
9. 【請求項９】 前記複数の読出データバスのうちの第１
   の読出データバスは、 互いに相補な、第１、第２のデータ伝達線を含み、 前記出力ラッチ回路は、 前記第１のデータ伝達線のデータを取込み第１の出力ノ
   ードを駆動する第１のゲート回路と、 前記第２のデータ伝達線のデータを取込み第２の出力ノ
   ードを駆動する第２のゲート回路と、 前記第１の出力ノードと前記第２のデータ伝達線との間
   に接続される第１のキャパシタと、 前記第２の出力ノードと前記第１のデータ伝達線との間
   に接続される第２のキャパシタとを含む、請求項４に記
   載の半導体記憶装置。
10. 【請求項１０】 前記複数の読出データバスのうちの第
    ２の読出データバスは、 互いに相補な、第３、第４のデータ伝達線を含み、 前記出力ラッチ回路は、 前記第３のデータ伝達線のデータを取込み前記第１の出
    力ノードを駆動する第３のゲート回路と、 前記第４のデータ伝達線のデータを取込み前記第２の出
    力ノードを駆動する第４のゲート回路とをさらに含む、
    請求項９に記載の半導体記憶装置。
11. 【請求項１１】 前記クロック信号に応じて一括して前
    記メモリアレイから読出される前記複数のデータ信号
    は、２ビットのデータに相当する、請求項１に記載の半
    導体記憶装置。
12. 【請求項１２】 前記クロック信号に応じて一括して前
    記メモリアレイから読出される前記複数のデータ信号
    は、２ビットより多いデータに相当する、請求項１に記
    載の半導体記憶装置。
13. 【請求項１３】 前記データ出力回路は、前記半導体記
    憶装置から出力されるデータの第１ビットに対応し、 前記半導体記憶装置から出力されるデータの第２ビット
    から最上位ビットにそれぞれ対応する複数の他のデータ
    出力回路と、 一括して読出されるデータ信号の出力順を示す第１の制
    御信号を、前記アドレス信号に応じて発生する第１の制
    御信号回路と、 前記第１の制御信号回路から前記データ出力回路および
    前記複数の他のデータ出力回路に向けて、前記第１の制
    御信号を伝達するツリー構造の第１の信号伝達線とをさ
    らに備える、請求項１に記載の半導体記憶装置。
14. 【請求項１４】 前記複数の選択部の活性期間を示す第
    ２の制御信号を発生する第２の制御信号回路と、 前記第１の信号伝達線の遅延時間に対応するように遅延
    時間が調整され、前記第２の制御信号回路から前記デー
    タ出力回路および前記複数の他のデータ出力回路に向け
    て前記第２の制御信号を伝達する、ツリー構造を有する
    第２の信号伝達線とをさらに備える、請求項１３に記載
    の半導体記憶装置。