JP2004362346A - 出力装置及び双方向入出力装置 - Google Patents
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Abstract
【課題】PADノード側をドライブするメインバッファ出力状態が、LからH、又は、HからLへ変化するときにでも、貫通電流を発生させずに、消費電力を減らし、またトランジスタの劣化を防ぐことのできる出力装置を提供する。
【解決手段】出力バッファ22は、入力端子21にLSIチップ側から入力されるデータをバス側にPADノード25を介して出力するモードにするか或いはハイインピーダンスのモードにするかを制御端子23への制御入力ENに応じて選択する。バスキーパ回路28は、出力バッファ22にてハイインピーダンスモードになったときにはPADノード25を出力バッファ22のHレベル又はLレベルに設定し、かつ出力バッファ22が出力モードになったときには無効化される。
【選択図】 図2
【解決手段】出力バッファ22は、入力端子21にLSIチップ側から入力されるデータをバス側にPADノード25を介して出力するモードにするか或いはハイインピーダンスのモードにするかを制御端子23への制御入力ENに応じて選択する。バスキーパ回路28は、出力バッファ22にてハイインピーダンスモードになったときにはPADノード25を出力バッファ22のHレベル又はLレベルに設定し、かつ出力バッファ22が出力モードになったときには無効化される。
【選択図】 図2
Description
【0001】
【発明の属する技術分野】
本発明は、半導体集積回路から入力されたデータをバスに出力する出力装置、バス側から供給されたデータを半導体集積回路に入力すると共に、半導体集積回路から入力されたデータをバスに出力する双方向入出力装置に関する。
【0002】
【従来の技術】
図9に示すようなシステム基板50上のバス51を複数チップ(LSI)52〜55で共有するような場合、全てのLSIがバス51を開放するときがある。このようなとき、そのバス51を最終電位状態のままキープしておきたい。全てのLSI52〜55がデータの伝送を止めてどこからも出力信号が出ていないとき、バスの電位が不定状態になると、その影響によりLSI内部の入力バッファには電源からグランドに向かって貫通電流が流れてしまうことがあるためである。
【0003】
そこで、前記貫通電流を防止するために、特開平6−85653号公報に開示されているように、バスキーパ回路を設けて、前記バスの不定状態の電位が前記入力バッファを構成するインバータの論理しきい値の上か下かによって電源電圧又はグランドレベルに張り付けるようにしてバスを保持するバスキーパ回路が考えられてきた。
【0004】
図10は、バスキーパ回路を内蔵した一般的な双方向I/Oセル60を示している。この双方向I/Oセル60は図9に示した例えばLSI55に内蔵されている。LSIチップ55a側から入力されるデータは、スリーステイト型の出力バッファ部62の入力端子61に供給される。出力バッファ部62には制御端子64から制御入力ENが供給される。この制御入力ENに応じて出力バッファ部62は、入力端子61を介してチップ55aから供給されたデータを出力端子63を介してバス51側に接続されるPADノード64に供給するか或いは供給せずにハイインピーダンス状態にする。また双方向I/Oセル60は、バス51を介して他のLSI等から送られてきたデータをPADノード65、入力バッファ部66を介して出力端子67からチップ55a内部に供給する。ESD保護抵抗68とESD保護ダイオード69は、入力バッファ部66の静電放電保護のために設けられている。ESD保護抵抗68と入力バッファ66との間にはバスキーパ回路70が設けられている。バスキーパ回路70は、一般的にインバータ71、72を二つ使用したラッチ回路構成になっている。また、バスキーパ回路70の反転回路の駆動能力は、最低限バス51の状態を保持できるよう、十分小さな値に設定され、かつ、バス51を駆動するトランジスタTrが充分に打ち勝つことができるトランジスタTrサイズで考慮されている。
【0005】
このようなバスキーパ回路70は、図9に示すLSI52〜55のうちどれか一つのチップに内蔵されていれば(ここではチップ55に内蔵されている)、最終値を保持することが可能である。
【0006】
図11は、図10の双方向I/Oセル60の出力バッファ部62とバスキーパ回路70の詳細な回路構成を示す図である。この図11により、双方I/Oセル60の詳細な動作を説明する。
【0007】
出力バッファ62は、入力端子61と制御端子64を接続し、チップ55aからのデータを制御入力ENに基づいて取り込む制御回路620と、この制御回路にC−MOS形態621で接続されるP−MOSトランジスタP1とN−MOSトランジスタN1とを備える。制御回路620の出力がP−MOSトランジスタP1のローアクティブゲート及びN−MOSトランジスタN1のゲートに供給され、ドレインを共通として出力端子63に接続している。P−MOSトランジスタP1のソースは電源電圧に接続され、N−MOSトランジスタN1のソースはグランドに接続されている。
【0008】
バスキーパ回路70は、前述したようにインバータ71、72を使用しラッチ回路構成になっている。インバータ72(INV2)は、前記出力端子63からの出力をインバータ71(INV1)で反転したものをC−MOS形態720で接続されるP−MOSトランジスタP2とN−MOSトランジスタN2のそれぞれのゲートで受ける。P−MOSトランジスタP2のゲートは反転入力となる。これらのトランジスタP2及びN2もドレインを共通として出力端子721に接続している。P−MOSトランジスタP2のソースは電源電圧に接続され、N−MOSトランジスタN2のソースはグランドに接続されている。
【0009】
出力バッファ62からPADノード65へのデータ出力を止めるとき、制御端子64へは、例えば“H”の制御入力ENが供給される。すると、バスキーパ回路70は、出力バッファ62のPADノード65への出力レベルがインバータ71の論理しきい値より上にあるか下にあるかで、そのレベルを電源電圧側のHにか、又はグランド側のLに張りつかせる。例えば、図12に示すように、止めたときの出力レベルがしきい値よりも上の81にあればVccのHレベル82へ、下の83にあればグランドのLレベル84へ張りつかせる。
【0010】
【特許文献1】
特開平6−85653号
【0011】
【発明が解決しようとする課題】
ところで、この方法では、出力バッファ62のP−MOSトランジスタP1のソース(電源電圧)からバスキーパ回路70のインバータ72のN−MOSトランジスタN2のソース(グランド)との間や、バスキーパ回路70のP−MOSトランジスタP2のソース(電源電圧)から出力バッファ62のN−MOSトランジスタN1のソース(グランド)との間に、貫通電流が流れる期間が発生する為、無駄な電力を消費することになり、好ましくない。
【0012】
すなわち、図13のタイミングチャートに示すように、PADノード65側をドライブするメインバッファ出力状態が、LowからHigh、又は、HighからLowへ変化するとき、出力バッファ部62(メインバッファ)のトランジスタP1,トランジスタN1とバスキーパ回路70のインバータ72(INV2)を構成するトランジスタP2もしくはN2との間で出力極性が逆状態の衝突期間が発生し、その間、電源〜グランド間に貫通電流が流れる。
【0013】
その流れる期間は、インバータ71(INV1)の論理閾値をPADノードの電位が越え、INV2が反転するまでである。例えば、メインバッファ出力状態が、図14に示すLowからHighへ変わる前の領域85のときである。この領域85のときに流れる貫通電流は、LSIを実装している基板における消費電力を増やすことになる。
【0014】
特に、前記基板がバッテリー駆動の携帯電子機器等に組み込まれるものであるときには、バッテリーの消耗を早めてしまうことになる。また、貫通電流が流れる回数が多くなれば、前記トランジスタの劣化を招き、特性上も好ましくない。
本発明は、前記実情に鑑みてなされたものであり、例えばスリーステートの出力バッファを有した出力装置や双方向入出力装置に適用されるバスキーパ回路について出力モード時、メインバッファの出力レベルが変化する間、バスキーパ回路の出力と衝突することにより流れる貫通電流を削減することを目的とする。つまり、PADノード側をドライブするメインバッファ出力状態が、LowからHigh、又は、HighからLowへ変化するときにでも、貫通電流を発生させずに、消費電力を減らし、またトランジスタの劣化を防ぐことのできる出力装置及び双方向入出力装置の提供を目的とする。これにより、貫通電流が引き起こす電源ラインのノイズ抑制、消費、電力の削減、そして、メインバッファ出力の立ち上がり(Rise)、立ち下がり(Fall)時のロスを防ぐことが可能となる。
【0015】
【課題を解決するための手段】
本発明に係る出力装置は、前記課題を解決するために、半導体集積回路から入力されたデータをバスに出力する出力装置において、前記半導体集積回路から入力端子に入力されたデータを前記バスへの接続ノードを介して出力するモードにするか或いはハイインピーダンスのモードにするかを制御端子への制御入力に応じて選択する出力バッファ手段と、前記バスの電位の不定状態の影響から前記出力バッファ手段に不要な電流を流さないために前記バスの状態を保持するバスキーパ手段とを備え、前記バスキーパ手段は前記出力バッファ手段にてハイインピーダンスモードになったときには前記バスへの接続ノードを前記出力バッファ手段のHレベル又はLレベルに設定し、かつ前記出力バッファ手段が出力モードになったときには無効化される。
【0016】
この出力装置にあってバスキーパ手段は、出力バッファ手段にてハイインピーダンスモードになったときにはバスへの接続ノードを出力バッファ手段のHレベル又はLレベルに設定し、かつ出力バッファ手段が出力モードになったときには無効化される。
【0017】
本発明に係る双方向入出力装置は、前記課題を解決するために、バス側から供給されたデータを半導体集積回路に入力すると共に、半導体集積回路から入力されたデータをバスに出力する双方向入出力装置において、前記半導体集積回路から入力端子に入力されたデータを前記バスへの接続ノードを介して出力するモードにするか或いはハイインピーダンスのモードにするかを制御端子への制御入力に応じて選択する出力バッファ手段と前記バス側から供給されたデータを前記半導体集積回路に入力する入力バッファ手段とを備える双方向入出力バッファ手段と、前記バスの電位の不定状態の影響から前記双方向入出力バッファ手段の前記出力バッファ手段及び入力バッファ手段に不要な電流を流さないために前記バスの状態を保持するバスキーパ回路とを備え、前記バスキーパ回路は、前記出力バッファ手段にてハイインピーダンスモードになったときには前記バスへの接続ノードを前記出力バッファ手段のHレベル又はLレベルに設定し、かつ前記出力バッファ手段が出力モードになったときには無効化される。
【0018】
この双方向入出力装置にあって、バスキーパ手段は、出力バッファ手段にてハイインピーダンスモードになったときにはバスへの接続ノードを出力バッファ手段のHレベル又はLレベルに設定し、かつ出力バッファ手段が出力モードになったときには無効化される。
【0019】
【発明の実施の形態】
以下、本発明に係る出力装置と双方向入出力装置の実施の形態について図面を参照しながら説明する。
【0020】
先ず、出力装置の具体例を第1実施例として説明する。この第1実施例は、図1に示すように、基板上のバス11を複数の半導体集積回路(LSI)12,13,14,15で共有するシステム10にあって、LSI13のチップ13aから入力されたデータをバス11に出力する出力装置20である。この出力装置20は、出力バッファとバスキーパ回路を備える。
【0021】
この出力装置20は、LSIチップ13a側から入力端子を介して入力されたデータをPADノードを介してバス11に出力する回路である。バス11側からLSI13にはデータを入力はしない。例えば、リードオンリーメモリ(ROM)のようにバスを介して例えばCPUなどへデータを出力するだけの回路に内蔵される。
【0022】
図2には、出力装置20の概略的な構成を示す。出力装置20は、入力端子21に入力されたデータをバス11への接続ノード(PAD25)を介して出力するスリーステイト型の出力バッファ22と、バス11の電位の不定状態の影響から出力バッファ22に不要な電流を流さないためにバス11の状態を保持するバスキーパ回路28とを備えてなる。さらに、出力装置20は、ESD保護ダイオード26と、ESD保護抵抗27とを備える。
【0023】
出力バッファ22は、入力端子21にLSI13チップ13a側から入力されるデータをバス11側にPADノード25を介して出力するモードにするか或いはハイインピーダンスのモードにするかを制御端子23への制御入力ENに応じて選択する。制御入力ENがLレベルで出力モード、Hレベルでハイインピーダンスモードに切り替わる。
【0024】
バスキーパ回路28は、出力バッファ22にてハイインピーダンスモードになったときにはPADノード25を出力バッファ22のHレベル又はLレベルに設定し、かつ出力バッファ22が出力モードになったときには無効化される。
【0025】
バスキーパ回路28は、電源電圧とグランド間に二重かつ相補的に接続されたMOSインバータ構成からなる第1の反転部29を入力側に、第1の反転部29と同じ構成の第2の反転部30を出力側に備え、出力バッファ22が出力モードにされると、それぞれ電源電圧側に接続されている制御用MOSトランジスタとグランド側に接続されている制御用MOSトランジスタとを開放する。
【0026】
さらに、バスキーパ回路28は、制御入力ENと同じ入力符号の信号を反転する第3の反転部31を備える。出力バッファ22が出力モードにされると制御端子23への制御入力ENと同じ符号の信号を第1の反転部29及び第2の反転部30のグランド側の制御用MOSトランジスタが受けてオフとされ、また制御入力ENを第3の反転部31が受けて反転した符号の値を第1の反転部29及び第2の反転部30の電源電圧側の制御用MOSトランジスタが受けてオフとされる。したがって、バスキーパ回路28は、出力バッファ22が出力モードにされると、無効化されることになる。
【0027】
図3には、出力装置20の出力バッファ22とバスキーパ回路28の詳細な回路構成を示す。出力バッファ22は、LSIチップ13aからのデータを入力端子21で、制御端子23から供給される制御入力ENに基づいて取り込む制御回路220と、この制御回路220にC−MOSインバータ形態221で接続されるP−MOSトランジスタP1とN−MOSトランジスタN1とを備える。制御回路220の出力がP−MOSトランジスタP1のローアクティブゲート及びN−MOSトランジスタN1のゲートに供給され、ドレインを共通としてPADノード25に接続している。P−MOSトランジスタP1のソースは電源電圧Vccに接続され、N−MOSトランジスタN1のソースはグランドに接続されている。例えば、電源電圧Vccは3.3Vであり、グランド(0V)をLレベルとしたとき、Hレベルに相当する。
【0028】
バスキーパ回路28は、第1の反転部(INV1)29を入力側に、第2の反転部(INV2)30を出力側に備える。第1の反転部(INV1)29は、前記C−MOSインバータ形態221のP−MOSトランジスタP1とN−MOSトランジスタN1の共通ドレイン出力(PADノード25に接続)を、それぞれゲートに入力するP−MOSトランジスタP32とN−MOSトランジスタN32からなるC−MOSインバータの電源電圧側にさらに制御用P−MOSトランジスタP32を、接地側に制御用N−MOSトランジスタN31を接続した構成(制御用トランジスタを電源電圧側及びグランド側にそれぞれ備えたC−MOSインバータ構成)である。
【0029】
第2の反転部(INV2)30は、第1の反転部(INV1)29を構成するP−MOSトランジスタP32とN−MOSトランジスタN32の共通ドレイン出力を、それぞれゲートに入力するP−MOSトランジスタP22とN−MOSトランジスタN22からなるC−MOSインバータのさらに電源電圧側に制御用P−MOSトランジスタP21を、接地側に制御用N−MOSトランジスタN21を接続した構成(制御用トランジスタを電源電圧側及びグランド側にそれぞれ備えたC−MOSインバータ構成)である。第1の反転部(INV1)29と第2の反転部(INV2)30は、同じ構成とされている。
【0030】
第1の反転部(INV1)29及び第2の反転部(INV2)30のグランド側に接続されているN−MOSトランジスタN31及びN−MOSトランジスタN21のゲートには、出力回路22の制御回路220から前記制御入力ENと同じ符号が入力される。また、第1の反転部(INV1)29及び第2の反転部(INV2)30の電源電圧側に接続されているP−MOSトランジスタP31及びP−MOSトランジスタP21のゲートには、前記制御入力ENを第3の反転部31(INV3)で反転した値が入力される。
【0031】
すなわち、制御入力ENと同じ極性を持った信号(図3にはノードNode1として示す)は、第2の反転部(INV2)30の制御用N−MOSトランジスタN21、第1の反転部(INV1)29の制御用N−MOSトランジスタN31、及び第3の反転部(INV3)31に接続されている。また、前記制御入力ENと同じ極性を持った信号Node1を第3の反転部(INV3)31で反転した信号(図3にはNode2として示す)は、第2の反転部(INV2)30の制御用P−MOSトランジスタP21、第1の反転部(INV1)29の制御用P−MOSトランジスタP31に接続されている。また、図3に示すNode3は、PADノード25の信号レベルを第1の反転部(INV1)29のP−MOSトランジスタP32とN−MOSトランジスタN32で受け、反転したものであり、第2の反転部(INV2)30に供給されている。
【0032】
次に、出力装置20の動作状態について説明する。前述したように、制御回路220の制御端子23に供給される制御入力ENはLレベルで出力モードを指示し、Hレベルでハイインピーダンスモードを指示する。
【0033】
先ず、制御入力ENがHレベルのときについて説明する。出力バッファ22は、ハイインピーダンスモードとされる。バスキーパ回路28は、機能が有効となる。
【0034】
Node1は前記EN信号と同極性の為、第2の反転部(INV2)30の制御用N−MOSトランジスタN21、第1の反転部(INV1)29の制御用N−MOSトランジスタN31はHレベルの信号を受けることにより、オン状態となる。また、Node2は、第3の反転部(INV3)31によりNode1の逆極性のため、第2の反転部(INV2)30の制御用P−MOSトランジスタP31及び第1の反転部(INV1)29の制御用P−MOSトランジスタP21はローアクティブであるのでオン状態となる。このため、PADノード25の電位レベルを第1の反転部(INV1)29で一旦受け、それを第2の反転部(INV2)30でPADノード25へフィードバックさせる。なお、このバスキーパ回路22が、PADノード25の電位をHレベル、又はLレベルのどちらに安定させるように動作するかは、第1の反転部(INV1)の論理閾値を基準に決定される。
【0035】
次に、制御入力ENがLレベルのときについて説明する。出力バッファ22は、出力モードとされる。出力バッファ22が出力モードとされたと同時に前記制御入力ENと同じ符号の信号が供給されるバスキーパ回路28は、機能停止状態、すなわち無効化される。
【0036】
Node1は前記EN信号と同極性の為、第2の反転部(INV2)30の制御用N−MOSトランジスタN21、第1の反転部(INV1)29の制御用N−MOSトランジスタN31はLレベルの信号を受けることにより、オフ状態となる。また、Node2は、第3の反転部(INV3)31によりNode1の逆極性とされるため、第2の反転部(INV2)30の制御用P−MOSトランジスタP31及び第1の反転部(INV1)29の制御用P−MOSトランジスタP21もオフ状態となる。このため、PAD25のノード、及び、Node3から見たバスキーパ回路28の出力状態はハイインピーダンスHiZとなる。
【0037】
図4には、前記出力バッファ22のモードに基づいてバスキーパ回路28がどのように動作するかを時系列的に示す。先ず、前記制御入力ENがLであり出力モードとされているとき、時間t1で制御入力ENがHに変わり、ハイインピーダンスモードが指示されたとする。このとき、PADノード25の電位は、INV1の論理しきい値80の下であって不定状態のa点にあるとする。バスキーパ回路28は、PADノード25の電位レベルを不定状態のa点から安定状態のグランドのLレベルの点bに下げてこの安定状態を保持する。
【0038】
時刻t2において前記制御入力ENがHからLに変わり出力モードが指示されると、同時にバスキーパ回路28は、前述したように、制御入力ENのLと同じ符号の信号を受け、第1の反転部29及び第2の反転部30の各制御用MOSトランジスタをオフとし、無効化状態となる。
【0039】
時刻t3になり今度は前記制御入力ENがLからHに変わり、出力バッファ22が出力モードからハイインピーダンスモードに変わったとする。このときのPADノード25の電位は、INV1の論理しきい値80の上であって不定状態のd点にあるとする。バスキーパ回路28は、PADノード25の電位レベルを不定状態のd点から安定状態の電源電圧のHレベルの点eに上げてこの安定状態を保持する。このような安定状態であれが、もしノイズが乗っても論理しきい値80を跨ぐことはないのでHのまま安定することになる。
【0040】
したがって、バスキーパ回路28をこのような安定状態に保っておけば、PADノードの電位状態がどのように変化しようとも、出力回路22との出力衝突を防ぐことができる。すなわち、出力回路22のP−MOSトランジスタP1と第2の反転部(INV2)30のN−MOSトランジスタN21に接続されたグランドとの間で電源電圧からの貫通電流の流れる経路を切って貫通電流を防ぐことができる。また、その信号を入力部として受ける、第1の反転部(INV1)でも無駄な動作を防ぐことができる。
【0041】
第1実施例の出力装置20によれば、貫通電流の削減と無駄な動作を防止することができ、無駄に電流を消費することを防ぐことが出来るので、モバイル用途などに必要な、低消費電力化に貢献することができる。また、電源〜グランド間に流れる電流も抑制できるので、ノイズの発生源となる現象を低減できる。さらに、メインバッファの出力電流のロスを低減できるため、立ち上がり時間(Rise Time),立ち下がり時間(Fall Time)への影響もほぼ無視できるくらい小さくなり、高速動作に貢献することができる。また、出力モードからハイインピーダンスモードに切り替わるときには、バスキーパ回路28を動作させてPADノード25の電位レベルを不定状態から安定状態にし、この安定状態を保持することができる。
【0042】
次に、出力装置の他の具体例を第2実施例として説明する。この第2実施例も、図1に示したシステム10にあって、LSI13のチップ13aから入力されたデータをバス11に出力する出力装置40である。
【0043】
この出力装置40は、図5に示すように、前記第1実施例の出力装置20と概略的には同じ構成であるが、バスキーパ回路28の代わりにバスキーパ回路41を用いている点が異なる。特に、バスキーパ回路41は、図6に示すように、第1の反転部29の出力から第2の反転部30の入力に向かうノードと接地との間に、第3の反転部31の出力(Node2)がゲートに接続されるN−MOSトランジスタN41を備えている。
【0044】
出力モードのとき、Node1は前記EN信号と同極性の為、第2の反転部(INV2)30の制御用N−MOSトランジスタN21、第1の反転部(INV1)29の制御用N−MOSトランジスタN31はLレベルの信号を受けることにより、オフ状態となる。また、Node2は、第3の反転部(INV3)31によりNode1の逆極性とされるため、第2の反転部(INV2)30の制御用P−MOSトランジスタP31及び第1の反転部(INV1)29の制御用P−MOSトランジスタP21もオフ状態となる。このため、PADノード25、及び、Node3から見たバスキーパ回路28の出力状態はハイインピーダンスHiZとなる。このとき、Node3は不定状態になってしまうため、N−MOSトランジスタN41を用いLへ固定している。Node1の逆極性とされたNode2、つまりHレベルがN−MOSトランジスタ41のゲートに供給されるのでこのトランジスタN41はオンとなり、出力モード中はLに固定されることになり、不定ノードは無くなる。
【0045】
したがって、バスキーパ回路28をこのような安定状態に保っておけば、PADノードの電位状態がどのように変化しようとも、出力回路22との出力衝突を防ぐことができる。すなわち、出力回路22のP−MOSトランジスタP1と第2の反転部(INV2)30のN−MOSトランジスタN21に接続されたグランドとの間で電源電圧からの貫通電流の流れる経路を切って貫通電流を防ぐことができる。また、その信号を入力部として受ける、第1の反転部(INV1)でも無駄な動作を防ぐことができる。
【0046】
第2実施例の出力装置40によれば、貫通電流の削減と無駄な動作の防止により、無駄に電流を消費することを防ぐことが出来るので、モバイル用途などに必要な、低消費電力化に貢献することができる。また、電源〜グランド間に流れる電流も抑制できるので、ノイズの発生源となる現象を低減できる。また、メインバッファの出力電流のロスを低減できるため、立ち上がり時間(Rise Time),立ち下がり時間(Fall Time)への影響もほぼ無視できるくらい小さくなり、高速動作に貢献することができる。さらに、出力モードからハイインピーダンスモードに切り替わるときには、バスキーパ回路41を動作させてPADノード25の電位レベルを不定状態から安定状態にし、この安定状態を保持することができる。またさらに、出力モード中は、第1の反転部29から第2の反転部30への不定ノード状態を防止することができる。
【0047】
次に、双方向入出力装置の具体例を第3実施例として説明する。この第3実施例は、図7に示すように、基板上のバス11を複数の半導体集積回路(LSI)12,13,14,15で共有するシステム10にあって、LSI12のチップ12aから入力されたデータをバス11に出力すると共に、バス11側から供給されたデータをLSI12に入力する双方向入出力装置100である。
【0048】
この双方向入出力装置100は、LSIチップ12a側から入力端子を介して入力されたデータをPADノードを介してバス11に出力すると共に、バス11側から供給されたデータをLSI12に入力するので、例えば、ランダムアクセスメモリ(RAM)や、CPUなどに内蔵される。
【0049】
図8には、双方向入出力装置100の概略的な構成を示す。前記第1実施例の出力装置20の出力バッファ22に入力バッファ101を並列接続し、バス11からPADノード25を介して供給されたデータを入力バッファ101を通して出力端子102からLSIチップ12aに入力する構成である。
【0050】
また、この双方向入出力装置100の出力バッファ22とバスキーパ回路28の詳細な構成は図3に示したのと同じであるのでここでは説明を省略する。
【0051】
この双方入出力装置100は、出力モード時に前記第1実施例と同様に貫通電流の削減と無駄な動作を防止することができ、無駄に電流を消費することを防ぐことが出来るので、モバイル用途などに必要な、低消費電力化に貢献することができる。また、電源〜グランド間に流れる電流も抑制できるので、ノイズの発生源となる現象を低減できる。さらに、メインバッファの出力電流のロスを低減できるため、立ち上がり時間(Rise Time),立ち下がり時間(Fall Time)への影響もほぼ無視できるくらい小さくなり、高速動作に貢献することができる。また、出力モードからハイインピーダンスモードに切り替わるときには、バスキーパ回路28を動作させてPADノード25の電位レベルを不定状態から安定状態にし、この安定状態を保持することができる。さらに、入力モードからハイインピーダンスモードに切り替わるときにも、バスキーパ回路28を動作させてPADノード25の電位レベルを不定状態から安定状態にし、この安定状態を保持することができる。
【0052】
なお、この第3実施例の双方入出力装置100は、前記第2実施例において用いたバスキーパ回路41をバスキーパ回路28の代わりに用い、N−MOSトランジスタN41を動作させて、出力モード中に、第1の反転部29から第2の反転部30への不定ノード状態を防止することができる。
【0053】
【発明の効果】
本発明に係る出力装置は、出力バッファ手段とバスキーパ手段とを備え、バスキーパ手段は、出力バッファ手段にてハイインピーダンスモードになったときにはバスへの接続ノードを出力バッファ手段のHレベル又はLレベルに設定し、かつ出力バッファ手段が出力モードになったときには無効化されるので、PADノード側をドライブするメインバッファ出力状態が、LowからHigh、又は、HighからLowへ変化するときにでも、貫通電流を発生させずに、消費電力を減らし、またトランジスタの劣化を防ぐことができる。
【0054】
本発明に係る双方向入出力装置は、入力バッファ手段と出力バッファ手段とバスキーパ手段とを備え、バスキーパ手段は、出力バッファ手段にてハイインピーダンスモードになったときにはバスへの接続ノードを出力バッファ手段のHレベル又はLレベルに設定し、かつ出力バッファ手段が出力モードになったときには無効化されるので、PADノード側をドライブするメインバッファ出力状態が、LowからHigh、又は、HighからLowへ変化するときにでも、貫通電流を発生させずに、消費電力を減らし、またトランジスタの劣化を防ぐことができる。さらに、ハイインピーダンスモードから入力モード/又は出力モードになったときには、PADノード25の電位レベルを不定状態から安定状態にし、この安定状態を保持することができる。
【図面の簡単な説明】
【図1】第1実施例の出力装置が適用される基板上のバスを複数の半導体集積回路(LSI)で共有するシステム構成図である。
【図2】第1実施例の出力装置の概略構成図である。
【図3】出力装置の出力バッファとバスキーパ回路の詳細な回路構成図である。
【図4】出力装置の動作状態を時系列的に示す図である。
【図5】第2実施例の出力装置の概略構成図である。
【図6】第2実施例の出力装置の出力バッファとバスキーパ回路の詳細な回路構成図である。
【図7】第3実施例の双方向入出力装置が適用される基板上のバスを複数の半導体集積回路(LSI)で共有するシステム構成図である。
【図8】第3実施例の双方向入出力装置の概略構成図である。
【図9】従来の双方向入出力装置が適用される基板上のバスを複数の半導体集積回路(LSI)で共有するシステム構成図である。
【図10】従来の双方向入出力装置の概略構成図である。
【図11】従来の双方向入出力装置の出力バッファとバスキーパ回路の詳細な構成図である。
【図12】従来のバスキーパ回路の動作を説明するための図である。
【図13】従来のバスキーパ回路の課題を説明するためのタイミングチャートである。
【図14】従来のバスキーパ回路の課題を説明するための特性図である。
【符号の説明】
10 半導体集積システム、11 バス、20,40 出力装置、22 出力バッファ、25 PADノード、28 バスキーパ回路、29 第1の反転部、30 第2の反転部、100 双方向入出力装置
【発明の属する技術分野】
本発明は、半導体集積回路から入力されたデータをバスに出力する出力装置、バス側から供給されたデータを半導体集積回路に入力すると共に、半導体集積回路から入力されたデータをバスに出力する双方向入出力装置に関する。
【0002】
【従来の技術】
図9に示すようなシステム基板50上のバス51を複数チップ(LSI)52〜55で共有するような場合、全てのLSIがバス51を開放するときがある。このようなとき、そのバス51を最終電位状態のままキープしておきたい。全てのLSI52〜55がデータの伝送を止めてどこからも出力信号が出ていないとき、バスの電位が不定状態になると、その影響によりLSI内部の入力バッファには電源からグランドに向かって貫通電流が流れてしまうことがあるためである。
【0003】
そこで、前記貫通電流を防止するために、特開平6−85653号公報に開示されているように、バスキーパ回路を設けて、前記バスの不定状態の電位が前記入力バッファを構成するインバータの論理しきい値の上か下かによって電源電圧又はグランドレベルに張り付けるようにしてバスを保持するバスキーパ回路が考えられてきた。
【0004】
図10は、バスキーパ回路を内蔵した一般的な双方向I/Oセル60を示している。この双方向I/Oセル60は図9に示した例えばLSI55に内蔵されている。LSIチップ55a側から入力されるデータは、スリーステイト型の出力バッファ部62の入力端子61に供給される。出力バッファ部62には制御端子64から制御入力ENが供給される。この制御入力ENに応じて出力バッファ部62は、入力端子61を介してチップ55aから供給されたデータを出力端子63を介してバス51側に接続されるPADノード64に供給するか或いは供給せずにハイインピーダンス状態にする。また双方向I/Oセル60は、バス51を介して他のLSI等から送られてきたデータをPADノード65、入力バッファ部66を介して出力端子67からチップ55a内部に供給する。ESD保護抵抗68とESD保護ダイオード69は、入力バッファ部66の静電放電保護のために設けられている。ESD保護抵抗68と入力バッファ66との間にはバスキーパ回路70が設けられている。バスキーパ回路70は、一般的にインバータ71、72を二つ使用したラッチ回路構成になっている。また、バスキーパ回路70の反転回路の駆動能力は、最低限バス51の状態を保持できるよう、十分小さな値に設定され、かつ、バス51を駆動するトランジスタTrが充分に打ち勝つことができるトランジスタTrサイズで考慮されている。
【0005】
このようなバスキーパ回路70は、図9に示すLSI52〜55のうちどれか一つのチップに内蔵されていれば(ここではチップ55に内蔵されている)、最終値を保持することが可能である。
【0006】
図11は、図10の双方向I/Oセル60の出力バッファ部62とバスキーパ回路70の詳細な回路構成を示す図である。この図11により、双方I/Oセル60の詳細な動作を説明する。
【0007】
出力バッファ62は、入力端子61と制御端子64を接続し、チップ55aからのデータを制御入力ENに基づいて取り込む制御回路620と、この制御回路にC−MOS形態621で接続されるP−MOSトランジスタP1とN−MOSトランジスタN1とを備える。制御回路620の出力がP−MOSトランジスタP1のローアクティブゲート及びN−MOSトランジスタN1のゲートに供給され、ドレインを共通として出力端子63に接続している。P−MOSトランジスタP1のソースは電源電圧に接続され、N−MOSトランジスタN1のソースはグランドに接続されている。
【0008】
バスキーパ回路70は、前述したようにインバータ71、72を使用しラッチ回路構成になっている。インバータ72(INV2)は、前記出力端子63からの出力をインバータ71(INV1)で反転したものをC−MOS形態720で接続されるP−MOSトランジスタP2とN−MOSトランジスタN2のそれぞれのゲートで受ける。P−MOSトランジスタP2のゲートは反転入力となる。これらのトランジスタP2及びN2もドレインを共通として出力端子721に接続している。P−MOSトランジスタP2のソースは電源電圧に接続され、N−MOSトランジスタN2のソースはグランドに接続されている。
【0009】
出力バッファ62からPADノード65へのデータ出力を止めるとき、制御端子64へは、例えば“H”の制御入力ENが供給される。すると、バスキーパ回路70は、出力バッファ62のPADノード65への出力レベルがインバータ71の論理しきい値より上にあるか下にあるかで、そのレベルを電源電圧側のHにか、又はグランド側のLに張りつかせる。例えば、図12に示すように、止めたときの出力レベルがしきい値よりも上の81にあればVccのHレベル82へ、下の83にあればグランドのLレベル84へ張りつかせる。
【0010】
【特許文献1】
特開平6−85653号
【0011】
【発明が解決しようとする課題】
ところで、この方法では、出力バッファ62のP−MOSトランジスタP1のソース(電源電圧)からバスキーパ回路70のインバータ72のN−MOSトランジスタN2のソース(グランド)との間や、バスキーパ回路70のP−MOSトランジスタP2のソース(電源電圧)から出力バッファ62のN−MOSトランジスタN1のソース(グランド)との間に、貫通電流が流れる期間が発生する為、無駄な電力を消費することになり、好ましくない。
【0012】
すなわち、図13のタイミングチャートに示すように、PADノード65側をドライブするメインバッファ出力状態が、LowからHigh、又は、HighからLowへ変化するとき、出力バッファ部62(メインバッファ)のトランジスタP1,トランジスタN1とバスキーパ回路70のインバータ72(INV2)を構成するトランジスタP2もしくはN2との間で出力極性が逆状態の衝突期間が発生し、その間、電源〜グランド間に貫通電流が流れる。
【0013】
その流れる期間は、インバータ71(INV1)の論理閾値をPADノードの電位が越え、INV2が反転するまでである。例えば、メインバッファ出力状態が、図14に示すLowからHighへ変わる前の領域85のときである。この領域85のときに流れる貫通電流は、LSIを実装している基板における消費電力を増やすことになる。
【0014】
特に、前記基板がバッテリー駆動の携帯電子機器等に組み込まれるものであるときには、バッテリーの消耗を早めてしまうことになる。また、貫通電流が流れる回数が多くなれば、前記トランジスタの劣化を招き、特性上も好ましくない。
本発明は、前記実情に鑑みてなされたものであり、例えばスリーステートの出力バッファを有した出力装置や双方向入出力装置に適用されるバスキーパ回路について出力モード時、メインバッファの出力レベルが変化する間、バスキーパ回路の出力と衝突することにより流れる貫通電流を削減することを目的とする。つまり、PADノード側をドライブするメインバッファ出力状態が、LowからHigh、又は、HighからLowへ変化するときにでも、貫通電流を発生させずに、消費電力を減らし、またトランジスタの劣化を防ぐことのできる出力装置及び双方向入出力装置の提供を目的とする。これにより、貫通電流が引き起こす電源ラインのノイズ抑制、消費、電力の削減、そして、メインバッファ出力の立ち上がり(Rise)、立ち下がり(Fall)時のロスを防ぐことが可能となる。
【0015】
【課題を解決するための手段】
本発明に係る出力装置は、前記課題を解決するために、半導体集積回路から入力されたデータをバスに出力する出力装置において、前記半導体集積回路から入力端子に入力されたデータを前記バスへの接続ノードを介して出力するモードにするか或いはハイインピーダンスのモードにするかを制御端子への制御入力に応じて選択する出力バッファ手段と、前記バスの電位の不定状態の影響から前記出力バッファ手段に不要な電流を流さないために前記バスの状態を保持するバスキーパ手段とを備え、前記バスキーパ手段は前記出力バッファ手段にてハイインピーダンスモードになったときには前記バスへの接続ノードを前記出力バッファ手段のHレベル又はLレベルに設定し、かつ前記出力バッファ手段が出力モードになったときには無効化される。
【0016】
この出力装置にあってバスキーパ手段は、出力バッファ手段にてハイインピーダンスモードになったときにはバスへの接続ノードを出力バッファ手段のHレベル又はLレベルに設定し、かつ出力バッファ手段が出力モードになったときには無効化される。
【0017】
本発明に係る双方向入出力装置は、前記課題を解決するために、バス側から供給されたデータを半導体集積回路に入力すると共に、半導体集積回路から入力されたデータをバスに出力する双方向入出力装置において、前記半導体集積回路から入力端子に入力されたデータを前記バスへの接続ノードを介して出力するモードにするか或いはハイインピーダンスのモードにするかを制御端子への制御入力に応じて選択する出力バッファ手段と前記バス側から供給されたデータを前記半導体集積回路に入力する入力バッファ手段とを備える双方向入出力バッファ手段と、前記バスの電位の不定状態の影響から前記双方向入出力バッファ手段の前記出力バッファ手段及び入力バッファ手段に不要な電流を流さないために前記バスの状態を保持するバスキーパ回路とを備え、前記バスキーパ回路は、前記出力バッファ手段にてハイインピーダンスモードになったときには前記バスへの接続ノードを前記出力バッファ手段のHレベル又はLレベルに設定し、かつ前記出力バッファ手段が出力モードになったときには無効化される。
【0018】
この双方向入出力装置にあって、バスキーパ手段は、出力バッファ手段にてハイインピーダンスモードになったときにはバスへの接続ノードを出力バッファ手段のHレベル又はLレベルに設定し、かつ出力バッファ手段が出力モードになったときには無効化される。
【0019】
【発明の実施の形態】
以下、本発明に係る出力装置と双方向入出力装置の実施の形態について図面を参照しながら説明する。
【0020】
先ず、出力装置の具体例を第1実施例として説明する。この第1実施例は、図1に示すように、基板上のバス11を複数の半導体集積回路(LSI)12,13,14,15で共有するシステム10にあって、LSI13のチップ13aから入力されたデータをバス11に出力する出力装置20である。この出力装置20は、出力バッファとバスキーパ回路を備える。
【0021】
この出力装置20は、LSIチップ13a側から入力端子を介して入力されたデータをPADノードを介してバス11に出力する回路である。バス11側からLSI13にはデータを入力はしない。例えば、リードオンリーメモリ(ROM)のようにバスを介して例えばCPUなどへデータを出力するだけの回路に内蔵される。
【0022】
図2には、出力装置20の概略的な構成を示す。出力装置20は、入力端子21に入力されたデータをバス11への接続ノード(PAD25)を介して出力するスリーステイト型の出力バッファ22と、バス11の電位の不定状態の影響から出力バッファ22に不要な電流を流さないためにバス11の状態を保持するバスキーパ回路28とを備えてなる。さらに、出力装置20は、ESD保護ダイオード26と、ESD保護抵抗27とを備える。
【0023】
出力バッファ22は、入力端子21にLSI13チップ13a側から入力されるデータをバス11側にPADノード25を介して出力するモードにするか或いはハイインピーダンスのモードにするかを制御端子23への制御入力ENに応じて選択する。制御入力ENがLレベルで出力モード、Hレベルでハイインピーダンスモードに切り替わる。
【0024】
バスキーパ回路28は、出力バッファ22にてハイインピーダンスモードになったときにはPADノード25を出力バッファ22のHレベル又はLレベルに設定し、かつ出力バッファ22が出力モードになったときには無効化される。
【0025】
バスキーパ回路28は、電源電圧とグランド間に二重かつ相補的に接続されたMOSインバータ構成からなる第1の反転部29を入力側に、第1の反転部29と同じ構成の第2の反転部30を出力側に備え、出力バッファ22が出力モードにされると、それぞれ電源電圧側に接続されている制御用MOSトランジスタとグランド側に接続されている制御用MOSトランジスタとを開放する。
【0026】
さらに、バスキーパ回路28は、制御入力ENと同じ入力符号の信号を反転する第3の反転部31を備える。出力バッファ22が出力モードにされると制御端子23への制御入力ENと同じ符号の信号を第1の反転部29及び第2の反転部30のグランド側の制御用MOSトランジスタが受けてオフとされ、また制御入力ENを第3の反転部31が受けて反転した符号の値を第1の反転部29及び第2の反転部30の電源電圧側の制御用MOSトランジスタが受けてオフとされる。したがって、バスキーパ回路28は、出力バッファ22が出力モードにされると、無効化されることになる。
【0027】
図3には、出力装置20の出力バッファ22とバスキーパ回路28の詳細な回路構成を示す。出力バッファ22は、LSIチップ13aからのデータを入力端子21で、制御端子23から供給される制御入力ENに基づいて取り込む制御回路220と、この制御回路220にC−MOSインバータ形態221で接続されるP−MOSトランジスタP1とN−MOSトランジスタN1とを備える。制御回路220の出力がP−MOSトランジスタP1のローアクティブゲート及びN−MOSトランジスタN1のゲートに供給され、ドレインを共通としてPADノード25に接続している。P−MOSトランジスタP1のソースは電源電圧Vccに接続され、N−MOSトランジスタN1のソースはグランドに接続されている。例えば、電源電圧Vccは3.3Vであり、グランド(0V)をLレベルとしたとき、Hレベルに相当する。
【0028】
バスキーパ回路28は、第1の反転部(INV1)29を入力側に、第2の反転部(INV2)30を出力側に備える。第1の反転部(INV1)29は、前記C−MOSインバータ形態221のP−MOSトランジスタP1とN−MOSトランジスタN1の共通ドレイン出力(PADノード25に接続)を、それぞれゲートに入力するP−MOSトランジスタP32とN−MOSトランジスタN32からなるC−MOSインバータの電源電圧側にさらに制御用P−MOSトランジスタP32を、接地側に制御用N−MOSトランジスタN31を接続した構成(制御用トランジスタを電源電圧側及びグランド側にそれぞれ備えたC−MOSインバータ構成)である。
【0029】
第2の反転部(INV2)30は、第1の反転部(INV1)29を構成するP−MOSトランジスタP32とN−MOSトランジスタN32の共通ドレイン出力を、それぞれゲートに入力するP−MOSトランジスタP22とN−MOSトランジスタN22からなるC−MOSインバータのさらに電源電圧側に制御用P−MOSトランジスタP21を、接地側に制御用N−MOSトランジスタN21を接続した構成(制御用トランジスタを電源電圧側及びグランド側にそれぞれ備えたC−MOSインバータ構成)である。第1の反転部(INV1)29と第2の反転部(INV2)30は、同じ構成とされている。
【0030】
第1の反転部(INV1)29及び第2の反転部(INV2)30のグランド側に接続されているN−MOSトランジスタN31及びN−MOSトランジスタN21のゲートには、出力回路22の制御回路220から前記制御入力ENと同じ符号が入力される。また、第1の反転部(INV1)29及び第2の反転部(INV2)30の電源電圧側に接続されているP−MOSトランジスタP31及びP−MOSトランジスタP21のゲートには、前記制御入力ENを第3の反転部31(INV3)で反転した値が入力される。
【0031】
すなわち、制御入力ENと同じ極性を持った信号(図3にはノードNode1として示す)は、第2の反転部(INV2)30の制御用N−MOSトランジスタN21、第1の反転部(INV1)29の制御用N−MOSトランジスタN31、及び第3の反転部(INV3)31に接続されている。また、前記制御入力ENと同じ極性を持った信号Node1を第3の反転部(INV3)31で反転した信号(図3にはNode2として示す)は、第2の反転部(INV2)30の制御用P−MOSトランジスタP21、第1の反転部(INV1)29の制御用P−MOSトランジスタP31に接続されている。また、図3に示すNode3は、PADノード25の信号レベルを第1の反転部(INV1)29のP−MOSトランジスタP32とN−MOSトランジスタN32で受け、反転したものであり、第2の反転部(INV2)30に供給されている。
【0032】
次に、出力装置20の動作状態について説明する。前述したように、制御回路220の制御端子23に供給される制御入力ENはLレベルで出力モードを指示し、Hレベルでハイインピーダンスモードを指示する。
【0033】
先ず、制御入力ENがHレベルのときについて説明する。出力バッファ22は、ハイインピーダンスモードとされる。バスキーパ回路28は、機能が有効となる。
【0034】
Node1は前記EN信号と同極性の為、第2の反転部(INV2)30の制御用N−MOSトランジスタN21、第1の反転部(INV1)29の制御用N−MOSトランジスタN31はHレベルの信号を受けることにより、オン状態となる。また、Node2は、第3の反転部(INV3)31によりNode1の逆極性のため、第2の反転部(INV2)30の制御用P−MOSトランジスタP31及び第1の反転部(INV1)29の制御用P−MOSトランジスタP21はローアクティブであるのでオン状態となる。このため、PADノード25の電位レベルを第1の反転部(INV1)29で一旦受け、それを第2の反転部(INV2)30でPADノード25へフィードバックさせる。なお、このバスキーパ回路22が、PADノード25の電位をHレベル、又はLレベルのどちらに安定させるように動作するかは、第1の反転部(INV1)の論理閾値を基準に決定される。
【0035】
次に、制御入力ENがLレベルのときについて説明する。出力バッファ22は、出力モードとされる。出力バッファ22が出力モードとされたと同時に前記制御入力ENと同じ符号の信号が供給されるバスキーパ回路28は、機能停止状態、すなわち無効化される。
【0036】
Node1は前記EN信号と同極性の為、第2の反転部(INV2)30の制御用N−MOSトランジスタN21、第1の反転部(INV1)29の制御用N−MOSトランジスタN31はLレベルの信号を受けることにより、オフ状態となる。また、Node2は、第3の反転部(INV3)31によりNode1の逆極性とされるため、第2の反転部(INV2)30の制御用P−MOSトランジスタP31及び第1の反転部(INV1)29の制御用P−MOSトランジスタP21もオフ状態となる。このため、PAD25のノード、及び、Node3から見たバスキーパ回路28の出力状態はハイインピーダンスHiZとなる。
【0037】
図4には、前記出力バッファ22のモードに基づいてバスキーパ回路28がどのように動作するかを時系列的に示す。先ず、前記制御入力ENがLであり出力モードとされているとき、時間t1で制御入力ENがHに変わり、ハイインピーダンスモードが指示されたとする。このとき、PADノード25の電位は、INV1の論理しきい値80の下であって不定状態のa点にあるとする。バスキーパ回路28は、PADノード25の電位レベルを不定状態のa点から安定状態のグランドのLレベルの点bに下げてこの安定状態を保持する。
【0038】
時刻t2において前記制御入力ENがHからLに変わり出力モードが指示されると、同時にバスキーパ回路28は、前述したように、制御入力ENのLと同じ符号の信号を受け、第1の反転部29及び第2の反転部30の各制御用MOSトランジスタをオフとし、無効化状態となる。
【0039】
時刻t3になり今度は前記制御入力ENがLからHに変わり、出力バッファ22が出力モードからハイインピーダンスモードに変わったとする。このときのPADノード25の電位は、INV1の論理しきい値80の上であって不定状態のd点にあるとする。バスキーパ回路28は、PADノード25の電位レベルを不定状態のd点から安定状態の電源電圧のHレベルの点eに上げてこの安定状態を保持する。このような安定状態であれが、もしノイズが乗っても論理しきい値80を跨ぐことはないのでHのまま安定することになる。
【0040】
したがって、バスキーパ回路28をこのような安定状態に保っておけば、PADノードの電位状態がどのように変化しようとも、出力回路22との出力衝突を防ぐことができる。すなわち、出力回路22のP−MOSトランジスタP1と第2の反転部(INV2)30のN−MOSトランジスタN21に接続されたグランドとの間で電源電圧からの貫通電流の流れる経路を切って貫通電流を防ぐことができる。また、その信号を入力部として受ける、第1の反転部(INV1)でも無駄な動作を防ぐことができる。
【0041】
第1実施例の出力装置20によれば、貫通電流の削減と無駄な動作を防止することができ、無駄に電流を消費することを防ぐことが出来るので、モバイル用途などに必要な、低消費電力化に貢献することができる。また、電源〜グランド間に流れる電流も抑制できるので、ノイズの発生源となる現象を低減できる。さらに、メインバッファの出力電流のロスを低減できるため、立ち上がり時間(Rise Time),立ち下がり時間(Fall Time)への影響もほぼ無視できるくらい小さくなり、高速動作に貢献することができる。また、出力モードからハイインピーダンスモードに切り替わるときには、バスキーパ回路28を動作させてPADノード25の電位レベルを不定状態から安定状態にし、この安定状態を保持することができる。
【0042】
次に、出力装置の他の具体例を第2実施例として説明する。この第2実施例も、図1に示したシステム10にあって、LSI13のチップ13aから入力されたデータをバス11に出力する出力装置40である。
【0043】
この出力装置40は、図5に示すように、前記第1実施例の出力装置20と概略的には同じ構成であるが、バスキーパ回路28の代わりにバスキーパ回路41を用いている点が異なる。特に、バスキーパ回路41は、図6に示すように、第1の反転部29の出力から第2の反転部30の入力に向かうノードと接地との間に、第3の反転部31の出力(Node2)がゲートに接続されるN−MOSトランジスタN41を備えている。
【0044】
出力モードのとき、Node1は前記EN信号と同極性の為、第2の反転部(INV2)30の制御用N−MOSトランジスタN21、第1の反転部(INV1)29の制御用N−MOSトランジスタN31はLレベルの信号を受けることにより、オフ状態となる。また、Node2は、第3の反転部(INV3)31によりNode1の逆極性とされるため、第2の反転部(INV2)30の制御用P−MOSトランジスタP31及び第1の反転部(INV1)29の制御用P−MOSトランジスタP21もオフ状態となる。このため、PADノード25、及び、Node3から見たバスキーパ回路28の出力状態はハイインピーダンスHiZとなる。このとき、Node3は不定状態になってしまうため、N−MOSトランジスタN41を用いLへ固定している。Node1の逆極性とされたNode2、つまりHレベルがN−MOSトランジスタ41のゲートに供給されるのでこのトランジスタN41はオンとなり、出力モード中はLに固定されることになり、不定ノードは無くなる。
【0045】
したがって、バスキーパ回路28をこのような安定状態に保っておけば、PADノードの電位状態がどのように変化しようとも、出力回路22との出力衝突を防ぐことができる。すなわち、出力回路22のP−MOSトランジスタP1と第2の反転部(INV2)30のN−MOSトランジスタN21に接続されたグランドとの間で電源電圧からの貫通電流の流れる経路を切って貫通電流を防ぐことができる。また、その信号を入力部として受ける、第1の反転部(INV1)でも無駄な動作を防ぐことができる。
【0046】
第2実施例の出力装置40によれば、貫通電流の削減と無駄な動作の防止により、無駄に電流を消費することを防ぐことが出来るので、モバイル用途などに必要な、低消費電力化に貢献することができる。また、電源〜グランド間に流れる電流も抑制できるので、ノイズの発生源となる現象を低減できる。また、メインバッファの出力電流のロスを低減できるため、立ち上がり時間(Rise Time),立ち下がり時間(Fall Time)への影響もほぼ無視できるくらい小さくなり、高速動作に貢献することができる。さらに、出力モードからハイインピーダンスモードに切り替わるときには、バスキーパ回路41を動作させてPADノード25の電位レベルを不定状態から安定状態にし、この安定状態を保持することができる。またさらに、出力モード中は、第1の反転部29から第2の反転部30への不定ノード状態を防止することができる。
【0047】
次に、双方向入出力装置の具体例を第3実施例として説明する。この第3実施例は、図7に示すように、基板上のバス11を複数の半導体集積回路(LSI)12,13,14,15で共有するシステム10にあって、LSI12のチップ12aから入力されたデータをバス11に出力すると共に、バス11側から供給されたデータをLSI12に入力する双方向入出力装置100である。
【0048】
この双方向入出力装置100は、LSIチップ12a側から入力端子を介して入力されたデータをPADノードを介してバス11に出力すると共に、バス11側から供給されたデータをLSI12に入力するので、例えば、ランダムアクセスメモリ(RAM)や、CPUなどに内蔵される。
【0049】
図8には、双方向入出力装置100の概略的な構成を示す。前記第1実施例の出力装置20の出力バッファ22に入力バッファ101を並列接続し、バス11からPADノード25を介して供給されたデータを入力バッファ101を通して出力端子102からLSIチップ12aに入力する構成である。
【0050】
また、この双方向入出力装置100の出力バッファ22とバスキーパ回路28の詳細な構成は図3に示したのと同じであるのでここでは説明を省略する。
【0051】
この双方入出力装置100は、出力モード時に前記第1実施例と同様に貫通電流の削減と無駄な動作を防止することができ、無駄に電流を消費することを防ぐことが出来るので、モバイル用途などに必要な、低消費電力化に貢献することができる。また、電源〜グランド間に流れる電流も抑制できるので、ノイズの発生源となる現象を低減できる。さらに、メインバッファの出力電流のロスを低減できるため、立ち上がり時間(Rise Time),立ち下がり時間(Fall Time)への影響もほぼ無視できるくらい小さくなり、高速動作に貢献することができる。また、出力モードからハイインピーダンスモードに切り替わるときには、バスキーパ回路28を動作させてPADノード25の電位レベルを不定状態から安定状態にし、この安定状態を保持することができる。さらに、入力モードからハイインピーダンスモードに切り替わるときにも、バスキーパ回路28を動作させてPADノード25の電位レベルを不定状態から安定状態にし、この安定状態を保持することができる。
【0052】
なお、この第3実施例の双方入出力装置100は、前記第2実施例において用いたバスキーパ回路41をバスキーパ回路28の代わりに用い、N−MOSトランジスタN41を動作させて、出力モード中に、第1の反転部29から第2の反転部30への不定ノード状態を防止することができる。
【0053】
【発明の効果】
本発明に係る出力装置は、出力バッファ手段とバスキーパ手段とを備え、バスキーパ手段は、出力バッファ手段にてハイインピーダンスモードになったときにはバスへの接続ノードを出力バッファ手段のHレベル又はLレベルに設定し、かつ出力バッファ手段が出力モードになったときには無効化されるので、PADノード側をドライブするメインバッファ出力状態が、LowからHigh、又は、HighからLowへ変化するときにでも、貫通電流を発生させずに、消費電力を減らし、またトランジスタの劣化を防ぐことができる。
【0054】
本発明に係る双方向入出力装置は、入力バッファ手段と出力バッファ手段とバスキーパ手段とを備え、バスキーパ手段は、出力バッファ手段にてハイインピーダンスモードになったときにはバスへの接続ノードを出力バッファ手段のHレベル又はLレベルに設定し、かつ出力バッファ手段が出力モードになったときには無効化されるので、PADノード側をドライブするメインバッファ出力状態が、LowからHigh、又は、HighからLowへ変化するときにでも、貫通電流を発生させずに、消費電力を減らし、またトランジスタの劣化を防ぐことができる。さらに、ハイインピーダンスモードから入力モード/又は出力モードになったときには、PADノード25の電位レベルを不定状態から安定状態にし、この安定状態を保持することができる。
【図面の簡単な説明】
【図1】第1実施例の出力装置が適用される基板上のバスを複数の半導体集積回路(LSI)で共有するシステム構成図である。
【図2】第1実施例の出力装置の概略構成図である。
【図3】出力装置の出力バッファとバスキーパ回路の詳細な回路構成図である。
【図4】出力装置の動作状態を時系列的に示す図である。
【図5】第2実施例の出力装置の概略構成図である。
【図6】第2実施例の出力装置の出力バッファとバスキーパ回路の詳細な回路構成図である。
【図7】第3実施例の双方向入出力装置が適用される基板上のバスを複数の半導体集積回路(LSI)で共有するシステム構成図である。
【図8】第3実施例の双方向入出力装置の概略構成図である。
【図9】従来の双方向入出力装置が適用される基板上のバスを複数の半導体集積回路(LSI)で共有するシステム構成図である。
【図10】従来の双方向入出力装置の概略構成図である。
【図11】従来の双方向入出力装置の出力バッファとバスキーパ回路の詳細な構成図である。
【図12】従来のバスキーパ回路の動作を説明するための図である。
【図13】従来のバスキーパ回路の課題を説明するためのタイミングチャートである。
【図14】従来のバスキーパ回路の課題を説明するための特性図である。
【符号の説明】
10 半導体集積システム、11 バス、20,40 出力装置、22 出力バッファ、25 PADノード、28 バスキーパ回路、29 第1の反転部、30 第2の反転部、100 双方向入出力装置
Claims (18)
- 半導体集積回路から入力されたデータをバスに出力する出力装置において、
前記半導体集積回路から入力端子に入力されたデータを前記バスへの接続ノードを介して出力するモードにするか或いはハイインピーダンスのモードにするかを制御端子への制御入力に応じて選択する出力バッファ手段と、
前記バスの電位の不定状態の影響から前記出力バッファ手段に不要な電流を流さないために前記バスの状態を保持するバスキーパ手段とを備え、
前記バスキーパ手段は前記出力バッファ手段にてハイインピーダンスモードになったときには前記バスへの接続ノードを前記出力バッファ手段のHレベル又はLレベルに設定し、かつ前記出力バッファ手段が出力モードになったときには無効化される
ことを特徴とする出力装置。 - 共通のバスに接続された複数の半導体集積回路の何れか一つの半導体集積回路の出力装置として用いられることを特徴とする請求項1記載の出力装置。
- 前記何れか一つの半導体集積回路は、前記複数の半導体集積回路の内で駆動電流が最も大きいものであることを特徴とする請求項2記載の出力装置。
- 前記何れか一つの半導体集積回路は、前記複数の半導体集積回路の内で出力頻度が最も多いものであることを特徴とする請求項2記載の出力装置。
- 前記出力バッファ手段の前記接続ノードへの電位状態がLレベルからHレベルに変化するときに、前記バスキーパ手段を無効化することを特徴とする請求項1記載の出力装置。
- 前記出力バッファ手段の前記接続ノードへの電位状態がHレベルからLレベルに変化するときに、前記バスキーパ手段を無効化することを特徴とする請求項1記載の出力装置。
- 前記バスキーパ手段は、相補的なMOSインバータの電源電圧側及びグランド側にそれぞれ制御用MOSトランジスタを接続してなる第1の反転部を入力側に、前記第1の反転部と同じ構成の第2の反転部を出力側に備え、前記出力バッファ手段が出力モードにされると、それぞれ電源電圧側に接続されている制御用MOSトランジスタとグランド側に接続されている制御用MOSトランジスタとを開放して、無効化状態となることを特徴とする請求項1記載の出力装置。
- 前記バスキーパ手段は、前記制御入力と同じ入力符号の値を反転する第3の反転手段を備え、前記出力バッファ手段が出力モードにされると前記制御端子への制御入力と同じ符号の値を前記第1の反転部及び第2の反転部のグランド側の制御用MOSトランジスタが受けてオフとされ、また前記制御入力を第3の反転部が受けて反転した符号の値を前記第1の反転部及び第2の反転部の電源電圧側のローアクティブの制御用MOSトランジスタが受けてオフとされることを特徴とする請求項7記載の出力装置。
- 前記バスキーパ手段は、前記第1の反転部の出力からと第2の反転部の入力に向かうノードと接地との間に、前記第3の反転部の出力がゲートに接続されるトランジスタを設け、不定状態を無くすために用いることを特徴とする請求項7記載の出力装置。
- バス側から供給されたデータを半導体集積回路に入力すると共に、半導体集積回路から入力されたデータをバスに出力する双方向入出力装置において、
前記半導体集積回路から入力端子に入力されたデータを前記バスへの接続ノードを介して出力するモードにするか或いはハイインピーダンスのモードにするかを制御端子への制御入力に応じて選択する出力バッファ手段と前記バス側から供給されたデータを前記半導体集積回路に入力する入力バッファ手段とを備える双方向入出力バッファ手段と、
前記バスの電位の不定状態の影響から前記双方向入出力バッファ手段の前記出力バッファ手段及び入力バッファ手段に不要な電流を流さないために前記バスの状態を保持するバスキーパ手段とを備え、
前記バスキーパ手段は、前記出力バッファ手段にてハイインピーダンスモードになったときには前記バスへの接続ノードを前記出力バッファ手段のHレベル又はLレベルに設定し、かつ前記出力バッファ手段が出力モードになったときには無効化される
ことを特徴とする双方向入出力装置。 - 共通のバスに接続された複数の半導体集積回路の何れか一つの半導体集積回路の双方向入出力装置として用いられることを特徴とする請求項10記載の双方向入出力装置。
- 前記何れか一つの半導体集積回路は、前記複数の半導体集積回路の内で駆動電流が最も大きいものであることを特徴とする請求項11記載の双方向入出力装置。
- 前記何れか一つの半導体集積回路は、前記複数の半導体集積回路の内で出力頻度が最も多いものであることを特徴とする請求項11記載の双方向入出力装置。
- 前記出力バッファ手段の前記接続ノードの電位状態がLレベルからHレベルに変化するときに、前記バスキーパ手段を無効化することを特徴とする請求項10記載の双方向入出力装置。
- 前記出力バッファ手段の前記接続ノードの電位状態がHレベルからLレベルに変化するときに、前記バスキーパ手段を無効化することを特徴とする請求項10記載の双方向入出力装置。
- 前記バスキーパ手段は、相補的なMOSインバータの電源電圧側及びグランド側にそれぞれ制御用MOSトランジスタを接続してなる第1の反転部を入力側に、前記第1の反転部と同じ構成の第2の反転部を出力側に備え、前記出力バッファ手段が出力モードにされると、それぞれ電源電圧側に接続されている制御用MOSトランジスタとグランド側に接続されている制御用MOSトランジスタとを開放して、無効化状態となることを特徴とする請求項10記載の双方向入出力装置。
- 前記バスキーパ手段は、前記制御入力と同じ入力符号の値を反転する第3の反転手段を備え、前記出力バッファ手段が出力モードにされると前記制御端子への制御入力と同じ符号の値を前記第1の反転部及び第2の反転部のグランド側の制御用MOSトランジスタが受けてオフとされ、また前記制御入力を第3の反転部が受けて反転した符号の値を前記第1の反転部及び第2の反転部の電源電圧側のローアクティブの制御用MOSトランジスタが受けてオフとされることを特徴とする請求項16記載の双方向入出力装置。
- 前記バスキーパ手段は、前記第1の反転部の出力からと第2の反転部の入力に向かうノードと接地との間に、前記第3のインバータの出力がゲートに接続されるトランジスタを設け、不定状態を無くすために用いることを特徴とする請求項16記載の双方向入出力装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003161131A JP2004362346A (ja) | 2003-06-05 | 2003-06-05 | 出力装置及び双方向入出力装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003161131A JP2004362346A (ja) | 2003-06-05 | 2003-06-05 | 出力装置及び双方向入出力装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2004362346A true JP2004362346A (ja) | 2004-12-24 |
Family
ID=34053682
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003161131A Pending JP2004362346A (ja) | 2003-06-05 | 2003-06-05 | 出力装置及び双方向入出力装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2004362346A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20140113478A (ko) | 2013-03-14 | 2014-09-24 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
US11264989B1 (en) | 2020-08-07 | 2022-03-01 | Kabushiki Kaisha Toshiba | Semiconductor device |
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-
2003
- 2003-06-05 JP JP2003161131A patent/JP2004362346A/ja active Pending
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Publication number | Priority date | Publication date | Assignee | Title |
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|
A131 | Notification of reasons for refusal |
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A02 | Decision of refusal |
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