JP2005159697A - 半導体集積回路 - Google Patents
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Abstract
【課題】 複数の電源電圧が供給されて動作する半導体集積回路において、入力回路の動作速度の低下や基板面積の増加をできるだけ抑えながら、入力バッファに電源電圧が供給されていない場合の貫通電流の発生を防止する。
【解決手段】 この半導体集積回路は、電源電圧HVDDが供給されているときに、半導体集積回路に設けられた入力端子に入力される信号に基づいて信号を出力する入力バッファ10と、入力バッファの出力に第1の端子が接続されたスイッチ回路30と、第1の制御信号に従って、スイッチ回路の開閉を制御する第2の制御信号を生成する制御信号生成回路50、60と、第1の制御信号に従って、スイッチ回路の第2の端子における電位を固定する電位固定回路40と、第2の電源電圧が供給されているときに、スイッチ回路の第2の端子における電位に基づいて信号を出力する次段回路20とを具備する。
【選択図】 図1
【解決手段】 この半導体集積回路は、電源電圧HVDDが供給されているときに、半導体集積回路に設けられた入力端子に入力される信号に基づいて信号を出力する入力バッファ10と、入力バッファの出力に第1の端子が接続されたスイッチ回路30と、第1の制御信号に従って、スイッチ回路の開閉を制御する第2の制御信号を生成する制御信号生成回路50、60と、第1の制御信号に従って、スイッチ回路の第2の端子における電位を固定する電位固定回路40と、第2の電源電圧が供給されているときに、スイッチ回路の第2の端子における電位に基づいて信号を出力する次段回路20とを具備する。
【選択図】 図1
Description
本発明は、一般に、ゲートアレイ、エンベッデドアレイ、ASIC(Application SpecificIC:特定用途向けIC)等の半導体集積回路に関し、特に、複数の電源電圧が供給されて動作する半導体集積回路に関する。
近年、各種の電子機器の高速動作や低消費電力を実現するために、これらの電子機器において使用される半導体集積回路の高集積化や低電圧化が進んでいる。しかし、全ての半導体集積回路の動作電圧を一律に低電圧化することは、デバイス固有の特性を考慮すると、極めて困難である。従って、異なる電源電圧で動作する複数の半導体集積回路が互いに接続される場合が生じる。
そのような場合に対応するために、高い電源電圧が供給されて動作する入力バッファと低い電源電圧が供給されて動作する次段回路とを含む入力回路を有する半導体集積回路が開発されている。図5に、従来の半導体集積回路における入力回路の例を示す。この例においては、入力バッファ及び次段回路として、インバータが用いられている。
図5に示す入力回路は、高い電源電圧HVDD(例えば、3.3V)が供給される入力バッファ10と、低い電源電圧LVDD(例えば、1.8V)が供給される次段回路20とを含んでいる。外部回路から入力端子(入力パッド)PDを介して入力バッファ10に入力信号が供給されると、入力バッファ10は、この入力信号に基づいて電流増幅を行い、出力信号を次段回路20に供給する。
このような半導体集積回路において、外部回路とのアクセスを行わないときには、消費電力低減等の理由により、電源電圧LVDDが供給されたまま電源電圧HVDDの供給が停止される場合がある。そのような場合には、入力バッファ10の出力端子がハイ・インピーダンス状態となるので、次段回路20の入力電位が不定状態となってしまう。その電位によっては、次段回路20において直列接続されているPチャネルMOSトランジスタ及びNチャネルMOSトランジスタの両方が共にオンして、貫通電流I0が流れてしまうという問題があった。この問題を解決するために、入力バッファに電源電圧HVDDが供給されない場合に、入力系統の信号レベルを固定することが考えられる。そのような入力回路の例を、図6〜図8に示す。
図6に、下記の特許文献1に開示されている信号インタフェース回路と同様の入力回路の例を示す。図6に示す入力回路においては、入力バッファ10と次段回路20との間に、プルダウン用のNチャネルMOSトランジスタ11が設けられており、トランジスタ11のゲートには、インバータ12を介してコントロール信号が供給される。
入力バッファ10に電源電圧HVDDが供給されない場合に、コントロール信号をローレベルにすれば、トランジスタ11にハイレベルのゲート電位が供給されてトランジスタ11がオンし、入力バッファ10の出力レベルがローレベルに固定される。しかしながら、コントロール信号をローレベルにするタイミングが電源電圧HVDDの供給を停止するタイミングよりも早い場合には、入力バッファ10の出力端子からトランジスタ11を介して接地電位に貫通電流が流れてしまい、コントロール信号をローレベルにするタイミングが電源電圧HVDDの供給を停止するタイミングよりも遅い場合には、次段回路20に貫通電流が流れてしまうおそれがある。
図7に示す入力回路においては、次段回路としてNAND回路13を用いている。NAND回路13は、入力バッファ10の出力信号とコントロール信号との論理積を求め、これを反転して出力する。電源電圧HVDDの供給を停止するのと同時か、それよりも前に、コントロール信号をローレベルにすれば、貫通電流が流れることなく、NAND回路13の出力信号をハイレベルに固定することができる。
しかしながら、2個のトランジスタによって構成されるインバータとは異なり、NAND回路13は4個のトランジスタによって構成され、その内の2つのNチャネルMOSトランジスタが直列に接続されるので、インバータと同様の電流供給能力を得ようとするとレイアウト面積が増加してしまう。1つの半導体集積回路には多数の入力回路が設けられているので、個々の入力回路のレイアウト面積が増加すると、半導体基板全体の面積を増加させる必要が生じる。
図8に示す入力回路においては、NAND回路13の後段にインバータ14及び15を設けることにより、電流供給能力を向上させている。しかしながら、2個のインバータを追加することにより、図7に示す入力回路と同様に、基板面積が増加してしまう。また、次段回路においてNAND回路と2個のインバータが直列に接続されるので、入力回路の動作速度も低下してしまう。
特開平9−130223号公報(第1頁、図1)
そこで、上記の点に鑑み、本発明は、複数の電源電圧が供給されて動作する半導体集積回路において、入力回路の動作速度の低下や基板面積の増加をできるだけ抑えながら、入力バッファに電源電圧が供給されていない場合の貫通電流の発生を防止することを目的とする。
以上の課題を解決するため、本発明に係る半導体集積回路は、複数の電源電圧が供給されて動作する半導体集積回路であって、第1の電源電圧が供給されているときに、半導体集積回路に設けられた入力端子に入力される信号に基づいて信号を出力する入力バッファと、第1の端子と第2の端子とを有し、入力バッファの出力端子に第1の端子が接続され、第1の端子と第2の端子との間を電気的に開閉するスイッチ回路と、第1の制御信号に従って、スイッチ回路の開閉を制御する第2の制御信号を生成する制御信号生成回路と、第1の制御信号に従って、スイッチ回路の第2の端子における電位を固定する電位固定回路と、第2の電源電圧が供給されているときに、スイッチ回路の第2の端子における電位に基づいて信号を出力する次段回路とを具備する。
ここで、入力バッファが、直列に接続されたPチャネルMOSトランジスタとNチャネルMOSトランジスタとによって構成されるインバータを含むようにしても良い。
また、スイッチ回路が、並列に接続されたPチャネルMOSトランジスタとNチャネルMOSトランジスタとによって構成されるトランスファゲートを含むようにしても良い。
また、スイッチ回路が、並列に接続されたPチャネルMOSトランジスタとNチャネルMOSトランジスタとによって構成されるトランスファゲートを含むようにしても良い。
その場合には、制御信号生成回路が、第2の電源電圧が供給されているときに、第1の制御信号を反転するインバータと、第1の電源電圧が供給されているときに、第1の制御信号、及び、インバータによって反転された第1の制御信号のレベルをシフトさせることにより、第1の制御信号が第1のレベルであるときにスイッチ回路を閉じ、第1の制御信号が第2のレベルであるときにスイッチ回路を開くように差動の第2の制御信号を生成するレベルシフタとを含むようにしても良い。
あるいは、スイッチ回路が、入力バッファの出力端子と次段回路の入力端子との間にソース・ドレイン経路が接続されたPチャネルMOSトランジスタを含むようにしても良い。その場合には、半導体集積回路が、次段回路の出力信号のレベルに従って、スイッチ回路の第2の端子における電位をプルダウンするNチャネルMOSトランジスタをさらに具備することが望ましい。
さらに、制御信号生成回路が、第2の電源電圧が供給されているときに、第1の制御信号を反転するインバータと、第1の電源電圧が供給されているときに、第1の制御信号、及び、インバータによって反転された第1の制御信号のレベルをシフトさせることにより、第1の制御信号が第1のレベルであるときにスイッチ回路を閉じ、第1の制御信号が第2のレベルであるときにスイッチ回路を開くように第2の制御信号を生成するレベルシフタとを含むようにしても良い。
また、電位固定回路が、第1の制御信号が第2のレベルであるときにスイッチ回路の第2の端子における電位をプルダウンするNチャネルMOSトランジスタを含むようにしても良い。
以上において、第1の電源電圧は、第2の電源電圧よりも高くすることができる。
以上において、第1の電源電圧は、第2の電源電圧よりも高くすることができる。
以上の様に構成した本発明によれば、第2の電源電圧が供給されたまま第1の電源電圧の供給が停止される際に、第1の制御信号を第1のレベルから第2のレベルに変化させることにより、次段回路に貫通電流が流れないようにすることができる。また、第1の電源電圧が供給されている状態で第1の制御信号を第1のレベルから第2のレベルに変化させても、貫通電流が流れる経路は発生しない。スイッチ回路として、トランスファゲートや、ソース・ドレイン経路を信号伝送経路としたPチャネルMOSトランジスタを用いることにより、信号の遅延をほとんど増加させることがない。また、次段回路としては、通常のインバータを用いることができるので、レイアウト面積の増加を最小限に抑えることができる。
以下、本発明を実施するための最良の形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図1は、本発明の第1の実施形態に係る半導体集積回路に含まれている入力回路の構成を示す図である。この半導体集積回路は、複数の電源電圧として、第1の電源電圧HVDD(本実施形態においては、3.3Vとする)と、第2の電源電圧LVDD(本実施形態においては、1.8Vとする)とが供給されて動作する。
図1は、本発明の第1の実施形態に係る半導体集積回路に含まれている入力回路の構成を示す図である。この半導体集積回路は、複数の電源電圧として、第1の電源電圧HVDD(本実施形態においては、3.3Vとする)と、第2の電源電圧LVDD(本実施形態においては、1.8Vとする)とが供給されて動作する。
図1に示すように、この半導体集積回路に含まれている入力回路は、電源電圧HVDDが供給されているときに、外部回路から入力端子(入力パッド)PDに供給される入力信号に基づいて信号を出力する入力バッファ10と、入力バッファ10の出力端子に第1の端子が接続されたスイッチ回路30と、コントロール信号に従って、スイッチ回路30の開閉を制御するゲート電位を生成するレベルシフタ50と、電源電圧LVDDが供給されているときにコントロール信号を反転するインバータ60と、コントロール信号に従って、スイッチ回路30の第2の端子における電位を固定するプルダウン回路40と、電源電圧LVDDが供給されているときに、スイッチ回路30の第2の端子における電位に基づいて信号を出力する次段回路20とを有している。
入力バッファ10としては、図1に示すように、直列に接続されたPチャネルMOSトランジスタQP01とNチャネルMOSトランジスタQN01とによって構成されるインバータが用いられている。このインバータは、電源電圧HVDDが供給されているときに、入力端子PDに入力される信号を反転して出力する。
次段回路20としては、入力バッファ10と同様に、インバータが用いられている。このインバータは、電源電圧LVDDが供給されているときに、スイッチ回路30の第2の端子における電位を反転して出力する。
スイッチ回路30としては、並列に接続されたPチャネルMOSトランジスタQP02とNチャネルMOSトランジスタQN02とによって構成されるトランスファゲート(アナログスイッチ)が用いられている。スイッチ回路30は、トランジスタQP02及びQN02のゲート電位に従って、第1の端子と第2の端子との間を電気的に開閉する。
プルダウン回路40は、コントロール信号がハイレベルであるときにスイッチ回路30の第2の端子における電位をプルダウンするNチャネルMOSトランジスタQN03によって構成される。なお、プルダウン回路の替わりに、プルアップ回路を用いるようにしても良い。
レベルシフタ50は、PチャネルMOSトランジスタQP11及びNチャネルMOSトランジスタQN11によって構成される第1のインバータと、PチャネルMOSトランジスタQP21及びNチャネルMOSトランジスタQN21によって構成される第2のインバータと、電源電圧HVDDとトランジスタQP11との間に接続されたPチャネルMOSトランジスタQP12と、電源電圧HVDDとトランジスタQP21との間に接続されたPチャネルMOSトランジスタQP22とを含んでいる。
レベルシフタ50において、第1のインバータは、コントロール信号を反転して、第1の出力信号を生成する。一方、第2のインバータは、インバータ60から出力される反転コントロール信号を反転して、第2の出力信号を生成する。第1の出力信号は、トランジスタQP22のゲートに印加され、第2の出力信号は、トランジスタQP12のゲートに印加される。
このようにして、レベルシフタ50は、コントロール信号及び反転コントロール信号のレベルをシフトさせることにより、コントロール信号がローレベルであるときに、ハイレベル(電源電圧HVDD)の第1の出力信号とローレベルの第2の出力信号とを生成し、コントロール信号がハイレベルであるときに、ローレベルの第1の出力信号とハイレベル(電源電圧HVDD)の第2の出力信号とを生成する。この差動の出力信号は、スイッチ回路30を構成するトランジスタQP02及びQN02に、ゲート電位として供給される。
電源電圧HVDD及び電源電圧LVDDが供給されているときには、コントロール信号がローレベルとされ、レベルシフタ50は、ハイレベルの第1の出力信号とローレベルの第2の出力信号とを生成し、スイッチ回路30を閉じる。電源電圧LVDDが供給されたまま電源電圧HVDDの供給が停止される際に、コントロール信号をローレベルからハイレベルに変化させることにより、レベルシフタ50は、ローレベルの第1の出力信号とハイレベルの第2の出力信号とを生成し、スイッチ回路30をオープン状態にすることができ、電源電圧HVDDの供給が停止された後も、その状態が維持される。また、プルダウン回路40は、コントロール信号がハイレベルであるときに、スイッチ回路30の第2の端子における電位をプルダウンするので、次段回路20の入力電位は、ローレベルに保たれる。
このような入力回路によれば、電源電圧LVDDが供給されたまま電源電圧HVDDの供給が停止される場合において、次段回路20に貫通電流I0が流れてしまうおそれがなくなる。また、電源電圧HVDDが供給されている状態でコントロール信号をローレベルからハイレベルに変化させても、貫通電流が流れる経路は発生しない。なお、スイッチ回路30が閉じているときには、入力バッファ10から出力された信号が次段回路20に入力されるまでの遅延は、ほとんど発生しない。
次に、本発明の第2の実施形態について説明する。
図2は、本発明の第2の実施形態に係る半導体集積回路に含まれている入力回路の構成を示す図である。本発実施形態は、電源電圧HVDD及び電源電圧LVDDが供給されているときにコントロール信号をハイレベルとし、電源電圧LVDDが供給されたまま電源電圧HVDDの供給が停止される際にコントロール信号をハイレベルからローレベルに変化させる場合に対応するものであり、インバータ60の配置が、第1の実施形態とは異なっている。その他の点に関しては、第1の実施形態と同様である。
図2は、本発明の第2の実施形態に係る半導体集積回路に含まれている入力回路の構成を示す図である。本発実施形態は、電源電圧HVDD及び電源電圧LVDDが供給されているときにコントロール信号をハイレベルとし、電源電圧LVDDが供給されたまま電源電圧HVDDの供給が停止される際にコントロール信号をハイレベルからローレベルに変化させる場合に対応するものであり、インバータ60の配置が、第1の実施形態とは異なっている。その他の点に関しては、第1の実施形態と同様である。
本発実施形態によれば、コントロール信号をローレベルとすることにより、スイッチ回路30をオープン状態にすることができ、電源電圧HVDDの供給が停止された後も、その状態が維持される。また、プルダウン回路40は、コントロール信号がローレベルであるときに、スイッチ回路30の第2の端子における電位をプルダウンするので、次段回路20の入力電位はローレベルに保たれる。
次に、本発明の第3の実施形態について説明する。
図3は、本発明の第3の実施形態に係る半導体集積回路に含まれている入力回路の構成を示す図である。本実施形態においては、スイッチ回路31として、入力バッファ10の出力端子にソース(第1の端子)が接続され、次段回路20の入力端子にドレイン(第2の端子)が接続されたPチャネルMOSトランジスタQP03を用いている。トランジスタQP03には、レベルシフタ50の第2の出力信号が、ゲート電位として供給される。
図3は、本発明の第3の実施形態に係る半導体集積回路に含まれている入力回路の構成を示す図である。本実施形態においては、スイッチ回路31として、入力バッファ10の出力端子にソース(第1の端子)が接続され、次段回路20の入力端子にドレイン(第2の端子)が接続されたPチャネルMOSトランジスタQP03を用いている。トランジスタQP03には、レベルシフタ50の第2の出力信号が、ゲート電位として供給される。
本発実施形態においては、電源電圧HVDD及び電源電圧LVDDが供給されているときに、コントロール信号をローレベルとすることにより、レベルシフタ50がローレベルの第2の出力信号を生成し、スイッチ回路31を閉じる。ただし、トランジスタQP03のドレイン、即ち、スイッチ回路31の第2の端子は、完全にローレベルとはならないので、これを完全にローレベルとするために、NチャネルMOSトランジスタQN04によって構成される補助スイッチ回路32を設けている。次段回路20の出力電位がハイレベルになると、トランジスタQN04がオンして、次段回路20の入力電位を完全にローレベルとする。
電源電圧LVDDが供給されたまま電源電圧HVDDの供給が停止される際に、コントロール信号をローレベルからハイレベルに変化させることにより、レベルシフタ50がハイレベルの第2の出力信号を生成し、スイッチ回路31をオープン状態にすることができ、電源電圧HVDDの供給が停止された後も、その状態が維持される。また、プルダウン回路40は、コントロール信号がハイレベルであるときに、スイッチ回路31の第2の端子における電位をプルダウンするので、次段回路20の入力電位はローレベルに保たれる。その他の点に関しては、第1の実施形態と同様である。
次に、本発明の第4の実施形態について説明する。
図4は、本発明の第4の実施形態に係る半導体集積回路に含まれている入力回路の構成を示す図である。本発実施形態は、電源電圧HVDD及び電源電圧LVDDが供給されているときにコントロール信号をハイレベルとし、電源電圧LVDDが供給されたまま電源電圧HVDDの供給が停止される際にコントロール信号をハイレベルからローレベルに変化させる場合に対応するものであり、インバータ60の配置が、第3の実施形態とは異なっている。その他の点に関しては、第3の実施形態と同様である。
図4は、本発明の第4の実施形態に係る半導体集積回路に含まれている入力回路の構成を示す図である。本発実施形態は、電源電圧HVDD及び電源電圧LVDDが供給されているときにコントロール信号をハイレベルとし、電源電圧LVDDが供給されたまま電源電圧HVDDの供給が停止される際にコントロール信号をハイレベルからローレベルに変化させる場合に対応するものであり、インバータ60の配置が、第3の実施形態とは異なっている。その他の点に関しては、第3の実施形態と同様である。
コントロール信号をローレベルとすることにより、スイッチ回路31をオープン状態にすることができ、電源電圧HVDDの供給が停止された後も、その状態が維持される。また、プルダウン回路40は、コントロール信号がローレベルであるときに、スイッチ回路31の第2の端子における電位をプルダウンするので、次段回路20の入力電位はローレベルに保たれる。
本発明は、ゲートアレイ、エンベッデドアレイ、ASIC等の半導体集積回路において利用することが可能である。
10 入力バッファ、 20 次段回路、 30、31 スイッチ回路、 32 補助スイッチ回路、 40 プルダウン回路、 50 レベルシフタ、 60 インバータ、 PD 入力端子(入力パッド)、 QP01〜QP22 PチャネルMOSトランジスタ、 QN01〜QN21 NチャネルMOSトランジスタ
Claims (9)
- 複数の電源電圧が供給されて動作する半導体集積回路であって、
第1の電源電圧が供給されているときに、前記半導体集積回路に設けられた入力端子に入力される信号に基づいて信号を出力する入力バッファと、
第1の端子と第2の端子とを有し、前記入力バッファの出力端子に第1の端子が接続され、第1の端子と第2の端子との間を電気的に開閉するスイッチ回路と、
第1の制御信号に従って、前記スイッチ回路の開閉を制御する第2の制御信号を生成する制御信号生成回路と、
第1の制御信号に従って、前記スイッチ回路の第2の端子における電位を固定する電位固定回路と、
第2の電源電圧が供給されているときに、前記スイッチ回路の第2の端子における電位に基づいて信号を出力する次段回路と、
を具備する半導体集積回路。 - 前記入力バッファが、直列に接続されたPチャネルMOSトランジスタとNチャネルMOSトランジスタとによって構成されるインバータを含む、請求項1記載の半導体集積回路。
- 前記スイッチ回路が、並列に接続されたPチャネルMOSトランジスタとNチャネルMOSトランジスタとによって構成されるトランスファゲートを含む、請求項1又は2記載の半導体集積回路。
- 前記制御信号生成回路が、
第2の電源電圧が供給されているときに、第1の制御信号を反転するインバータと、
第1の電源電圧が供給されているときに、第1の制御信号、及び、前記インバータによって反転された第1の制御信号のレベルをシフトさせることにより、第1の制御信号が第1のレベルであるときに前記スイッチ回路を閉じ、第1の制御信号が第2のレベルであるときに前記スイッチ回路を開くように差動の第2の制御信号を生成するレベルシフタと、
を含む、請求項3記載の半導体集積回路。 - 前記スイッチ回路が、前記入力バッファの出力端子と前記次段回路の入力端子との間にソース・ドレイン経路が接続されたPチャネルMOSトランジスタを含む、請求項1又は2記載の半導体集積回路。
- 前記次段回路の出力信号のレベルに従って、前記スイッチ回路の第2の端子における電位をプルダウンするNチャネルMOSトランジスタをさらに具備する請求項5記載の半導体集積回路。
- 前記制御信号生成回路が、
第2の電源電圧が供給されているときに、第1の制御信号を反転するインバータと、
第1の電源電圧が供給されているときに、第1の制御信号、及び、前記インバータによって反転された第1の制御信号のレベルをシフトさせることにより、第1の制御信号が第1のレベルであるときに前記スイッチ回路を閉じ、第1の制御信号が第2のレベルであるときに前記スイッチ回路を開くように第2の制御信号を生成するレベルシフタと、
を含む、請求項5又は6記載の半導体集積回路。 - 前記電位固定回路が、第1の制御信号が第2のレベルであるときに前記スイッチ回路の第2の端子における電位をプルダウンするNチャネルMOSトランジスタを含む、請求項4又は7記載の半導体集積回路。
- 前記第1の電源電圧が、前記第2の電源電圧よりも高い、請求項1〜8のいずれか1項記載の半導体集積回路。
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WO2007135795A1 (ja) * | 2006-05-24 | 2007-11-29 | Sharp Kabushiki Kaisha | 表示装置の駆動回路およびデータ信号線駆動回路ならびに表示装置 |
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