JP2003258621A

JP2003258621A - インタフェースバッファ

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Publication number: JP2003258621A
Application number: JP2002049488A
Authority: JP
Inventors: Yasufumi Suzuki; 康文鈴木
Original assignee: Renesas Micro Systems Co Ltd
Current assignee: Renesas Micro Systems Co Ltd
Priority date: 2002-02-26
Filing date: 2002-02-26
Publication date: 2003-09-12
Anticipated expiration: 2022-02-26
Also published as: JP3667288B2

Abstract

(57)【要約】【課題】電源検知回路の貫通電流を防止した、出力が固
定できるインタフェースバッファを提供する。【解決手段】動作電圧が１．５Ｖのコア回路用の電源Ｖ
１で動作するコア回路８と、電源Ｖ１および動作電圧が
３．３Ｖのインタフェース用の電源Ｖ２で動作し、コア
回路８の出力１０２を受け、レベルシフトした出力１０
３を出力するインタフェース回路１０と、電源Ｖ１およ
び電源Ｖ２のオン、オフに対応して動作し、インタフェ
ース回路１０の出力を制御する電源検知回路１とを備
え、電源検知回路１のレベルシフト回路２は、Ｎｃｈト
ランジスタ１４，１５が２段縦積みで電源Ｖ２に接続さ
れインバータ３から成り、電源検知回路１の貫通電流を
防止するインタフェースバッファ。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、インタフェースバ
ッファに関し、特に、多電源で構成したインタフェース
電源の貫通電流を防止したインタフェースバッファに関
する。

【０００２】

【従来の技術】近年、情報処理装置の電子機器、特に、
携帯電話等の電子機器の低消費電力化のため、これらの
電子機器の動作電圧が下がってきていることは、周知の
事実である。その結果、これらの電子機器に搭載される
集積回路に使用される素子、例えば、トランジスタなど
の動作電圧も下がってきていることも、周知である。

【０００３】しかしながら、これらの電子機器に搭載さ
れる集積回路のチップ間のインタフェース電圧は、その
信号の伝送の問題等により、その動作電圧を下げられな
い。そのため、ＣＯＲＥ回路で使用している動作電圧と
インタフェースの動作電圧の差が、ますます広がってき
ている。

【０００４】また、低消費電力化のため、停止状態のチ
ップには電源供給を切断（ＯＦＦ）する方法が多く取ら
れている。そして、停止状態のチップと動作状態のチッ
プ間のインタフェースは接続されたままであるため、イ
ンタフェース電源は供給されたままである。

【０００５】したがって、ＣＯＲＥ回路の電源はＯＦＦ
するが、次段の動作状態のチップに対して動作を保障す
るため、インタフェースの論理出力は、固定電位の出力
をする必要がある。

【０００６】そのため、ＣＯＲＥ回路の電源がＯＦＦ、
インタフェース電源がＯＮ状態で各インタフェースブロ
ックの出力を固定するＣＯＲＥ領域の電源ＯＦＦ検知用
ブロックにおいて低電力化（貫通電流防止）が必要とな
っている。

【０００７】このような多電源に対する従来の電源検知
回路は、例えば、特開平９−２０５３５５号公報に記載
されている。この従来の電源検知回路の回路構成を図７
に示す。従来の電源検知回路は、異電位間の電源検知回
路付のインタフェースバッファが存在していないため、
特開平９−２０５３５５号公報特の回路をインタフェー
スバッファに適用し、電源検知回路付のインタフェース
バッファについて、図４を参照して説明する。

【０００８】まず、図７を参照して、従来の電源検知回
路の動作について説明する。

【０００９】電源Ｖ１がＯＦＦ状態で、電源Ｖ２がＯＮ
状態では、電源Ｖ１は、電位固定回路４のＰｃｈトラン
ジスタ２０が常にＯＮしているため、抵抗５とＰｃｈト
ランジスタ２０によりＯＦＦしている電源である、すな
わちフローティングとなっている電源Ｖ１の電位がＧＮ
Ｄとなり、Ｖ１電位固定回路４の出力６はＧＮＤとな
り、インバータ５０の出力信号１７Ｚは電源Ｖ２の電位
となり、ＯＲ回路３９Ｚの出力Ｓ３９Ｚは電源Ｖ２電位
固定となり、ＬＤ１１Ｚを無効化する。

【００１０】電源Ｖ１，電源Ｖ２がともにＯＮ状態で
は、Ｖ１電位固定回路４のＰｃｈトランジスタ２０が常
にＯＮしているため、Ｖ１電位固定回路４の出力６はＰ
ｃｈトランジスタ２０のＯＮ抵抗と抵抗５の抵抗比によ
り中間電位となるが、抵抗５の抵抗値はＰｃｈトランジ
スタ２０のＯＮ抵抗値に比べ十分大きく電源Ｖ１近くま
で電位が上がり、インバータ５０の出力１７ＺはＧＮＤ
となり、ＯＲ回路３９Ｚの出力Ｓ３９ＺはＬＤ１１Ｚに
より変化し、ＬＤ１１Ｚを有効化する。すなわち、電源
Ｖ１のＯＮ，ＯＦＦによりＬＤ１１Ｚを有効、無効の切
り替えを行う。

【００１１】次に、図４を参照して、特開平９−２０５
３５５号公報に記載の電源検知回路付インタフェースバ
ッファについて説明する。

【００１２】電源検知回路付インタフェースバッファ
は、コア回路用の１．５Ｖの電圧電源Ｖ１と、インタフ
ェース用の３．３Ｖの電圧電源Ｖ２を有する。

【００１３】電源検知回路５１は、抵抗５を含むＶ１電
位固定回路４と、インバータ５０から成る。

【００１４】インタフェース回路１０は、ＣＯＲＥ回路
８の出力を端子ＯＵＴに出力する回路で、インタフェー
ス用レベルシフト回路１１と、ＮＯＲ回路１２と、出力
バッファ１３から成る。

【００１５】電源Ｖ１がＯＦＦ、電源Ｖ２がＯＮ状態で
は、Ｖ１電位固定回路４のＰｃｈトランジスタ２０が常
にＯＮしているため、抵抗５とＰｃｈトランジスタ２０
によりＯＦＦしている電源、すなわちフローティングと
なっている電源Ｖ１の電位がＧＮＤとなり、Ｖ１電位固
定回路４の出力６はＧＮＤとなり、インバータ５０の出
力１７Ｚは電源Ｖ２の電位となり、ＯＵＴは電源Ｖ２の
電位固定となる。すなわち、電源Ｖ１がＯＦＦしている
ことをＶ１電位固定回路４により検知してインバータ５
０によりレベルを変換している。

【００１６】電源Ｖ１、電源Ｖ２がともにＯＮ状態で
は、Ｖ１電位固定回路４のＰｃｈトランジスタ２０が常
にＯＮしているため、Ｖ１電位固定回路４の出力６はＰ
ｃｈトランジスタ２０のＯＮ抵抗と抵抗５の抵抗比によ
り中間電位となるが、抵抗５の抵抗値はＰｃｈトランジ
スタ２０のＯＮ抵抗値に比べ十分大きく電源Ｖ１近くま
で電位が上がり、インバータ５０の出力１７ＺはＧＮＤ
となり、ＯＵＴはＣＯＲＥ回路８の論理を出力する。

【００１７】すなわち、電源Ｖ１のＯＮ，ＯＦＦの状態
により、インタフェース出力の制御を行う構成となって
いる。

【００１８】しかし、図４の回路では電源Ｖ１、電源Ｖ
２がともにＯＮ状態では、Ｖ１電位固定回路４の出力６
の電位が電源Ｖ２の電位よりも低いため、インバータ５
０のＰｃｈトランジスタ５２はＯＦＦしないため、電源
Ｖ２とＧＮＤ間に電流５４が流れる。

【００１９】さらに、近年では前述したように、ＣＯＲ
Ｅ回路の電源とインタフェースの電源の電位差が大きく
なってきており、この貫通電流が無視できない電流とな
っている。

【００２０】例えば、貫通電流の例を挙げて説明する
と、Ｖ１電位固定回路４による貫通電流は主に抵抗Ｒに
より決定されるが、抵抗Ｒは１ＧΩ程度の大抵抗で構成
されるため、Ｖ１＝１．５Ｖとすると１．５ｎＡ程度の
電流となる。インバータ５０では例えばゲートソース間
電圧ＶＧＳ＝３．３ＶでＰｃｈトランジスタのＩＯＮ＝
０．５ｍＡ、ＮｃｈトランジスタのＩＯＮ＝１ｍＡとし
た場合、ＶＧＳ＝１．５ＶではＰｃｈトランジスタの
ＩＯＮ＝０．１８ｍＡＮｃｈトランジスタのＩＯＮ＝
０．３６ｍＡとなり、２００μＡ程度の電流となる。ま
た、トランジスタのゲート長を長くしてＯＮ抵抗値を下
げ、数ｎＡとするためには、トランジスタ面積が数百倍
必要となり、チップの占有面積の点で不利となる。

【００２１】また抵抗素子面積の例を挙げて説明する
と、Ｖ１電位固定回路４で使用される１ＧΩの抵抗を抵
抗素子（例えばポリ抵抗）で構成するためには、２０ｍ
ｍ程度の長さが必要であり、４ｍｍ² 程度の面積が必要
となり、トランジスタ素子の代わりに抵抗素子を多用す
ることはレイアウト面積の面で不利となる。

【００２２】次に、従来、電源Ｖ２とＧＮＤ間の電流を
流さずに、電源Ｖ１、電源Ｖ２のように異電位間の電圧
変換（レベルシフト）に使用される回路を用いて電源検
知回路付のインタフェースバッファを構成した場合につ
いて、図５、図６を元に説明する。

【００２３】図５は、電源Ｖ２とＧＮＤ間の電流を流さ
ずに、電源Ｖ１、電源Ｖ２のように異電位間の電圧変換
（レベルシフト）する回路である。

【００２４】ＣＯＲＥ回路８の論理信号６０がインタフ
ェースバッファ６５に入力される。信号６１はＣＯＲＥ
回路の論理信号６０の反転信号となり、Ｎｃｈトランジ
スタ６３がＯＮ、Ｎｃｈトランジスタ６４がＯＦＦであ
るか、あるいはＮｃｈトランジスタ６３がＯＦＦ、Ｎｃ
ｈトランジスタ６４がＯＮとなり、信号６２の電位が電
源Ｖ２あるいはＧＮＤ電位となる構成であり、電源Ｖ
２，ＧＮＤ間の電流を流さずに電源Ｖ１から電源Ｖ２へ
レベルシフトを行う。

【００２５】図６に、図４のインバータ５２を図５の貫
通電流を防止したレベルシフト回路に置き換えた電源検
知回路付のインタフェースバッファを示す。

【００２６】電源Ｖ１、電源Ｖ２がともにＯＮ状態で
は、Ｖ１電位固定回路４の出力６の電位が電源Ｖ１の電
位、インバータ７０の出力３の電位がＧＮＤとなり、電
源検知回路１の出力信号１７の電位がＧＮＤとなりＣＯ
ＲＥ回路８の論理を出力する。

【００２７】電源Ｖ１がＯＦＦ、電源Ｖ２がＯＮ状態で
は、Ｖ１電位固定回路４の出力６の電位がＧＮＤ、イン
バータ７０の電源である電源Ｖ１がＧＮＤとなるためイ
ンバータ７０の出力３の電位もＧＮＤとなり、Ｎｃｈト
ランジスタ９，１９がともにＯＦＦし、電源検知回路１
の出力信号１７の電位は確定されず、レベル出力端子Ｏ
ＵＴが確定されない。

【００２８】すなわち、従来のインタフェース電源の貫
通電流防止のレベルシフト回路を用いた場合、電源検知
回路付のインタフェースブロックとして動作しない。

【００２９】

【発明が解決しようとする課題】しかしながら、従来技
術では以下の問題点があった。

【００３０】低電位であるＣＯＲＥ電源Ｖ１から高電位
であるインタフェース電源Ｖ２に変換する際に高電位で
あるインタフェース電源Ｖ２のみで電位変換（レベルシ
フト）すると、高電位のゲート回路に低電位を入力する
必要があり、ＰｃｈトランジスタがＯＦＦしきらず、貫
通電流が流れる。

【００３１】従来技術の電源検知回路で、貫通電流を防
止した、低電位から高電位に変換する回路を使用する
と、回路内に低電位であるＣＯＲＥ電源Ｖ１と高電位で
あるインタフェース電源Ｖ２を用いた回路構成となって
いるため、ＣＯＲＥ電源Ｖ１がＯＦＦすると出力が固定
できず不安定な動作となる問題があった。したがって、
本発明の主な目的は、上記問題を解決したインタフェー
スバッファを提供することにある。

【００３２】

【課題を解決するための手段】本発明のインタフェース
バッファは、動作電圧が第１の電源電位で動作するコア
回路と、前記第１の電源電位および動作電圧が第２の電
源電位で動作し、前記コア回路の出力を受け、前記第１
の電源電位に対応するレベルシフトした出力を出力する
インタフェース回路と、前記第１の電源電位および前記
第２の電源電位で動作し、前記インタフェース回路の出
力を制御する電源検知回路とを備え、前記電源検知回路
は、前記第１の電源がオフ状態で、前記前記第２の電源
がオン状態で、前記インタフェース回路の出力を所定の
固定電位とする制御をし、前記第２の電源からＧＮＤに
貫通電流が流れない構成である。

【００３３】また、本発明のインタフェースバッファの
前記電源検知回路は、前記第１の電源電位の電位を入力
とするＶ１電位固定回路と、前記第２の電源電位の電位
を入力とするレベルシフト回路とから成り、前記Ｖ１電
位固定回路の出力を受けて、前記レベルシフト回路が、
前記インタフェース回路の出力を所定の固定電位とする
制御をする構成である。

【００３４】また、本発明のインタフェースバッファの
前記レベルシフト回路は、一導電型の第1および第２の
トランジスタとを縦積みで前記電源Ｖ２に接続し、逆導
電型の第３のトランジスタのバックゲートを前記第２の
トランジスタのドレインに接続したインバータとを備
え、前記第３のトランジスタのドレイン端子の電位が、
前記第１の電源電位よりも低い電位となるように、前記
第１および第２トランジスタの縦積み段数を調整する構
成である。

【００３５】またさらに、本発明のインタフェースバッ
ファの前記一導電型の第1および第２のトランジスタ
は、Ｎｃｈトランジスタであり、前記逆導電型の第３の
トランジスタは、Ｐｃｈトランジスタである。

【００３６】

【発明の実施の形態】本発明によるインタフェースバッ
ファは、ＣＯＲＥ（内部）電圧、インタフェース（外
部）電圧が異電位で供給され、ＣＯＲＥ電圧（例えば
１．５Ｖ）＜インタフェース電圧（例えば３．３Ｖ）の
関係にあるチップにおいて、ＣＯＲＥ電源がＯＦＦ、イ
ンタフェース電源がＯＮ状態となっても次段チップの誤
動作を防ぐため、チップの出力（インタフェース出力）
を固定電位（電源電圧またはＧＮＤ）出力するために使
用される、インタフェース電源の貫通電流を防止した電
源検知回路を備えたインタフェースバッファである。

【００３７】図面を参照しながら、本発明の実施の形態
のインタフェースバッファについて、詳細に説明する。

【００３８】図１は、本発明の第１の実施の形態のイン
タフェースバッファの構成を示すブロック図を示す。

【００３９】図１を参照すると、本発明の第１の実施の
形態のインタフェースバッファは、動作電圧が１．５Ｖ
のコア回路用の電源Ｖ１で動作するコア回路８と、電源
Ｖ１および動作電圧が３．３Ｖのインタフェース用の電
源Ｖ２で動作し、コア回路８の出力１０２を受け、レベ
ルシフトした出力１０３を出力するインタフェース回路
１０と、電源Ｖ１および電源Ｖ２で動作し、インタフェ
ース回路１０の貫通電流を制御する電源検知回路１とを
備える。

【００４０】また、インタフェース回路１０は、コア回
路８の出力１０２を端子ＯＵＴ１０３に出力する回路
で、インタフェース用レベルシフト回路１１と、ＮＯＲ
回路１２と、出力バッファ１３から成る。

【００４１】電源検知回路１は、電源Ｖ２で動作するレ
ベルシフト回路２と、電源Ｖ１で動作し、抵抗５を含む
Ｖ１電位固定回路４とから成る。

【００４２】レベルシフト回路２は、Ｎｃｈトランジス
タ９と、Ｎｃｈトランジスタ１９と、Ｐｃｈトランジス
タ２２と、Ｐｃｈトランジスタ２３と、縦積みインバー
タ３とから成る。

【００４３】縦積みインバータ３は、通常のインバータ
と構成が異なり、Ｎｃｈトランジスタ（１４、１５）が
２段縦積みで電源Ｖ２に接続され、Ｐｃｈトランジスタ
１６はバックゲートがＮｃｈトランジスタ１５のドレイ
ン端子７に接続されている。

【００４４】Ｖ１電位固定回路４は、Ｎｃｈトランジス
タ２１とＰｃｈトランジスタ２０から成る。Ｎｃｈトラ
ンジスタ２１は、そのゲートに縦積みインバータ３の出
力が接続され、そのドレインにＶ１電位固定回路４の出
力信号６が接続されている。Ｐｃｈトランジスタ２０は
ゲートにＧＮＤが接続され、そのソースに電源Ｖ１が接
続され、そのレインにＶ１電位固定回路４の出力信号６
が接続されている。

【００４５】インタフェース用レベルシフト回路１１
は、ＣＯＲＥ回路８の出力信号を入力し、Ｖ１電圧レベ
ルの信号をＶ２レベルに昇圧させ出力信号１８として出
力する回路である。

【００４６】ＮＯＲ回路１２は電源検知回路１の出力信
号１７と、インタフェース用レベルシフト回路１１の出
力信号１８を論理演算する回路である。出力バッファ１
３はＮＯＲ回路１２の出力を論理反転し端子ＯＵＴから
出力する。

【００４７】次に、本発明の第１の実施の形態のインタ
フェースバッファの動作について説明する本発明の第１
の実施の形態のインタフェースバッファは、電源Ｖ１が
ＯＦＦ、電源Ｖ２がＯＮ状態では、Ｖ１電位固定回路４
のＰｃｈトランジスタ２０が常にＯＮしているため、抵
抗５とＰｃｈトランジスタ２０によりＯＦＦしている電
源、すなわち、フローティングとなっている電源Ｖ１の
電位がＧＮＤとなり、Ｖ１電位固定回路４の出力６はＧ
ＮＤとなり、Ｎｃｈトランジスタ２４がＯＦＦ、Ｐｃｈ
トランジスタ１６がＯＮし、インバータ３の出力２４
はＮｃｈトランジスタ１５のドレイン端子７の電位を出
力する。

【００４８】このとき、Ｎｃｈトランジスタ１５のドレ
イン端子７の電位は、電源Ｖ２よりＮｃｈトランジスタ
（１４、１５）の閾値ＶＴｎ分電位が降下した電位とな
っており、その電位をＶＸとすると、電位ＶＸは電源Ｖ
１以下の電位となっている。Ｎｃｈトランジスタ（１
４、１５）の閾値ＶＴｎは、１．０Ｖ程度であり、２段
縦積みとすることにより、電位ＶＸは、電源Ｖ１よりも
２Ｖ程度電位降下した値となる。

【００４９】Ｖ１電位固定回路４の出力６とＮｃｈトラ
ンジスタ１５のドレイン端子７の電位により、Ｎｃｈト
ランジスタ９はＯＦＦし、Ｎｃｈトランジスタ１９はＯ
Ｎし、電源検知回路１の出力信号１７の電位は、電源Ｖ
２の電位となり、ＮＯＲ回路１２の出力はＣＯＲＥ回路
８の出力に関係なくＧＮＤとなり、出力端子ＯＵＴは電
源Ｖ２の電位固定となる。

【００５０】電源Ｖ１および電源Ｖ２がともにＯＮ状態
では、Ｖ１電位固定回路４のＰｃｈトランジスタ２０が
常にＯＮしているため、Ｖ１電位固定回路４の出力６
は、Ｐｃｈトランジスタ２０のＯＮ抵抗と抵抗５の抵抗
比により中間電位となるが、抵抗５の抵抗値は、Ｐｃｈ
トランジスタ２０のＯＮ抵抗値に比べ十分大きく、Ｖ１
電位固定回路４の出力６の電位は電源Ｖ１近くまで上が
る。

【００５１】Ｎｃｈトランジスタ１５のドレイン端子７
をバックゲートとしているＰｃｈトランジスタ１６は、
バックゲートの電位ＶＸが電源Ｖ１以下となるように、
Ｎｃｈトランジスタ１４，１５の２段落を介して電源Ｖ
２に接続されているため、完全にＯＦＦし、インタフェ
ース電源に貫通電流を流さずに、縦積みインバータ３の
出力２４の電位をＧＮＤとする。そして、Ｎｃｈトラン
ジスタ９はＯＮ、Ｎｃｈトランジスタ１９はＯＦＦし、
電源検知回路１の出力信号１７の電位をＧＮＤとし、Ｏ
ＵＴはＣＯＲＥ回路８の論理を出力する図２は、本発明
の第２の実施の形態のインタフェースバッファの構成を
示すブロック図である。

【００５２】図２を参照すると、本発明の第２の実施の
形態のインタフェースバッファは、図１の本発明の第１
の実施の形態のインタフェースバッファの縦積みインバ
ータ３のＮｃｈトランジスタ１４、１５をダイオード３
４、３５に置き換えた縦積みインバータ３２で、その他
の構成要素は同一であるので、その詳細な説明は省略す
る。

【００５３】本発明の第２の実施の形態のインタフェー
スバッファは、ダイオード３５の端子７の電位ＶＸが電
源Ｖ１よりも低い電位となるように、ダイオードの縦積
み段数を調整することにより、本発明の第１の実施の形
態のインタフェースバッファと同様の効果が得られる。

【００５４】図３は、本発明の第３の実施の形態のイン
タフェースバッファの構成を示すブロック図である。

【００５５】図３を参照すると、本発明の第２の実施の
形態のインタフェースバッファは、図１の本発明の第１
の実施の形態のインタフェースバッファのインタフェー
スブロック用レベルシフタ回路１１をＮＯＲ型のレベル
シフト回路４３に置き換えた回路で、その他の構成要素
は同一であるので、その詳細な説明は省略する。

【００５６】本発明の第３の実施の形態のインタフェー
スバッファは、インタフェース部にインタフェースブロ
ック用と電源検知用レベルシフタを合わせたＮＯＲ型レ
ベルシフト回路を用いても、本発明の第１の実施の形態
のインタフェースバッファと同様の効果が得られる。

【００５７】

【発明の効果】以上説明した通り、電源Ｖ１の電位を入
力としているレベルシフト回路２内のインバータ３のＮ
ｃｈトランジスタ１５のドレイン端子７の電位ＶＸが、
電源Ｖ１よりも低い電位となるように、Ｎｃｈトランジ
スタ１４，１５の縦積み段数を調整することにより、イ
ンタフェース電源Ｖ２からＧＮＤに貫通電流が流れずに
内部電源Ｖ１の電源検知回路を構成できる。

【００５８】例えば、ＣＯＲＥ電位Ｖ１＝１．５Ｖ、イ
ンタフェース電圧Ｖ２＝３．３Ｖ、Ｎｃｈトランジスタ
のＶＴｎ＝１．０Ｖの場合Ｎｃｈ２段縦積みすること
により、ＶＸ＝３．３Ｖ−１．０Ｖ×２＝１．３Ｖとな
りＶＸ＜Ｖ１の関係となる、Ｐｃｈトランジスタ１６の
ゲート電圧は、Ｖ１＝１．５Ｖ、ソース電圧ＶＸ＝１．
３Ｖであり、ゲートソース間電圧ＶＧＳ＝−０．２Ｖと
なるため、Ｐｃｈトランジスタ１６は完全にＯＦＦしイ
ンバータ３には貫通電流が流れない。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態のインタフェースバ
ッファの構成を示すブロック図である。。

【図２】本発明の第２の実施の形態のインタフェースバ
ッファの構成を示すブロック図である。

【図３】本発明の第３の実施の形態のインタフェースバ
ッファの構成を示すブロック図である。

【図４】従来のインタフェースバッファの構成を示すブ
ロック図である。

【図５】本発明の実施の形態の貫通電流防止レベルシフ
タのブロック図である。

【図６】貫通電流防止レベルシフタを用いた従来のイン
タフェースバッファの構成を示すブロック図である。

【図７】特開平９−２０５３５５号公報に記載の多電源
電源検知回路である。

【符号の説明】

１電源検知回路２レベルシフト回路３縦積みインバータ４Ｖ１電位固定回路５抵抗６出力７ドレイン端子８ＣＯＲＥ回路１０インタフェース回路１１インタフェース用レベルシフト回路

Claims

【特許請求の範囲】

【請求項１】動作電圧が第１の電源電位で動作するコ
ア回路と、前記第１の電源電位および動作電圧が第２の
電源電位で動作し、前記コア回路の出力を受け、前記第
１の電源電位に対応するレベルシフトした出力を出力す
るインタフェース回路と、前記第１の電源電位および前
記第２の電源電位で動作し、前記インタフェース回路の
出力を制御する電源検知回路とを備え、前記電源検知回路は、前記第１の電源がオフ状態で、前
記前記第２の電源がオン状態で、前記インタフェース回
路の出力を所定の固定電位とする制御をし、前記第２の
電源からＧＮＤに貫通電流が流れないことを特徴とする
インタフェースバッファ。
【請求項２】前記電源検知回路は、前記第１の電源電
位の電位を入力とするＶ１電位固定回路と、前記第２の
電源電位の電位を入力とするレベルシフト回路とから成
り、前記Ｖ１電位固定回路の出力を受けて、前記レベル
シフト回路が、前記インタフェース回路の出力を所定の
固定電位とする制御をする請求項１記載のインタフェー
スバッファ。
【請求項３】前記レベルシフト回路は、一導電型の第
1および第２のトランジスタとを縦積みで前記電源Ｖ２
に接続し、逆導電型の第３のトランジスタのバックゲー
トを前記第２のトランジスタのドレインに接続したイン
バータとを備え、前記第３のトランジスタのドレイン端子の電位が、前記
第１の電源電位よりも低い電位となるように、前記第１
および第２トランジスタの縦積み段数を調整する請求項
２記載のインタフェースバッファ。
【請求項４】前記一導電型の第1および第２のトラン
ジスタは、Ｎｃｈトランジスタであり、前記逆導電型の
第３のトランジスタは、Ｐｃｈトランジスタである請求
項３記載のインタフェースバッファ。
【請求項５】前記第２の電源電位は、前記第１の電源
電位より高い請求項１記載のインタフェースバッファ。
【請求項６】前記第１の電源電位は、１．５Ｖである
請求項１記載のインタフェースバッファ。
【請求項７】前記第２の電源電位は、３．３Ｖである
請求項１、２、３または４記載のインタフェースバッフ
ァ。
【請求項８】前記第１および第２トランジスタの縦積
み段数は、２段である請求項３または４記載のインタフ
ェースバッファ。