JP2010166405A - 半導体集積回路 - Google Patents
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Abstract
【解決手段】VDDIOを電圧降下させてノードN1にVDD以下の所定電位を印加する電圧降下手段82と、ノードN1に接続され、VDDを入力するインバータ83と、インバータ83の出力信号に基づきオン/オフ動作し、オン状態のときには、“L”を出力するNMOS84とを有する論理回路80を設け、VDDIOが印加され、VDDが印加されていないときは、NMOS84からレベルシフタのノードN3にL”を出力してレベルシフタ90内の論理レベルを確定する。
【選択図】図1
Description
この出力回路10では、アウトプットイネーブル端子OEの信号がローレベル(以下“L”という。)のときは、外部出力端子PADがハイインピーダンス状態(以下“HZ”という。)になる。アウトプットイネーブル端子OEの信号がハイレベル(以下“H”という。)のときは、入力信号の論理レベルと同一の出力信号を出力する。
図8(a)、(b)は、図7の従来の出力回路10の動作を示す波形図である。
特許文献1に記載のレベルシフタでは、図7(c)に示すレベルシフタの出力端子OUTに対し、電源投入時に貫通電流が流れることを防止するためのパワーオン・リセット回路が接続されている。このパワーオン・リセット回路では、VDDよりもVDDIOの方が早く投入された場合には、同回路内のNMOSのゲートにVDDが印加されなくなるので当該のNMOSはオフとなり、容量素子にVDDIOが印加されてこの容量素子により電荷がチャージされる。これにより、出力端子OUTの論理レベルが“L”に設定され、レベルシフタ内の論理レベルが確定する回路である。
図2は、本発明の実施例1における半導体集積回路を示す概略構成図である。
例えば、VDDにより駆動される半導体集積回路40からVDDIOにより駆動される半導体集積回路50に信号を送信する場合、使用している電源電位が異なるため、電源電位のシフトが必要となる。半導体集積回路40において、内部回路41からVDDの出力信号が出力されると、出力回路42では、これをVDDIOの出力信号にシフトして出力する。入力回路43は、他の半導体集積回路50から出力されたVDDの出力信号を入力して、内部回路41に与える。
図1(a)、(b)、(c)は、本発明の実施例1における図2中の出力回路を示す回路図であり、同図(a)はシンボルを示す図、同図(b)は全体の回路図及び同図(c)は同図(b)中のレベルシフタの回路図である。
本実施例1の出力回路42の動作を、(1)出力回路42の全体動作と、(2)論理回路付きレベルシフタ70−1(70−2)の動作とに分けて、以下説明する。
出力回路42は、図1(b)において、アウトプットイネーブル端子OEの信号が“L”のときは、PMOS95及びNMOS96がいずれもオフとなり、外部出力端子PADは“HZ”になる。アウトプットイネーブル端子OEの信号が“H”のときは、入力端子Xに入力される入力信号の論理レベルが外部出力端子PADに出力される。すなわち、入力端子Xへの入力信号の論理レベルが“L”のときは、NAND62及びNOR63は“H”を出力する。NAND62の出力信号を第1の入力信号として、論理回路付きレベルシフタ70−1は、第1の出力信号“H”を出力し、NOR63の出力信号を第2の入力信号として論理回路付きレベルシフタ70−2は、第2の出力信号“H”を出力する。その結果、PMOS95はオフ、NMOS96はオンとなり、外部出力端子PADに“L”が出力さる。同様に、入力信号の論理レベルが“H”のときは、外部出力端子PADに“H”が出力される。
図1(c)において、通常、出力回路42は、VDDIO及びVDDが印加されて動作している。このときは、インバータ83には、論理レベルが“H”であるVDDが入力されるので、ノードN2には“L”が出力される。そのため、NMOS84はオフとなり、論理回路80とレベルシフタ90は切り離され、論理回路80は、レベルシフタ90の動作に寄与することがなく、このレベルシフタ90は、通常の動作を行う。
本実施例1によれば、次の(1)、(2)のような効果がある。
図4(a)、(b)、(c)は、本発明の実施例2における出力回路を示す回路図であり、同図(a)はシンボルを示す図、同図(b)は全体の回路図及び同図(c)は同図(b)中のレベルシフタの回路図である。この図4では、実施例1を示す図1中の要素と共通の要素には共通の符号が付されている。
本実施例2の出力回路42Aの通常動作は、実施例1の動作と同様である。
本実施例2の効果は、実施例1と同様である。
図5(a)、(b)、(c)は、本発明の実施例3における出力回路を示す回路図であり、同図(a)はシンボルを示す図、同図(b)は全体の回路図及び同図(c)は同図(b)中のレベルシフタの回路図である。この図5では、実施例1を示す図1中の要素と共通の要素には共通の符号が付されている。
実施例3の出力回路42Bの通常動作は、実施例1の動作と同様である。
実施例3の効果は、実施例1と同様である。
図6は、本発明の実施例4における入出力回路を示す構成図であり、実施例1を示す図1中の要素と共通の要素には共通の符号が付されている。
本実施例4の出力回路としての動作は、実施例1、実施例2と同様である。
実施例4の効果は、実施例1と同様である。
本発明は、上記実施例1〜4に限定されず、種々の利用形態や変形が可能である。この利用形態や変形例としては、例えば、次の(a)〜(c)のようなものがある。
40、50 半導体集積回路
41、51 内部回路
42、52 出力回路
43、53 入力回路
44、54 入出力回路
56 低電源部
57 高電源部
70、70A 論理回路付きレベルシフタ
80 論理回路
82 電圧降下手段
90 レベルシフタ
Claims (7)
- 第1の電源電位を電圧降下させて第1のノードに第2の電源電位以下の所定電位を印加する電圧降下手段と、
前記第1のノードと、第3の電源電位が印加される第1の電源端子の間に接続され、前記第2の電源電位を入力してその論理レベルを反転した信号を出力する第1のインバータと、
前記第1のインバータの出力信号に基づきオン/オフ動作し、オン状態のときには、前記第3の電源電位に応じた論理レベルの信号を出力するスイッチ手段と、
前記第1、第2及び第3の電源電位が印加され、論理レベルを表す入力信号を入力し、前記入力信号における前記第2の電源電位に対応する論理レベルの電位を前記第2の電源電位から前記第1の電源電位にシフトして前記入力信号の論理レベルに対応する信号を第1の出力端子に出力し、且つ前記第2の電源電位が遮断されたときには、前記スイッチ手段の出力信号を入力して、前記第1の出力端子の論理レベルを確定するレベルシフタと、
を備えたことを特徴とする半導体集積回路。 - 請求項1記載の半導体集積回路は、更に、
前記第1の電源電位が印加される第2の電源端子と、第2の出力端子との間に接続され、前記第1の出力端子の出力信号によりオン/オフ動作し、前記第1の電源電位に基づく出力信号を前記第2の出力端子に出力する第1の出力トランジスタを備えたことを特徴とする半導体集積回路。 - 請求項1記載の半導体集積回路により構成され、第1の入力信号を前記入力信号として入力し、前記入力信号における前記第2の電源電位に対応する前記論理レベルの電位を前記第2の電源電位から前記第1の電源電位にシフトし、第1の出力信号として前記第1の出力端子から出力する第1の論理回路付きレベルシフタと、
請求項1記載の半導体集積回路により構成され、第2の入力信号を前記入力信号として入力し、前記入力信号における前記第2の電源電位に対応する前記論理レベルの電位を前記第2の電源電位から前記第1の電源電位にシフトし、第2の出力信号として前記第1の出力端子から出力する第2の論理回路付きレベルシフタと、
前記第1の電源電位が印加される第2の電源端子と、第2の出力端子との間に直列に接続され、前記第1の論理回路付きレベルシフタの前記第1の出力信号によりオン/オフ動作する第1の出力トランジスタと、
前記第2の出力端子と、前記第3の電源電位が印加される前記第1の電源端子との間に直列に接続され、前記第2の論理回路付きレベルシフタの前記第2の出力信号によりオン/オフ動作する第2の出力トランジスタと、
を備えたことを特徴とする半導体集積回路。 - 前記レベルシフタは、
前記第1の電源電位により駆動され、第2のノード及び第1の出力端子上の論理レベルを確定するクロスカップル回路と、
前記第2のノードに接続され、前記入力信号に基づき前記第2のノード上の前記論理レベルを設定する第1のスイッチと、
前記第2の電源電位により駆動され、前記入力信号の論理レベルを反転する第2のインバータと、
前記第1の出力端子に接続され、前記第2のインバータの出力信号に基づき前記第1の出力端子上の論理レベルを設定する第2のスイッチと、
を備えたことを特徴とする請求項1〜3のいずれか1項に記載の半導体集積回路。 - 前記レベルシフタにおいて、前記第2のノードには、前記スイッチ手段の出力信号が印加されることを特徴とする請求項4記載の半導体集積回路。
- 前記レベルシフタにおいて、前記第1の出力端子には、前記スイッチ手段の出力信号が印加されることを特徴とする請求項4記載の半導体集積回路。
- 前記電圧降下手段は、ダイオード接続された複数のMOSトランジスタを有し、前記第2の電源端子と前記第1のノードとの間に直列接続されていることを特徴とする請求項1〜6のいずれか1項に記載の半導体集積回路。
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