JP5481071B2 - 半導体集積回路 - Google Patents
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Description
この出力回路10では、アウトプットイネーブル端子OEの信号がローレベル(以下“L”という。)のときは、外部出力端子PADがハイインピーダンス状態(以下“HZ”という。)になる。アウトプットイネーブル端子OEの信号がハイレベル(以下“H”という。)のときは、入力信号の論理レベルと同一の出力信号を出力する。
図8(a)、(b)は、図7の従来の出力回路10の動作を示す波形図である。
特許文献1に記載のレベルシフタでは、図7(c)に示すレベルシフタの出力端子OUTに対し、電源投入時に貫通電流が流れることを防止するためのパワーオン・リセット回路が接続されている。このパワーオン・リセット回路では、VDDよりもVDDIOの方が早く投入された場合には、同回路内のNMOSのゲートにVDDが印加されなくなるので当該のNMOSはオフとなり、容量素子にVDDIOが印加されてこの容量素子により電荷がチャージされる。これにより、出力端子OUTの論理レベルが“L”に設定され、レベルシフタ内の論理レベルが確定する回路である。
また、本発明の半導体集積回路は、第2の電源電位と前記第2の電源電位とは異なる電位の第3の電源電位とによって生成される第1の信号が入力され、前記第3の電源電位に基づく第1の電位が制御端子に入力された場合に、前記第2の電源電位とは異なる第1の電源電位に基づく第2の電位を出力する第1のトランジスタを備えた第1のレベルシフタ回路と、前記第1の電源電位に基づく第3の電位を出力し、且つ前記第2の電位に応じた電位が制御端子に入力された場合に、前記第3の電位の出力が停止される第2のトランジスタを備えた出力回路と、前記第2の電源電位を生成する第2の電源と常時接続され、前記第2の電源電位が所定レベル未満の場合に前記第1のトランジスタの制御端子に対して前記第3の電源電位に応じた第4の電位を供給する第1の制御回路と、を有することを特徴とする。
図2は、本発明の実施例1における半導体集積回路を示す概略構成図である。
例えば、VDDにより駆動される半導体集積回路40からVDDIOにより駆動される半導体集積回路50に信号を送信する場合、使用している電源電位が異なるため、電源電位のシフトが必要となる。半導体集積回路40において、内部回路41からVDDの出力信号が出力されると、出力回路42では、これをVDDIOの出力信号にシフトして出力する。入力回路43は、他の半導体集積回路50から出力されたVDDの出力信号を入力して、内部回路41に与える。
図1(a)、(b)、(c)は、本発明の実施例1における図2中の出力回路を示す回路図であり、同図(a)はシンボルを示す図、同図(b)は全体の回路図及び同図(c)は同図(b)中のレベルシフタの回路図である。
本実施例1の出力回路42の動作を、(1)出力回路42の全体動作と、(2)論理回路付きレベルシフタ70−1(70−2)の動作とに分けて、以下説明する。
出力回路42は、図1(b)において、アウトプットイネーブル端子OEの信号が“L”のときは、PMOS95及びNMOS96がいずれもオフとなり、外部出力端子PADは“HZ”になる。アウトプットイネーブル端子OEの信号が“H”のときは、入力端子Xに入力される入力信号の論理レベルが外部出力端子PADに出力される。すなわち、入力端子Xへの入力信号の論理レベルが“L”のときは、NAND62及びNOR63は“H”を出力する。NAND62の出力信号を第1の入力信号として、論理回路付きレベルシフタ70−1は、第1の出力信号“H”を出力し、NOR63の出力信号を第2の入力信号として論理回路付きレベルシフタ70−2は、第2の出力信号“H”を出力する。その結果、PMOS95はオフ、NMOS96はオンとなり、外部出力端子PADに“L”が出力さる。同様に、入力信号の論理レベルが“H”のときは、外部出力端子PADに“H”が出力される。
図1(c)において、通常、出力回路42は、VDDIO及びVDDが印加されて動作している。このときは、インバータ83には、論理レベルが“H”であるVDDが入力されるので、ノードN2には“L”が出力される。そのため、NMOS84はオフとなり、論理回路80とレベルシフタ90は切り離され、論理回路80は、レベルシフタ90の動作に寄与することがなく、このレベルシフタ90は、通常の動作を行う。
本実施例1によれば、次の(1)、(2)のような効果がある。
図4(a)、(b)、(c)は、本発明の実施例2における出力回路を示す回路図であり、同図(a)はシンボルを示す図、同図(b)は全体の回路図及び同図(c)は同図(b)中のレベルシフタの回路図である。この図4では、実施例1を示す図1中の要素と共通の要素には共通の符号が付されている。
本実施例2の出力回路42Aの通常動作は、実施例1の動作と同様である。
本実施例2の効果は、実施例1と同様である。
図5(a)、(b)、(c)は、本発明の実施例3における出力回路を示す回路図であり、同図(a)はシンボルを示す図、同図(b)は全体の回路図及び同図(c)は同図(b)中のレベルシフタの回路図である。この図5では、実施例1を示す図1中の要素と共通の要素には共通の符号が付されている。
実施例3の出力回路42Bの通常動作は、実施例1の動作と同様である。
実施例3の効果は、実施例1と同様である。
図6は、本発明の実施例4における入出力回路を示す構成図であり、実施例1を示す図1中の要素と共通の要素には共通の符号が付されている。
本実施例4の出力回路としての動作は、実施例1、実施例2と同様である。
実施例4の効果は、実施例1と同様である。
本発明は、上記実施例1〜4に限定されず、種々の利用形態や変形が可能である。この利用形態や変形例としては、例えば、次の(a)〜(c)のようなものがある。
40、50 半導体集積回路
41、51 内部回路
42、52 出力回路
43、53 入力回路
44、54 入出力回路
56 低電源部
57 高電源部
70、70A 論理回路付きレベルシフタ
80 論理回路
82 電圧降下手段
90 レベルシフタ
Claims (12)
- 第2の電源電位と前記第2の電源電位とは異なる電位の第3の電源電位とによって生成される第1の信号が入力され、前記第3の電源電位に基づく第1の電位が制御端子に入力された場合に、前記第2の電源電位とは異なる第1の電源電位に基づく第2の電位を出力する第1のトランジスタを備えた第1のレベルシフタ回路と、
前記第1の電源電位に基づく第3の電位を出力し、且つ前記第2の電位に応じた電位が制御端子に入力された場合に、前記第3の電位の出力が停止される第2のトランジスタを備えた出力回路と、
前記第2の電源電位を生成する第2の電源と常時接続され、前記第2の電源電位が所定レベル未満の場合に前記第1のトランジスタの制御端子に対して前記第3の電源電位に応じた第4の電位を供給する第1の制御回路と、
を有することを特徴とする半導体集積回路。 - 前記第1の信号の前記第1の電位が制御端子に入力された場合に、前記第1の電源電位に基づく第5の電位を出力する第3のトランジスタを備えた第2のレベルシフタ回路と、
前記第2の電源電位を生成する第2の電源と常時接続され、前記第2の電源電位が所定レベル未満の場合に、前記第3のトランジスタの制御端子に対して前記第3の電源電位に応じた第6の電位を供給する第2の制御回路と、を備え、
前記出力回路は、前記第5の電位に応じた電位が制御端子に入力された場合に、前記第3の電源電位に基づく第7の電位を出力する第4のトランジスタを備えていることを特徴とする請求項1に記載の半導体集積回路。 - 前記第1のレベルシフタ回路は、
制御端子に前記第1の信号に応じた信号が入力されて前記第1のトランジスタの制御端子を制御する第5のトランジスタと、
前記第2の電源電位が前記所定レベル以上となった後に制御端子に前記第1の信号に応じた信号が入力された場合に、前記第1のトランジスタがオフのときオンとなり、前記第1のトランジスタがオンのときオフとなる第6のトランジスタと、
を備え、
前記第5のトランジスタの制御端子と前記第6のトランジスタの制御端子とのそれぞれには、前記第1の信号と、前記第1の信号が前記第2の電源電位により駆動する第1のインバータを介して出力される第8の信号のいずれかが入力されることを特徴とする請求項1又は2に記載の半導体集積回路。 - 前記第2のレベルシフタ回路は、
制御端子に前記第1の信号に応じた信号が入力されて前記第3のトランジスタの制御端子を制御する第7のトランジスタと、
前記第2の電源電位が前記所定レベル以上となった後に制御端子に前記第1の信号に応じた信号が入力された場合に、前記第3のトランジスタがオフのときオンとなり、前記第3のトランジスタがオンのときオフとなる第8のトランジスタと、
を備え、
前記第7のトランジスタの制御端子と前記第8のトランジスタの制御端子とのそれぞれには、前記第1の信号と、前記第1の信号が前記第2の電源電位により駆動する第2のインバータを介して出力される第9の信号のいずれかが入力されることを特徴とする請求項2に記載の半導体集積回路。 - 前記第1のトランジスタと前記第2のトランジスタとがPMOSトランジスタであり、
前記第5のトランジスタと前記第6のトランジスタとがNMOSトランジスタであることを特徴とする請求項3に記載の半導体集積回路。 - 前記第3のトランジスタと前記第4のトランジスタとがPMOSトランジスタであることを特徴とする請求項2に記載の半導体集積回路。
- 前記第7のトランジスタと前記第8のトランジスタとがNMOSトランジスタであることを特徴とする請求項4に記載の半導体集積回路。
- 前記第1の制御回路は、前記第2の電源電位が入力される第3のインバータと、
前記第3のインバータの出力が制御端子に入力され、前記第3のインバータの出力に応じて前記第1のトランジスタの制御端子に対して前記第3の電源電位を供給するか否かを決定づける第9のトランジスタと、
を有することを特徴とする請求項1乃至7のいずれか1項に記載の半導体集積回路。 - 前記第3のインバータは、前記第1の電源電位に対して電圧降下手段を介して接続されたPMOSトランジスタと、前記第3の電源電位と接続されたNMOSトランジスタとから構成されており、
前記電圧降下手段は、前記第1の電源電位を前記第2の電源電位の所定レベル未満に電圧降下することを特徴とする請求項8に記載の半導体集積回路。 - 前記第2の制御回路は、前記第2の電源電位が入力される第4のインバータと、
前記第4のインバータの出力が制御端子に入力され、前記第4のインバータの出力に応じて前記第3のトランジスタの制御端子に対して前記第3の電源電位を供給するか否かを決定づける第10のトランジスタと、
を有することを特徴とする請求項2に記載の半導体集積回路。 - 前記第4のインバータは、前記第1の電源電位に対して電圧降下手段を介して接続されたPMOSトランジスタと、前記第3の電源電位と接続されたNMOSトランジスタとから構成されており、
前記電圧降下手段は、前記第1の電源電位を前記第2の電源電位の所定レベル未満に電圧降下することを特徴とする請求項10に記載の半導体集積回路。 - 前記電圧降下手段は、複数のダイオードによって前記第1の電源電位を電圧降下していることを特徴とする請求項9又は11に記載の半導体集積回路。
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