JP2005197478A - 信号出力回路及び半導体装置 - Google Patents
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Abstract
【課題】 低電力消費モードのときに、電気回路の電源がオフとされることによって、外部に異常な信号が出力されることを回避する。
【解決手段】 電子機器が低電力消費モードに移行したときに、制御回路29の制御に基づいて、先ず、スイッチ81がオフとされ、次に、ラッチ部84がスイッチ81から供給された信号をラッチした後に、第1のスリーステートインバータ41及び第2のスリーステートインバータ42からの出力がハイインピーダンスとされる。そして、レベルシフト回路24の入力がLowに固定される。
【選択図】 図7
【解決手段】 電子機器が低電力消費モードに移行したときに、制御回路29の制御に基づいて、先ず、スイッチ81がオフとされ、次に、ラッチ部84がスイッチ81から供給された信号をラッチした後に、第1のスリーステートインバータ41及び第2のスリーステートインバータ42からの出力がハイインピーダンスとされる。そして、レベルシフト回路24の入力がLowに固定される。
【選択図】 図7
Description
本発明は、電気回路によって生成された信号を出力する信号出力回路に関し、詳しくは、電気回路によって生成された信号を、電気回路の動作電圧レベルより高い動作電圧レベルにシフトした後に出力する信号出力回路に関する。また、本発明は、複数の電気回路が設けられた電気回路領域と、電気回路領域の周囲に沿って一列に並んで配置された複数の信号出力回路とを備える半導体装置に関する。
近年、電子機器では、機能の多様化に伴って、多数の電気回路が集積された大規模な半導体装置が搭載されている。
また、一方で、電子機器では、例えば携帯して使用するときに電池切れが生じ易くなるのを回避するなどの目的を達成するために、消費電力の低減が要求されている。これに伴って、電子機器に搭載される半導体装置でも消費電力の低減が図られている。具体的には、図9に示すように、半導体装置100の消費電力は、電気回路101−1〜101−4(以下、区別する必要がないときには、電気回路101という。)のうち使用されていない電気回路の動作を制限することによって低減されている。なお、図9では、電気回路101−2〜101−4の動作を制限している。
使用されていない電気回路101の動作を制限する方法としては、使用されていない電気回路101に対するクロックの供給を停止する方法が挙げられる。使用されていない電気回路101に対するクロックの供給を停止することにより、半導体装置100では、スイッチング電流を削減して消費電力を低減することが可能となる。
ところが、半導体装置では、集積される電気回路の微細化が進むことによって動作電圧が低下している。動作電圧が低下すると消費電力は低減するもののオフリーク電流が生じ易くなる。したがって、微細化が進んだ電気回路は、クロックの供給を停止したときに、オフリーク電流が原因で不必要な電力が消費される。
オフリーク電流によって生じる電力消費を回避する方法としては、使用されていない電気回路101の電源をオフする方法が挙げられる。
しかしながら、図10に示すように、電気回路101は、他の電気回路110との間で信号の入力や出力を行うための入出力回路(以下、I/Oセルという。)111に接続されている。電気回路101は、電源がオフとされると、I/Oセル111に対して不定などの異常な信号を出力する。したがって、I/Oセル111が誤動作するなどの不都合が生じる虞がある。
電気回路101からI/Oセル111に異常な信号が供給されることによって生じる不都合を回避する方法としては、まず、I/Oセル111の電源をオフする方法が挙げられる。
しかし、I/Oセル111の電源をオフすると、I/Oセル111から出力される信号が不定などの異常信号となる。したがって、I/Oセル111から出力された異常信号によって、他の電気回路110が誤動作するなどの不都合が生じる虞がある。
また、I/Oセル111の入力回路112では、他の電気回路110から信号が供給されることなどにより、入力端子113に所定の強度以上の電圧が印加されると、電源がオフとされているにも拘わらず、内部に備えられている保護ダイオード(図示せず。)が順方向となるために、信号が流れ込む。したがって、流れ込んだ信号により、I/Oセル111が誤動作してしまうなどの不都合が生じる虞がある。
したがって、電気回路101と共にI/Oセル111をオフするときには、他の電気回路110とI/Oセル111の出力回路114との間に、例えばラッチ回路やプルダウン抵抗などの誤動作防止回路115を設ける必要が生じる。また、他の電気回路110とI/Oセル111の入力回路112との間には、入力端子113に対する電圧の印加を防止する電圧印加防止回路116を設ける必要が生じる。
ところが、電気回路101とI/Oセル111との間に誤動作防止回路115や電圧印加防止回路116などの回路を設けると、半導体装置100では、セット基板に実装する部品点数が増加する。セット基板に実装する部品点数が増加すると、半導体装置100は、作製するために要するコストが上昇してしまう。
そこで、さらに、半導体装置100の消費電力を低減し且つセット基板に実装する部品点数を減らす方法として、図11に示すように、I/Oセル111と他の電気回路110との間にラッチ回路120を設け、使用されていない電気回路101の電源がオフとされるときにも、I/Oセル111の電源をオンとする方法が挙げられる。
しかしながら、I/Oセル111と他の電気回路110との間にラッチ回路120を設けると、セット基板に実装する部品点数を減らすことは可能となるものの、I/Oセル111の構成が複雑化するために、例えば電源分離など、各種制御が複雑になる。
また、ラッチ回路120やI/Oセル111に備えられた回路の一部は、電気回路101と同様に低電圧で動作するために、オフリーク電流が生じている。さらに、半導体装置100に備えられているI/Oセル111の数が例えば300から700に増加している。したがって、I/Oセル111をオンとしてI/Oセル111と他の電気回路110との間にラッチ回路120を設けるときには、多数のI/Oセル111やラッチ回路120で生じるオフリーク電流の分、不必要な電力が消費される。
本発明は以上説明した従来の実情を鑑みて提案されたものであり、セット基板に実装するときに必要となる部品の点数が少なく、且つ半導体装置の電力消費を十分に低減することが可能な信号出力回路を提供することを目的とする。
また、本発明は、複数備えられた信号出力回路全てに効率良く制御信号を供給することが可能な半導体装置を提供することを目的とする。
本発明に係る信号出力回路は、複数の電気回路を有する半導体装置に設けられており、複数の上記電気回路のうち、上記半導体装置が低電力消費モードとされているときに電源がオフとされる電気回路から出力される信号を、上記半導体装置の外部に出力する信号出力回路であって、第1の動作電圧で動作され、上記電気回路によって生成された信号が供給され、上記半導体装置が上記低電力消費モードとされているときには入力と出力とが切断され、上記半導体装置が通常モードとされているときには入力と出力とが接続される接続回路と、上記第1の動作電圧より高い第2の動作電圧で動作され、上記接続回路から出力された信号が供給され、上記接続回路から供給された信号に基づいて、上記電気回路によって生成された信号を、上記第1の動作電圧レベルから上記第2の動作電圧レベルにシフトするレベルシフト回路と、上記第2の動作電圧で駆動されており、上記レベルシフト回路から出力された信号が供給され、上記半導体装置が上記低電力消費モードのときには上記レベルシフト回路から出力される信号をラッチし、上記半導体装置が通常のモードのときには上記レベルシフト回路から出力される信号をそのまま出力するラッチ回路と、上記第2の動作電圧で駆動されており、上記半導体装置が上記低電力消費モードに移行する旨を検出して、上記ラッチ回路に上記レベルシフト回路から出力された信号をラッチさせた後に、上記接続回路の入力と出力とを切断し、上記レベルシフト回路の入力を固定する制御回路とを備えることを特徴とする。
また、本発明に係る半導体装置は、複数の電気回路が設けられており、上記電気回路のうち一部が低電力消費モードのときに電源がオフとされる半導体装置において、複数の電気回路が設けられた電気回路領域の周囲に沿って、上記電気回路によって生成された信号を当該半導体装置の外部に出力する第1〜第n(但し、nは2以上の自然数。)の信号出力回路が一列に並んで配置されており、上記第1の信号出力回路は、上記低電力消費モードに移行する旨を示す制御信号を生成する制御信号生成部によって生成された上記制御信号が入力される初段制御信号入力回路と、上記初段制御信号入力回路によって引き入れられた上記制御信号を、隣接する2つの信号出力回路のうち一方側に隣接している第2の信号出力回路に対して出力する制御信号出力回路とを備え、上記第1の信号出力回路の他方側に隣接する第nの信号出力回路は、隣接する2つの信号出力回路のうち他方側に隣接している第(n−1)の信号出力回路から出力された上記制御信号が入力される制御信号入力回路を備え、上記第2〜第(n−1)の信号出力回路は、隣接する2つの信号出力回路のうち他方側に隣接している信号出力回路から出力された上記制御信号が入力される制御信号入力回路と、上記制御信号入力回路によって入力された制御信号を、一方側に隣接している信号出力回路に対して出力する制御信号出力回路とを備え、上記制御信号生成部によって生成された上記制御信号は、先ず、上記第1の信号出力回路に備えられた上記初段制御信号入力回路に供給された後に制御信号出力回路から出力され、次に、他方側に隣接する信号出力回路に入力された後に出力されることを順次行うことによって、上記第1〜第nの信号出力回路全てに供給されることを特徴とする。
本発明に係る信号出力回路は、低電力消費モードとされているときに、ラッチ回路が、レベルシフト回路から出力された信号をラッチしているために、出力されるデータが破壊されることを防ぐことが可能となる。
したがって、本発明に係る信号出力回路では、電子機器が低電力消費モードとされており電気回路の電源がオフとされているときに、出力される信号が不定となるなど、外部に異常な信号が出力されることを回避することが可能となる。
また、本発明に係る信号出力回路は、電気回路との間や外部の回路との間に異常信号の出力を防止する回路を備えないために、部品点数を減らすことが可能となり、高密度な実装や、小型化、コストの低減などが可能となる。
また、本発明に係る信号出力回路は、半導体装置が低電力消費モードとされているときに、スイッチと、スイッチの前段に備えられた回路の電源をオフすることが可能となる。したがって、本発明に係る信号出力回路は、消費電力を低減させることが可能となる。
本発明に係る半導体装置では、先ず、第1の信号出力回路に制御信号が供給される。第1の信号出力回路に供給された信号は出力されて、隣接する第2の信号出力回路に供給される。そして、第2〜第nの信号出力回路が、隣接する2つの信号出力回路のうち一方側に隣接している信号出力回路から供給された制御信号を、他方側に隣接している信号出力回路に供給することを順次行うことによって、制御信号を第1〜第nの信号出力回路全てに供給する。
したがって、本発明に係る半導体装置は、制御信号を全ての信号出力回路に対して簡易な回路構成で効率良く、第1〜第nの信号出力回路全てに対して供給することが可能となる。また、本発明に係る半導体装置によれば、電気回路の動作電圧と異なる動作電圧レベルとされている制御信号を、第1〜第nの信号出力回路全てに対して供給することが可能となる。
以下、本発明を実施するための最良の形態について、図面を参照しながら詳細に説明する。
図1に示すように、本発明を適用した半導体装置1は、電気回路領域2と、電気回路領域2の周囲に形成された入出力回路領域3とを備える。
半導体装置1は、例えばPDA(Personal Digital Assistant)などの電子機器に搭載され、電子機器が低電力消費モードとなったときには、電気回路領域2の電源をオフすることにより、消費電力の低減を図る構成とされている。
電気回路領域2は、電気回路4−1,4−2,…4−m(但し、mは自然数。)が集積されている。なお、以下の説明では、電気回路4−1,4−2,…4−mを区別する必要がないときには、電気回路4という。電気回路4は、電子機器の動作の制御に必要となるデータなどの信号を作成する。各電気回路4は、例えば0.8Vの低電圧で動作する構成とされている。半導体装置1は、各電気回路4が低電圧で動作することにより、少ない消費電力で動作可能とされている。
入出力回路領域3は、複数の入出力回路(以下、I/Oセルという。)5−1,5−2,…5−nが集積されている。各I/Oセル5−1,5−2,…5−n(但し、nは自然数。)は、それぞれ電気回路4に接続されており、接続されている電気回路4に対して半導体装置1の外部で生成された信号を供給したり、電気回路4で生成された信号を半導体装置1の外部に出力する。なお、以下の説明では、各I/Oセル5−1,5−2,…5−nを、区別する必要がないときにはI/Oセル5という。
つぎに、図2を参照してI/Oセル5について詳細に説明する。
I/Oセル5は、図2に示すように、半導体装置1の外部で生成された信号が供給され、供給された信号を電気回路4に供給する入力回路10を備える。
入力回路10は、図3に示すように、入力端子11を介して半導体装置1の外部から出力された信号が供給される保護回路12を備える。保護回路12は、入力端子11に静電気が印加されたときなどに、異常な信号が入力回路10を構成する各回路や電気回路4に供給されることによって、入力回路10や電気回路4が破壊されることを防止する。また、本実施の形態では、保護回路12の動作電圧は電気回路4の動作電圧よりも高く、例えば3.3Vとされる。
また、入力回路10は、保護回路12から出力された信号が供給される初段入力回路13を備える。初段入力回路13は、保護回路12から供給された信号を一時的に記憶した後に出力する。初段入力回路13は、保護回路12と同様に高電圧で動作する。
また、入力回路10は、初段入力回路13から出力された信号が供給されるレベルシフト回路14を備える。レベルシフト回路14は、供給された信号を、保護回路12の動作電圧レベルから電気回路4の動作電圧レベルに下げた後に出力する。レベルシフト回路14は、保護回路12及び初段入力回路13と同様に高電圧で動作する。
また、入力回路10は、レベルシフト回路14から出力された信号が供給される入力インターフェイス回路(以下、入力I/F回路という。)15を備える。入力I/F回路15はインバータを備えており、レベルシフト回路14から出力された信号は、インバータのゲートに供給される。入力I/F回路15は、供給された信号を、波形成形などの処理を施した後に出力して、電気回路4に供給する。入力I/F回路15は、電気回路4と同じ低電圧で動作する。
図2に戻り、I/Oセル5は、電気回路4から出力された信号が供給され、供給された信号を半導体装置1の外部に出力する出力回路20を備える。
出力回路20は、図4に示すように、電気回路4から出力された信号が供給される出力インターフェイス回路(以下、出力I/F回路という。)21を備える。出力I/F回路21は、電気回路4から供給された信号を、波形成形などの処理を施した後に出力する。出力I/F回路21は、電気回路4と同じ低電圧で動作する。
また、出力回路20は、出力I/F回路21から出力された信号が供給される動作決定回路22を備える。動作決定回路22は、出力回路20から半導体装置1の外部に出力される信号を、通常のインバータ型で出力するか、又はトライステート型で出力するかのいずれかに決定する。動作決定回路22は、電気回路4と同じ低電圧で動作する。
また、出力回路20は、動作決定回路22から出力された信号が供給されるインターフェイスバッファ(以下、I/Fバッファという。)23を備える。I/Fバッファ23は、入力と出力とを切断可能なスイッチであり、入力と出力が接続されているときに、動作決定回路22から供給された信号を出力する。入力及び出力は、半導体装置1を搭載している電子機器が低電力消費モードに移行するときに切断され、電子機器において低電力消費モードが解除されるときに接続される。動作決定回路22は、電気回路4と同じ低電圧で動作する。
また、出力回路20は、I/Fバッファ23から出力された信号が供給されるレベルシフト回路24を備える。レベルシフト回路24は、I/Fバッファ23から出力された信号を、電気回路4の動作電圧レベルから保護回路12の動作電圧レベルに上げた後に出力する。レベルシフト回路24が信号の動作電圧レベルを上げることにより、電気回路4から出力された信号は、半導体装置1の外部の回路によって使用されることが可能となる。レベルシフト回路24は、保護回路12と同じ高電圧で動作する。
また、出力回路20は、レベルシフト回路24から出力された信号が供給されるラッチ回路25を備える。ラッチ回路25は、半導体装置1を搭載している電子機器が低電力消費モードとされているときにレベルシフト回路24から出力された信号をラッチし、通常のモードとされているときにレベルシフト回路24から出力された信号をそのまま出力する。ラッチ回路25は、低電力消費モードに移行するときに信号のラッチを開始し、低電力消費モードの間、信号のラッチを継続する。また、電子機器において低電力消費モードが解除されるときに、信号のラッチを停止する。ラッチ回路25は、保護回路12と同様に高電圧で動作する。
また、出力回路20は、ラッチ回路25から出力された信号が供給されるプリバッファ26を備える。プリバッファ26は、保護回路12と同じ高電圧で動作する。
また、出力回路20は、プリバッファ26から出力された信号が供給される出力バッファ兼保護回路27(以下、単に保護回路27という。)を備える。保護回路27に供給された信号は、出力端子28を介して半導体装置1の外部に出力される。保護回路27は、出力端子28に異常な静電気が印加されることなどによって、異常な信号が出力回路20を構成する各回路や電気回路4に供給されて、出力回路20や電気回路4が破壊されることを防止する。保護回路27は、入力回路10に備えられた保護回路12と同じ高電圧で動作する。保護回路27に供給された信号は、出力端子28を介して、半導体装置1の外部に出力される。また、保護回路27は、出力バッファとしての役割を果たす。
また、出力回路20は、I/Oセル5の外部に備えられた制御信号生成部から、制御信号が供給される制御回路29を備える。制御信号は、電子機器が低電力消費モードに移行するときにLowからHighに変化し、低電力消費モードの間Highとされる。また、電子機器において低電力消費モードが解除されるときにHighからLowに変化する。制御回路29は、制御信号に基づいて、I/Fバッファ23、レベルシフト回路24、ラッチ回路25の動作を制御する。制御回路29は、保護回路12と同じ高電圧で動作する。すなわち、制御信号は、保護回路12の動作電圧レベルとされている。
図2に戻り、I/Oセル5は、制御信号入出力回路30を備える。制御信号入出力回路30は、例えば半導体装置1の外部に備えられている制御信号生成部によって生成された制御信号を、I/Oセル5の内部に引き込み、制御回路29に供給する。
制御信号入出力回路30は、I/Oセル5の外部から制御信号が供給される入力インバータ31を備える。そして、入力インバータ31から出力された制御信号は、制御回路29に供給されると共に、出力インバータ32に供給され、I/Oセル5の外部に出力される。
図5に示すように、制御信号生成部(図示せず。)によって生成された信号は、I/Oセル5−1〜5−nのうち1つに備えられた入力インバータ31に供給される。本実施の形態では、I/Oセル5−1に備えられた入力インバータ31に供給される。なお、図5では、入力インバータ31、出力インバータ32の図示を省略している。
I/Oセル5−1の入力インバータ31に供給された信号は、制御回路29に供給されると共に、出力インバータ32に供給される。出力インバータ32に供給された制御信号は、I/Oセル5−1の外部に出力され、隣接する2つのI/Oセル5−2,5−nのうち一方の入力インバータに供給される。本実施の形態では、I/Oセル5−2の入力インバータ31に供給される。
以下、半導体装置1では、I/Oセル5−2〜5−(n−1)が、入力インバータ31に供給された信号を、出力インバータ32を介して外部に出力し、隣接するI/Oセルの入力インバータ31に供給することを繰り返す。そして、I/Oセル5−nの入力インバータ31に、I/Oセル5−(n−1)から出力された信号が供給されることによって、I/Oセル5−1〜5−nの全てに制御信号が供給される。
すなわち、半導体装置1では、図6に示すように、I/Oセル5−k(但し、kは2≦k≦nの整数。)の入力インバータ31に、隣接するI/Oセル5−(k−1),5−(k+1)のうち一方の出力インバータ32から出力された制御信号を供給し、I/Oセル5−kの出力インバータ32から出力された制御信号を、他方の入力インバータ31に供給することを繰り返すことで、全てのI/Oセル5に制御信号を供給する。
なお、半導体装置1は、I/Oセル5−kに備えられている出力インバータ32から出力された制御信号を、I/Oセル5−(k+1)に備えられている入力インバータ31に供給することを繰り返すことで、全てのI/Oセル5に制御信号が供給される構成としても良い。
したがって、半導体装置1は、簡易な回路構成であり且つ複数のI/Oセル5全てに効率良く制御信号を供給することが可能なものとなる。また、保護回路12と同じ高い動作電圧レベルの制御信号を、I/Oセル5に備えられている動作電圧が高い回路に供給することが可能となる。また、各I/Oセル5に供給される制御信号の波形が鈍ることを防ぐことが可能となる。
つぎに、I/Fバッファ23、レベルシフト回路24、及びラッチ回路25の詳細な構成と、制御回路29によるI/Fバッファ23、レベルシフト回路24、及びラッチ回路25の制御について説明する。
まず、図7を参照して、I/Fバッファ23と、レベルシフト回路24と、ラッチ回路25との構成について詳細に説明する。
I/Fバッファ23は、第1のスリーステートインバータ41と、第2のスリーステートインバータ42とを備える。
第1のスリーステートインバータ41は、動作決定回路22から出力された信号が、インバータ43を介してゲートに供給されるインバータ51を備える。インバータ51は、高電位側電源VDDと低電位側電源VSS1との間に接続されている。インバータ51から出力される信号は、第1のスリーステートインバータ41から出力される信号B1となる。なお、高電位側電源VDDの電圧は、電気回路4の動作電圧と同程度とされており、本実施の形態では0.8Vとされている。
また、第1のスリーステートインバータ41は、入力と出力との接続を制御する接続制御部52を備える。接続制御部52は、制御回路29からI/Fバッファ23に出力された信号S1がゲートに供給されインバータ51と高電位側電源VDDとの間に接続されているPチャネルMOSFET(Metal Oxide Semiconductor Field Effect Transistor;以下、PMOSトランジスタという。)53と、信号S1が供給されるインバータ54と、インバータ54により信号S1が反転してゲートに供給され、インバータ51と低電位側電源VSSとの間に接続されているNMOSトランジスタ55とを備える。
接続制御部52の動作は、以下に説明する通りとなる。制御回路29から供給される信号S1がHighとされているときには、PMOSトランジスタ53及びNMOSトランジスタ55は共にオフとされ、高電位側電源VDDとインバータ51に接続が遮断されるため、第1のスリーステートインバータ41から出力される信号B1は、動作決定回路22から供給される信号に拘わらずハイインピーダンスとなる。
また、制御回路29から供給される信号S1がLowとされているときには、PMOSトランジスタ53及びNMOSトランジスタ55は共にオンとされ、インバータ51から出力される信号は、動作決定回路22から供給される信号と同一とされる。すなわち、インバータ51から出力される信号は、動作決定回路22から供給される信号がHighとされているときにはHighとされ、LowとされているときにはLowとされる。
以上説明した第1のスリーステートインバータ41では、制御回路29から供給される信号S1がLowであり、PMOSトランジスタ53及びNMOSトランジスタ55が共にオンとされているときには、動作決定回路22から出力された信号がインバータ43を介してインバータ51のゲートに供給される。そして、第1のスリーステートインバータ41は、インバータ51のゲートに供給された信号がHighとされているとき、すなわち、動作決定回路22から出力された信号がLowとされているときには、出力が低電位側電源VSS1に接続され、出力される信号B1はLowとされる。また、第1のスリーステートインバータ41は、インバータ51のゲートに供給された信号がLowとされているとき、すなわち、動作決定回路22から出力された信号がHighとされているときには、出力が高電位側電源VDD1に接続され、出力される信号B1はHighとなる。また、第1のスリーステートインバータ41は、制御回路29から供給される信号S1がHighとされているときには、出力が常にハイインピーダンスとされる。
第2のスリーステートインバータ42は、インバータ51の前段にインバータ43が備えられていないことを除いては、第1のスリーステートインバータ41と同一の構成とされている。すなわち、第2のスリーステートインバータ42の出力は、制御回路29から供給される信号S1がHighとされているときには、動作決定回路22から供給される信号に拘わらずハイインピーダンスとされ、制御回路29から供給される信号S1がLowとされているときには、第1のスリーステートインバータ41から出力される信号B1と反転した信号を出力する。
レベルシフト回路24は、第1のスリーステートインバータ41から出力された信号B1がゲートに供給され高電位側電源VDDIO1に接続されているPMOSトランジスタ61と、第1のスリーステートインバータ41から出力された信号B1がゲートに供給され低電位側電源VSS2に接続されているNMOSトランジスタ62と、PMOSトランジスタ61とNMOSトランジスタ62との間に接続されており後述する第2の信号出力部72から出力される信号L1がゲートに供給されるPMOSトランジスタ63とからなる第1の信号出力部71を備える。
また、レベルシフト回路24は、第2のスリーステートインバータ42から出力された信号B2がゲートに供給され高電位側電源VDDIO2に接続されているPMOSトランジスタ64と、第2のスリーステートインバータ42から出力された信号B2がゲートに供給され低電位側電源VSS3に接続されているNMOSトランジスタ65と、PMOSトランジスタ64とNMOSトランジスタ65との間に接続されており第1の信号出力部71から出力される信号L2がゲートに供給されるPMOSトランジスタ66とを備える第2の信号出力部72を備える。
第1の信号出力部71は、PMOSトランジスタ61とPMOSトランジスタ63とがオンとされたときに高電位側電源VDDIO1から出力された信号(High)を出力し、NMOSトランジスタ62がオンとされたときに低電位側電源VSS2から出力された信号(Low)を出力する。第1の信号出力部71から出力された信号L1は、PMOSトランジスタ66のゲートに供給される。
また、第2の信号出力部72は、PMOSトランジスタ64とPMOSトランジスタ66とがオンとされたときに高電位側電源VDDIO2から出力された信号(High)を出力し、NMOSトランジスタ65がオンとされたときに低電位側電源VSS3から出力された信号(Low)を出力する。第2の信号出力部72から出力された信号L2は、PMOSトランジスタ63のゲート及びラッチ回路25に供給される。
なお、高電位側電源VDDIO1と高電位側電源VDDIO2とは、共に保護回路12、初段入力回路13、レベルシフト回路14、ラッチ回路25、プリバッファ26、保護回路27、制御回路29の電源と同程度の電圧とされており、本実施の形態では3.3Vとされている。
また、レベルシフト回路24は、制御回路29から出力された信号S2がゲートに供給され、第1の信号出力部71の入力と低電位側電源VSS4との間に接続されたNMOSトランジスタ67と、制御回路29から出力された信号S2がゲートに供給され、第2の信号出力部72の入力と低電位側電源VSS5との間に接続されたNMOSトランジスタ68とを備える。レベルシフト回路24では、制御回路29からNMOSトランジスタ67,68のゲートに供給される信号S2によって、第1の信号出力部71の入力と第2の信号出力部72の入力とが固定される。
具体的に説明すると、制御回路29からNMOSトランジスタ67,68のゲートに供給された信号S2がHighであるときには、NMOSトランジスタ67,68が共にオンとされ、第1及び第2の信号出力部71,72に入力される信号は共にLowに固定される。
第1及び第2の信号出力部71,72に入力される信号がLowに固定されることで、第1及び第2の信号出力部71,72の入力がハイインピーダンスとなって、PMOSトランジスタ61,63,64,66、NMOSトランジスタ62,65の動作が不安定となり、レベルシフト回路24が破壊されるなどの不都合が生じることを防ぐことが可能となる。
例えば、PMOSトランジスタ61,63とNMOSトランジスタ62とが同時にオンとされ、VDDIO1からVSS2へ貫通電流が流れることや、PMOSトランジスタ64,66とNMOSトランジスタ65とが同時にオンとされ、VDDIO2からVSS3へ貫通電流が流れることを防ぐことができる。
なお、第1及び第2の信号出力部71,72に入力される信号は、共にHighに固定されても良い。
また、制御回路29からNMOSトランジスタ67,68のゲートに供給された信号S2がLowとされているときには、NMOSトランジスタ67,68が共にオフとされるので、レベルシフト回路24から出力される信号L1は第1のスリーステートインバータ41から出力された信号B1と同一とされ、第2のスリーステートインバータ42から出力された信号B2と反転した信号とされる。
以上説明したレベルシフト回路24では、制御回路29から供給される信号S2がHighとされているためにNMOSトランジスタ67,68が共にオフとされており、第1のスリーステートインバータ41から出力される信号B1がHighとされているときには、PMOSトランジスタ61がオフとされ、NMOSトランジスタ62がオンとされる。また、第2のスリーステートインバータ42から出力される信号B2はLowとされるので、PMOSトランジスタ64はオンとされ、NMOSトランジスタ65はオフとされる。したがって、PMOSトランジスタ66のゲートは、低電位側電源VSS2に接続するために、供給される信号L2がLowとされる。PMOSトランジスタ66のゲートに供給される信号L2がLowとされると、PMOSトランジスタ66はオンとされ、レベルシフト回路24の出力は高電位側電源VDDIO2に接続される。そして、レベルシフト回路24から出力される信号L1は、Highとされる。なお、PMOSトランジスタ63のゲートは、高電位側電源VDDIO2に接続され、供給される信号L1がHighとされるために、オフとされる。
一方、制御回路29から供給される信号S2がHighとされているためにNMOSトランジスタ67,68が共にオフとされており、第1のスリーステートインバータ41から出力される信号B1がLowとされているときには、PMOSトランジスタ61がオンとされ、NMOSトランジスタ62がオフとされる。また、第2のスリーステートインバータ42から出力される信号B2はHighとなるので、PMOSトランジスタ64がオフとされ、NMOSトランジスタ65はオンとされる。NMOSトランジスタ65がオンとされることにより、レベルシフト回路24の出力は低電位側電源VSS5に接続される。そして、レベルシフト回路24から出力される信号L1はLowとされる。
なお、PMOSトランジスタ63のゲートは、低電位側電源VSS3に接続されるために、供給される信号L1がLowとされる。PMOSトランジスタ63は、ゲートに供給される信号L1がLowとなると、オンとされる。PMOSトランジスタ63がオンとされると、PMOSトランジスタ66のゲートは高電位側電源VDDIO1に接続される。したがって、PMOSトランジスタ66のゲートに供給される信号L2はHighとされ、PMOSトランジスタ66はオフとされる。
また、制御回路29から供給される信号S2がLowとされるためにNMOSトランジスタ67,68がオンとされるときには、第1及び第2の信号出力部71,72の入力は共にLowとされる。したがって、レベルシフト回路24では、PMOSトランジスタ61,64がオンとされ、VDDIO1からVSS2へ貫通電流が流れることと、VDDIO2からVSS3へ貫通電流が流れることが回避できる。
ラッチ回路25は、レベルシフト回路24から供給された信号L1の出力を制御するスイッチ81を備える。スイッチ81は、制御回路29から供給された信号S3に基づいて、オフとされてレベルシフト回路24から供給された信号L1の出力を停止したり、オンとされてレベルシフト回路24から供給された信号L1を出力する。
本実施の形態では、スイッチ81は、レベルシフト回路24から出力された信号L1が入力端子Xに供給されるトランスミッションゲート82を備える。また、トランスミッションゲート82を構成するNMOSトランジスタのゲートG1には制御回路29から出力された信号S3が供給され、PMOSトランジスタのゲートG2には制御回路29から出力された信号S3がインバータ83を介して供給される。トランスミッションゲート82は、制御回路29から供給された信号S3がHighとされているときに、2つのゲートG1,G2が開いて入力端子Xに供給された信号L1を出力端子Yから出力し、制御回路29から供給された信号S3がLowとされているときに、2つのゲートG1,G2が閉じて出力端子Yからの信号の出力を停止する。
また、ラッチ回路25は、スイッチ81から信号L1が供給され、供給された信号L1を保持するラッチ部84を備える。ラッチ部84は、制御回路29から供給される信号S4に基づいて、スイッチ81から供給された信号L1をラッチしたり、スイッチ81から供給された信号L1を一時的に記憶した後にプリバッファ26に出力したりする。
本実施の形態では、ラッチ部84は、スイッチ81から出力された信号L1が供給されるインバータ85と、インバータ85と並列に接続されており、制御入力に制御回路29から出力された信号S4が反転して制御入力に供給されるスリーステートインバータ86とを備える。制御回路29から供給される信号S4がHighとされているときにはスリーステートインバータ86のゲートが閉じ、インバータ85に供給された信号L1は一時記憶された後にプリバッファ26に出力される。また、制御回路29から供給される信号S4がLowとされているときには、スリーステートインバータ86のゲートが開き、スイッチ81からインバータ85に供給された信号L1がラッチされる。
以上説明した半導体装置1では、低電力消費モードとされているときに、低い動作電圧で動作する電気回路4、出力I/F回路21、動作決定回路22、I/Fバッファ23の電源をオフとしても、ラッチ回路25がレベルシフト回路24から出力された信号をラッチしているために、外部に異常な信号が出力されることを回避することが可能となる。
なお、半導体装置1では、低電力消費モードとされるときに、入力I/F回路15の電源もオフとする。入力回路10では、レベルシフト回路14からの出力が入力I/F回路15のゲートに入力される。したがって、入力I/F回路15の電源がオフとされることにより、低電力消費モードのときに電気回路4に対して入力I/F回路15から信号が供給されることを回避できる。また、入力I/F回路15は、電気回路4と同じ低い電圧で動作するために、オフリーク電流が生じ易い。したがって、入力I/F回路15の電源をオフすることにより、消費電力を低減することが可能となる。
つぎに、電子機器が低電力消費モードに移行するときの半導体装置1の動作、並びに電子機器において低電力消費モードが解除されるときの半導体装置1の動作について説明する。
電子機器が低電力消費モードに移行するときには、先ず、制御回路29に供給される制御信号が図8(A)中A1に示すように、Highとされる。
制御回路29は、Highとされた制御信号に基づいて、先ず、図8(B)中B1に示すように、ラッチ回路25に備えられたラッチ部84に対して供給する信号S4をLowとする。ラッチ部84では、スリーステートインバータ86のゲートが開き、スイッチ81から供給された信号L1の電位が保持される。
次に、制御回路29は、図8(C)中C1に示すように、ラッチ回路25に備えられたスイッチ81に対して供給する信号S3をLowとする。スイッチ81では、制御回路29からトランスミッションゲート82のゲートG1に対して供給される信号S3がLowとされ、ゲートG2に供給される信号がHighとされることにより、トランスミッションゲート82のゲートG1,G2が閉じる。すなわち、スイッチ81はオフとされる。
スリーステートインバータ86のゲートが開いた後にトランスミッションゲート82のゲートG1,G2が閉じることにより、ラッチ回路25から出力される信号R1の電位は保持される。
そして、制御回路29は、図8(D)中D1に示すように、第1のスリーステートインバータ41及び第2のスリーステートインバータ42に対して供給する信号S1をHighとする。第1のスリーステートインバータ41及び第2のスリーステートインバータ42では、制御回路29から供給される信号S1がHighとされることにより、PMOSトランジスタ53及びNMOSトランジスタ55がオフとされるために、出力がハイインピーダンスとなる。
次に、制御回路29は、図8(E)中E1に示すように、レベルシフト回路24に対して供給する信号S2をHighとする。レベルシフト回路24では、制御回路29から供給される信号S2がHighとされることにより、NMOSトランジスタ67,68がオンとされるため、第1の信号出力部71及び第2の信号出力部72に入力される信号がLowとされる。したがって、VDDIO1からVSS2へ貫通電流が流れることや、VDDIO2からVSS3へ貫通電流が流れることが回避される。
最後に、電気回路4、出力I/F回路21、動作決定回路22、I/Fバッファ23、及び入力I/F回路15の電源がオフとされる。
また、電子機器で低電力消費モードが解除されると、制御回路29では、図8(A)中A2に示すように、外部から供給される制御信号がLowとされる。
制御回路29は、Lowとされた制御信号に基づいて、先ず、図8(B)中B2に示すように、ラッチ回路25に備えられたラッチ部84に対して供給する信号S4をHighとする。ラッチ部84では、スリーステートインバータ86のゲートが閉じることにより、スイッチ81から出力された信号L1のプリバッファ26への供給が開始となる。
次に、制御回路29は、図8(C)中C2に示すように、ラッチ回路25に備えられたスイッチ81に対して供給する信号S3をHighとする。スイッチ81では、トランスミッションゲート82のゲートG1,G2に対して供給される信号がHighとされることにより、トランスミッションゲート82のゲートG1,G2が開く。すなわち、スイッチ81はオンとされる。
そして、制御回路29は、図8(D)中D2に示すように、第1のスリーステートインバータ41及び第2のスリーステートインバータ42に対して供給する信号S1をLowとする。第1のスリーステートインバータ41及び第2のスリーステートインバータ42では、制御回路29から供給される信号S1がLowとされることにより、PMOSトランジスタ53及びNMOSトランジスタ55がオンとされる。したがって、第1のスリーステートインバータ41から出力される信号B1は動作決定回路22から出力された信号と同一となり、第2のスリーステートインバータ42から出力される信号B2は第1のスリーステートインバータ41から出力される信号B1が反転した信号となる。
次に、制御回路29は、図8(E)中E2に示すように、レベルシフト回路24に対して供給する信号S2をLowとする。レベルシフト回路24では、制御回路29から供給される信号S2がLowとされることにより、NMOSトランジスタ67,68がオフとされる。したがって、第1のスリーステートインバータ41から出力される信号B1がPMOSトランジスタ61及びNMOSトランジスタ62に供給され、第2のスリーステートインバータ42から出力される信号B2がPMOSトランジスタ64及びNMOSトランジスタ65に供給される。そして、レベルシフト回路24から出力される信号L1は、動作決定回路22からI/Fバッファ23に供給された信号と同一とされる。すなわち、動作決定回路22からI/Fバッファ23に供給された信号がHighとされているときには、レベルシフト回路24から出力される信号L1もHighとなり、動作決定回路22からI/Fバッファ23に供給された信号がLowとされているときには、レベルシフト回路24から出力される信号L1もLowとされる。
最後に、電気回路4、出力I/F回路21、動作決定回路22、I/Fバッファ23の電源がオンとされる。
なお、電子機器で低電力消費モードが解除されるときには、制御回路29は、各回路に供給する信号S1,S2,S3,S4を、電子機器が低電力消費モードに移行するときとは逆の順番で変化させても良い。すなわち、制御回路29は、先ず、レベルシフト回路24に対して供給する信号S2をLowとし、次に、第1のスリーステートインバータ41及び第2のスリーステートインバータ42に対して供給する信号S1をLowとし、そして、トランスミッションゲート82のゲートG1及びインバータ83に対して供給する信号S3をHighとし、最後に、スリーステートインバータ86に対して供給する信号S4をHighとしても良い。
以上説明した順番で制御回路29が信号S1,S2,S3,S4を変化させることにより、半導体装置1は、スイッチ81がオンとされたときに、レベルシフト回路24から出力された不定などの異常な信号が出力端子28に供給され、出力端子28から出力される信号が反転して出力されるデータが破壊されることを回避できる。
しかし、制御回路29は、電子機器において低電力消費モードが解除されるときと低電力消費モードに移行するときとで、信号S1,S2,S3,S4を変化させる順番を反対とすると、異なるタイミング制御を行う必要が生じるために、回路構成が複雑となる。制御回路29の回路構成が複雑になると、I/Oセル5のサイズが大きくなってしまう。
また、電子機器で低電力消費モードが解除されてから実際に出力端子28が動作を開始するまでの間にレベルシフト回路24の動作を開始させることが可能であれば、制御回路29が信号S1,S2,S3,S4を変化させる順番を、電子機器において低電力消費モードが解除されるときと低電力消費モードに移行するときとで同じとしても、出力端子28から出力される信号が反転することを回避できる。実際、出力端子28の負荷は通常数pFと大きいために、低電力消費モードが解除されてから出力端子28が動作するまでには時間がかかる。したがって、半導体装置1では、低電力消費モードが解除されてから実際に出力端子28が動作するまでの間にレベルシフト回路24の動作を開始させることが可能となる。
以上説明した理由により、本実施の形態では、制御回路29は、各回路に供給する信号S1,S2,S3,S4を変化させる順番が、電子機器において低電力消費モードが解除されるときと低電力消費モードに移行するときとで同じとなる構成とされている。制御回路29がこの構成とされることにより、半導体装置1は、制御回路29の構成が簡易であり、I/Oセル5のサイズが小さいものとなる。
なお、低電力消費モードのときにも動作している電気回路4に接続されているI/Oセル5では、低消費電力消費モードのときにも電気回路4の電源がオフされずに、通常のモードのときと同様に信号を出力する。したがって、レベルシフト回路24から出力される信号をラッチすることがないため、ラッチ回路25及び制御回路29が備えられない構成とされる。
以上説明したように、本発明を適用した半導体装置1では、電子機器が低電力消費モードに移行したときに、制御回路29の制御に基づいて、先ず、スイッチ81がオフとされ、ラッチ部84によってスイッチ81を介して供給された信号が保持された後に、第1のスリーステートインバータ41及び第2のスリーステートインバータ42からの出力がハイインピーダンスとされ、そして、レベルシフト回路24からの出力がハイインピーダンスとされる。
すなわち、本発明を適用した半導体装置1では、低電力消費モードとされているときに、ラッチ回路25が、レベルシフト回路24から出力された信号L1をラッチしているために、I/Oセル5から異常な信号が出力されることを防ぐことが可能となる。
したがって、本発明を適用した半導体装置1では、電気回路4とI/Oセル5との間やI/Oセル5と半導体装置1の外部の回路との間に他の回路を備えないにも拘わらず、電子機器が低電力消費モードとされているときに、出力回路20から出力される信号が不定となるなど、I/Oセル5の外部に異常な信号が出力されることを回避することが可能となる。I/Oセル5の外部に異常な信号が出力されないために、半導体装置1は、電気回路4の電源及びI/Oセル5を構成する回路の一部の電源をオフした状態で、電気回路4や外部に異常な信号が供給され、電気回路4や外部の回路が誤動作することや、外部に出力されるデータが破壊されることを回避することが可能となる。
また、本発明を適用した半導体装置1は、電気回路4とI/Oセル5との間やI/Oセル5と半導体装置1の外部の回路との間に他の回路を備えていないために、部品点数が少ないものとなり、高密度な実装や、小型化、コストの低減などが可能となる。
また、本発明を適用した半導体装置1は、電子機器が低電力消費モードであるときに、ラッチ回路25の前段に備えられた出力I/F回路21、及び動作決定回路22の電源をオフすることができる。出力I/F回路21、及び動作決定回路22は、低電圧で動作するために、オフリーク電流が生じ易い。すなわち、半導体装置1は、オフリーク電流が生じ易い回路の電源をオフすることが可能となり、不必要な消費電力を削減することが可能となる。したがって、本発明を適用した半導体装置1は、消費電力が少ないものとなる。
具体的には、本発明を適用した半導体装置1では、1時間で1.5〜6mW程度の消費電力が削減される。本発明を適用した半導体装置1は、例えば電源として電池を使用する携帯用電子機器に搭載したときには、電池の消費を少なくすることが可能となり、電池切れなどの不都合が生じにくいものとなる。また、エネルギー資源の有効活用にも貢献できるものとなる。
23 I/Fバッファ、24 レベルシフト回路、25 ラッチ回路、41 第1のスリーステートインバータ、42 第2のスリーステートインバータ、43,51 インバータ、52 接続制御部、53 PMOSトランジスタ、54 インバータ、55 NMOSトランジスタ、61 PMOSトランジスタ、62 NMOSトランジスタ、63 PMOSトランジスタ、64 PMOSトランジスタ、65 NMOSトランジスタ、66 PMOSトランジスタ、67 NMOSトランジスタ、68 NMOSトランジスタ、71 第1の信号出力部、72 第2の信号出力部、81 スイッチ、82 トランスミッションゲート、83 インバータ、84 ラッチ部、85 インバータ、86 スリーステートインバータ
Claims (12)
- 複数の電気回路を有する半導体装置に設けられており、複数の上記電気回路のうち、上記半導体装置が低電力消費モードとされているときに電源がオフとされる電気回路から出力される信号を、上記半導体装置の外部に出力する信号出力回路であって、
第1の動作電圧で動作され、上記電気回路によって生成された信号が供給され、上記半導体装置が上記低電力消費モードとされているときには入力と出力とが切断され、上記半導体装置が通常のモードとされているときには入力と出力とが接続される接続回路と、
上記第1の動作電圧より高い第2の動作電圧で動作され、上記接続回路から出力された信号が供給され、上記接続回路から供給された信号に基づいて、上記電気回路によって生成された信号を、上記第1の動作電圧レベルから上記第2の動作電圧レベルにシフトするレベルシフト回路と、
上記第2の動作電圧で駆動されており、上記レベルシフト回路から出力された信号が供給され、上記半導体装置が上記低電力消費モードのときには上記レベルシフト回路から出力される信号をラッチし、上記半導体装置が上記通常のモードとされているときには上記レベルシフト回路から出力される信号をそのまま出力するラッチ回路と、
上記第2の動作電圧で駆動されており、上記半導体装置が上記低電力消費モードに移行する旨を検出して、上記ラッチ回路に上記レベルシフト回路から出力された信号をラッチさせた後に、上記接続回路の入力と出力とを切断し、上記レベルシフト回路の入力を固定する制御回路とを備えること
を特徴とする信号出力回路。 - 上記半導体装置が上記低電力消費モードに移行したときに、上記スイッチ及び上記スイッチより前段に備えられた各回路の電源がオフとされることを特徴とする請求項1記載の信号出力回路。
- 上記接続回路は、上記電気回路から出力された信号が反転して入力される第1のトライステートインバータと、上記電気回路から出力された信号が入力される第2のトライステートインバータとを備え、
上記レベルシフト回路は、上記第1のトライステートインバータから出力された信号が供給される第1の信号出力部と、上記第2のトライステートインバータから出力された信号が供給される第2の信号出力部とを備え、
上記第1の信号出力部は、高電位側電源に接続されており上記第1のトライステートインバータの出力がHighであるときにオンとされる第1のスイッチと、低電位側電源に接続されており上記第1のトライステートインバータの出力がLowとされているときにオンとされる第2のスイッチと、上記第1のスイッチ及び第2のスイッチに接続されており、上記第2の信号出力部からの出力がLowとされているときにオンとされる第3のスイッチとを備え、
上記第2の信号出力部は、高電位側電源に接続されており上記第2のトライステートインバータの出力がHighとされているときにオンとされる第4のスイッチと、低電位側電源に接続されており上記第2のトライステートインバータの出力がLowとされているときにオンとされる第5のスイッチと、上記第4のスイッチ及び第5のスイッチに接続されており、上記第1の信号出力部からの出力がLowとされているときにオンとされる第6のスイッチとを備え、
上記第1の信号出力部は、上記第1のスイッチ及び上記第3のスイッチがオンとされているときに上記高電位側電源から出力された信号を出力し、上記第1のスイッチがオンとされており且つ上記第3のスイッチがオフとされているときに上記低電位側電源から出力された信号を出力して、上記第6のスイッチに供給し、
上記第2の信号出力部は、上記第4のスイッチ及び上記第6のスイッチがオンとされているときに上記高電位側電源から出力された信号を出力し、上記第5のスイッチがオンとされており且つ上記第6のスイッチがオフとされているときに上記低電位側電源から出力された信号を出力して、上記第3のスイッチ及び上記ラッチ回路に供給し、
上記制御回路は、上記半導体装置が上記低電力消費モードに移行する旨を検出して、上記ラッチ回路に上記レベルシフト回路からの出力をラッチさせた後に、上記第1のトライステートインバータの入力と出力とを切断すると共に、上記第2のトライステートインバータの入力と出力とを切断し、次に、上記第1の信号出力部の入力を低電位側電源に接続すると共に、上記第2の信号出力部の入力を低電位側電源に接続することを特徴とする請求項1記載の信号出力回路。 - 上記制御回路は、上記半導体装置において上記低電力消費モードが解除される旨を検出して、上記ラッチ回路による信号のラッチを解除させた後に、上記接続回路の入力と出力とを接続し、上記レベルシフト回路の入力の固定を解除することを特徴とする請求項1記載の信号出力回路。
- 上記半導体装置において上記低電力消費モードが解除されたときに、上記接続回路及び上記接続回路より前段に備えられた回路の電源をオンとすることを特徴とする請求項2記載の信号出力回路。
- 上記制御回路は、上記半導体装置において上記低電力消費モードが解除される旨を検出して、上記ラッチ回路による信号のラッチを解除させた後に、上記第1のトライステートインバータの入力と出力とを接続すると共に、上記第2のトライステートインバータの入力と出力とを接続して、次に、上記第1の信号出力部の入力と上記低電位側電源との接続を解除すると共に、上記第2の信号出力部の入力と上記低電圧電源との接続を解除することを特徴とする請求項3記載の信号出力回路。
- 複数の電気回路が設けられており、低電力消費モードとされているときに、上記複数の電気回路のうち、一部の電気回路の電源がオフとされる半導体装置において、
上記複数の電気回路が設けられた電気回路領域の周囲に沿って、上記電気回路によって生成された信号を当該半導体装置の外部に出力する第1〜第n(但し、nは2以上の自然数。)の信号出力回路が一列に並んで配置されており、
上記第1の信号出力回路は、上記低電力消費モードに移行する旨を示す制御信号を生成する制御信号生成部によって生成された上記制御信号が入力される初段制御信号入力回路と、上記初段制御信号入力回路によって引き入れられた上記制御信号を、隣接する2つの信号出力回路のうち一方側に隣接している第2の信号出力回路に対して出力する制御信号出力回路とを備え、
上記第1の信号出力回路の他方側に隣接する第nの信号出力回路は、隣接する2つの信号出力回路のうち他方側に隣接している第(n−1)の信号出力回路から出力された上記制御信号が入力される制御信号入力回路を備え、
上記第2〜第(n−1)の信号出力回路は、隣接する2つの信号出力回路のうち他方側に隣接している信号出力回路から出力された上記制御信号が入力される制御信号入力回路と、上記制御信号入力回路によって入力された制御信号を、一方側に隣接している信号出力回路に対して出力する制御信号出力回路とを備え、
上記制御信号生成部によって生成された上記制御信号は、先ず、上記第1の信号出力回路に備えられた上記初段制御信号入力回路に供給された後に制御信号出力回路から出力され、次に、他方側に隣接する信号出力回路に入力された後に出力されることを順次行うことによって、上記第1〜第nの信号出力回路全てに供給されること
を特徴とする半導体装置。 - 上記第1〜第nの信号出力回路は、上記電気回路の動作電圧である第1の動作電圧より高い第2の動作電圧で動作され上記電気回路から出力された信号を上記第1の動作電圧レベルから上記第2の動作電圧レベルにシフトするレベルシフト回路を備え、
上記制御信号は、上記第2の動作電圧レベルとされており、上記第1〜第nの信号出力回路に設けられている上記第2の動作電圧で動作する回路に供給されることを特徴とする請求項7記載の半導体装置。 - 上記第1〜第nの信号出力回路のうち、上記低電力消費モードのときに電源がオフとされる上記電気回路に接続されている信号出力回路は、
上記第1の動作電圧で動作され、上記電気回路によって生成された信号が供給され、上記半導体装置が上記低電力消費モードとされているときには入力と出力とが切断され、上記半導体装置が通常モードとされているときには入力と出力とが接続される接続回路と、
上記第2の動作電圧で動作され、上記接続回路から出力された信号が供給され、上記接続回路から供給された信号に基づいて、上記電気回路によって生成された信号を、上記第1の動作電圧レベルから上記第2の動作電圧レベルにシフトするレベルシフト回路と、
上記第2の動作電圧で駆動されており、上記レベルシフト回路から出力された信号が供給され、上記半導体装置が上記低電力消費モードのときには上記レベルシフト回路から出力される信号をラッチし、上記半導体装置が通常のモードのときには上記レベルシフト回路から出力される信号をそのまま出力するラッチ回路と、
上記第2の動作電圧で駆動されており、上記制御信号に基づいて上記半導体装置が上記低電力消費モードに移行する旨を検出して、上記ラッチ回路に上記レベルシフト回路から出力された信号をラッチさせた後に、上記接続回路の入力と出力とを切断し、上記レベルシフト回路の入力を固定する制御回路とを備えること
を特徴とする請求項7記載の半導体装置。 - 上記制御信号は、上記第2の動作電圧レベルとされていることを特徴とする請求項9記載の半導体装置。
- 上記制御回路は、上記半導体装置において上記低電力消費モードが解除される旨を検出して、上記ラッチ回路による信号のラッチを解除させた後に、上記接続回路の入力と出力とを接続し、上記レベルシフト回路の入力の固定を解除することを特徴とする請求項9記載の半導体装置。
- 上記低電力消費モードが解除されるときに、上記接続回路及び上記接続回路より前段に備えられた回路の電源をオンとすることを特徴とする請求項9記載の半導体装置。
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JP2007134901A (ja) * | 2005-11-09 | 2007-05-31 | Technology Alliance Group Inc | 実装基板の電源制御装置および半導体基板 |
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2004
- 2004-01-07 JP JP2004002513A patent/JP2005197478A/ja active Pending
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