JP2005197478A - 信号出力回路及び半導体装置 - Google Patents

Abstract

【課題】 低電力消費モードのときに、電気回路の電源がオフとされることによって、外部に異常な信号が出力されることを回避する。
【解決手段】 電子機器が低電力消費モードに移行したときに、制御回路２９の制御に基づいて、先ず、スイッチ８１がオフとされ、次に、ラッチ部８４がスイッチ８１から供給された信号をラッチした後に、第１のスリーステートインバータ４１及び第２のスリーステートインバータ４２からの出力がハイインピーダンスとされる。そして、レベルシフト回路２４の入力がＬｏｗに固定される。
【選択図】 図７

Description

本発明は、電気回路によって生成された信号を出力する信号出力回路に関し、詳しくは、電気回路によって生成された信号を、電気回路の動作電圧レベルより高い動作電圧レベルにシフトした後に出力する信号出力回路に関する。また、本発明は、複数の電気回路が設けられた電気回路領域と、電気回路領域の周囲に沿って一列に並んで配置された複数の信号出力回路とを備える半導体装置に関する。

近年、電子機器では、機能の多様化に伴って、多数の電気回路が集積された大規模な半導体装置が搭載されている。

また、一方で、電子機器では、例えば携帯して使用するときに電池切れが生じ易くなるのを回避するなどの目的を達成するために、消費電力の低減が要求されている。これに伴って、電子機器に搭載される半導体装置でも消費電力の低減が図られている。具体的には、図９に示すように、半導体装置１００の消費電力は、電気回路１０１−１〜１０１−４（以下、区別する必要がないときには、電気回路１０１という。）のうち使用されていない電気回路の動作を制限することによって低減されている。なお、図９では、電気回路１０１−２〜１０１−４の動作を制限している。

使用されていない電気回路１０１の動作を制限する方法としては、使用されていない電気回路１０１に対するクロックの供給を停止する方法が挙げられる。使用されていない電気回路１０１に対するクロックの供給を停止することにより、半導体装置１００では、スイッチング電流を削減して消費電力を低減することが可能となる。

ところが、半導体装置では、集積される電気回路の微細化が進むことによって動作電圧が低下している。動作電圧が低下すると消費電力は低減するもののオフリーク電流が生じ易くなる。したがって、微細化が進んだ電気回路は、クロックの供給を停止したときに、オフリーク電流が原因で不必要な電力が消費される。

オフリーク電流によって生じる電力消費を回避する方法としては、使用されていない電気回路１０１の電源をオフする方法が挙げられる。

しかしながら、図１０に示すように、電気回路１０１は、他の電気回路１１０との間で信号の入力や出力を行うための入出力回路（以下、Ｉ／Ｏセルという。）１１１に接続されている。電気回路１０１は、電源がオフとされると、Ｉ／Ｏセル１１１に対して不定などの異常な信号を出力する。したがって、Ｉ／Ｏセル１１１が誤動作するなどの不都合が生じる虞がある。

電気回路１０１からＩ／Ｏセル１１１に異常な信号が供給されることによって生じる不都合を回避する方法としては、まず、Ｉ／Ｏセル１１１の電源をオフする方法が挙げられる。

しかし、Ｉ／Ｏセル１１１の電源をオフすると、Ｉ／Ｏセル１１１から出力される信号が不定などの異常信号となる。したがって、Ｉ／Ｏセル１１１から出力された異常信号によって、他の電気回路１１０が誤動作するなどの不都合が生じる虞がある。

また、Ｉ／Ｏセル１１１の入力回路１１２では、他の電気回路１１０から信号が供給されることなどにより、入力端子１１３に所定の強度以上の電圧が印加されると、電源がオフとされているにも拘わらず、内部に備えられている保護ダイオード（図示せず。）が順方向となるために、信号が流れ込む。したがって、流れ込んだ信号により、Ｉ／Ｏセル１１１が誤動作してしまうなどの不都合が生じる虞がある。

したがって、電気回路１０１と共にＩ／Ｏセル１１１をオフするときには、他の電気回路１１０とＩ／Ｏセル１１１の出力回路１１４との間に、例えばラッチ回路やプルダウン抵抗などの誤動作防止回路１１５を設ける必要が生じる。また、他の電気回路１１０とＩ／Ｏセル１１１の入力回路１１２との間には、入力端子１１３に対する電圧の印加を防止する電圧印加防止回路１１６を設ける必要が生じる。

ところが、電気回路１０１とＩ／Ｏセル１１１との間に誤動作防止回路１１５や電圧印加防止回路１１６などの回路を設けると、半導体装置１００では、セット基板に実装する部品点数が増加する。セット基板に実装する部品点数が増加すると、半導体装置１００は、作製するために要するコストが上昇してしまう。

そこで、さらに、半導体装置１００の消費電力を低減し且つセット基板に実装する部品点数を減らす方法として、図１１に示すように、Ｉ／Ｏセル１１１と他の電気回路１１０との間にラッチ回路１２０を設け、使用されていない電気回路１０１の電源がオフとされるときにも、Ｉ／Ｏセル１１１の電源をオンとする方法が挙げられる。

しかしながら、Ｉ／Ｏセル１１１と他の電気回路１１０との間にラッチ回路１２０を設けると、セット基板に実装する部品点数を減らすことは可能となるものの、Ｉ／Ｏセル１１１の構成が複雑化するために、例えば電源分離など、各種制御が複雑になる。

また、ラッチ回路１２０やＩ／Ｏセル１１１に備えられた回路の一部は、電気回路１０１と同様に低電圧で動作するために、オフリーク電流が生じている。さらに、半導体装置１００に備えられているＩ／Ｏセル１１１の数が例えば３００から７００に増加している。したがって、Ｉ／Ｏセル１１１をオンとしてＩ／Ｏセル１１１と他の電気回路１１０との間にラッチ回路１２０を設けるときには、多数のＩ／Ｏセル１１１やラッチ回路１２０で生じるオフリーク電流の分、不必要な電力が消費される。

特開２０００−２８６３９２号公報

本発明は以上説明した従来の実情を鑑みて提案されたものであり、セット基板に実装するときに必要となる部品の点数が少なく、且つ半導体装置の電力消費を十分に低減することが可能な信号出力回路を提供することを目的とする。

また、本発明は、複数備えられた信号出力回路全てに効率良く制御信号を供給することが可能な半導体装置を提供することを目的とする。

本発明に係る信号出力回路は、複数の電気回路を有する半導体装置に設けられており、複数の上記電気回路のうち、上記半導体装置が低電力消費モードとされているときに電源がオフとされる電気回路から出力される信号を、上記半導体装置の外部に出力する信号出力回路であって、第１の動作電圧で動作され、上記電気回路によって生成された信号が供給され、上記半導体装置が上記低電力消費モードとされているときには入力と出力とが切断され、上記半導体装置が通常モードとされているときには入力と出力とが接続される接続回路と、上記第１の動作電圧より高い第２の動作電圧で動作され、上記接続回路から出力された信号が供給され、上記接続回路から供給された信号に基づいて、上記電気回路によって生成された信号を、上記第１の動作電圧レベルから上記第２の動作電圧レベルにシフトするレベルシフト回路と、上記第２の動作電圧で駆動されており、上記レベルシフト回路から出力された信号が供給され、上記半導体装置が上記低電力消費モードのときには上記レベルシフト回路から出力される信号をラッチし、上記半導体装置が通常のモードのときには上記レベルシフト回路から出力される信号をそのまま出力するラッチ回路と、上記第２の動作電圧で駆動されており、上記半導体装置が上記低電力消費モードに移行する旨を検出して、上記ラッチ回路に上記レベルシフト回路から出力された信号をラッチさせた後に、上記接続回路の入力と出力とを切断し、上記レベルシフト回路の入力を固定する制御回路とを備えることを特徴とする。

また、本発明に係る半導体装置は、複数の電気回路が設けられており、上記電気回路のうち一部が低電力消費モードのときに電源がオフとされる半導体装置において、複数の電気回路が設けられた電気回路領域の周囲に沿って、上記電気回路によって生成された信号を当該半導体装置の外部に出力する第１〜第ｎ（但し、ｎは２以上の自然数。）の信号出力回路が一列に並んで配置されており、上記第１の信号出力回路は、上記低電力消費モードに移行する旨を示す制御信号を生成する制御信号生成部によって生成された上記制御信号が入力される初段制御信号入力回路と、上記初段制御信号入力回路によって引き入れられた上記制御信号を、隣接する２つの信号出力回路のうち一方側に隣接している第２の信号出力回路に対して出力する制御信号出力回路とを備え、上記第１の信号出力回路の他方側に隣接する第ｎの信号出力回路は、隣接する２つの信号出力回路のうち他方側に隣接している第（ｎ−１）の信号出力回路から出力された上記制御信号が入力される制御信号入力回路を備え、上記第２〜第（ｎ−１）の信号出力回路は、隣接する２つの信号出力回路のうち他方側に隣接している信号出力回路から出力された上記制御信号が入力される制御信号入力回路と、上記制御信号入力回路によって入力された制御信号を、一方側に隣接している信号出力回路に対して出力する制御信号出力回路とを備え、上記制御信号生成部によって生成された上記制御信号は、先ず、上記第１の信号出力回路に備えられた上記初段制御信号入力回路に供給された後に制御信号出力回路から出力され、次に、他方側に隣接する信号出力回路に入力された後に出力されることを順次行うことによって、上記第１〜第ｎの信号出力回路全てに供給されることを特徴とする。

本発明に係る信号出力回路は、低電力消費モードとされているときに、ラッチ回路が、レベルシフト回路から出力された信号をラッチしているために、出力されるデータが破壊されることを防ぐことが可能となる。

したがって、本発明に係る信号出力回路では、電子機器が低電力消費モードとされており電気回路の電源がオフとされているときに、出力される信号が不定となるなど、外部に異常な信号が出力されることを回避することが可能となる。

また、本発明に係る信号出力回路は、電気回路との間や外部の回路との間に異常信号の出力を防止する回路を備えないために、部品点数を減らすことが可能となり、高密度な実装や、小型化、コストの低減などが可能となる。

また、本発明に係る信号出力回路は、半導体装置が低電力消費モードとされているときに、スイッチと、スイッチの前段に備えられた回路の電源をオフすることが可能となる。したがって、本発明に係る信号出力回路は、消費電力を低減させることが可能となる。

本発明に係る半導体装置では、先ず、第１の信号出力回路に制御信号が供給される。第１の信号出力回路に供給された信号は出力されて、隣接する第２の信号出力回路に供給される。そして、第２〜第ｎの信号出力回路が、隣接する２つの信号出力回路のうち一方側に隣接している信号出力回路から供給された制御信号を、他方側に隣接している信号出力回路に供給することを順次行うことによって、制御信号を第１〜第ｎの信号出力回路全てに供給する。

したがって、本発明に係る半導体装置は、制御信号を全ての信号出力回路に対して簡易な回路構成で効率良く、第１〜第ｎの信号出力回路全てに対して供給することが可能となる。また、本発明に係る半導体装置によれば、電気回路の動作電圧と異なる動作電圧レベルとされている制御信号を、第１〜第ｎの信号出力回路全てに対して供給することが可能となる。

以下、本発明を実施するための最良の形態について、図面を参照しながら詳細に説明する。

図１に示すように、本発明を適用した半導体装置１は、電気回路領域２と、電気回路領域２の周囲に形成された入出力回路領域３とを備える。

半導体装置１は、例えばＰＤＡ（Personal Digital Assistant）などの電子機器に搭載され、電子機器が低電力消費モードとなったときには、電気回路領域２の電源をオフすることにより、消費電力の低減を図る構成とされている。

電気回路領域２は、電気回路４−１，４−２，…４−ｍ（但し、ｍは自然数。）が集積されている。なお、以下の説明では、電気回路４−１，４−２，…４−ｍを区別する必要がないときには、電気回路４という。電気回路４は、電子機器の動作の制御に必要となるデータなどの信号を作成する。各電気回路４は、例えば０．８Ｖの低電圧で動作する構成とされている。半導体装置１は、各電気回路４が低電圧で動作することにより、少ない消費電力で動作可能とされている。

入出力回路領域３は、複数の入出力回路（以下、Ｉ／Ｏセルという。）５−１，５−２，…５−ｎが集積されている。各Ｉ／Ｏセル５−１，５−２，…５−ｎ（但し、ｎは自然数。）は、それぞれ電気回路４に接続されており、接続されている電気回路４に対して半導体装置１の外部で生成された信号を供給したり、電気回路４で生成された信号を半導体装置１の外部に出力する。なお、以下の説明では、各Ｉ／Ｏセル５−１，５−２，…５−ｎを、区別する必要がないときにはＩ／Ｏセル５という。

つぎに、図２を参照してＩ／Ｏセル５について詳細に説明する。

Ｉ／Ｏセル５は、図２に示すように、半導体装置１の外部で生成された信号が供給され、供給された信号を電気回路４に供給する入力回路１０を備える。

入力回路１０は、図３に示すように、入力端子１１を介して半導体装置１の外部から出力された信号が供給される保護回路１２を備える。保護回路１２は、入力端子１１に静電気が印加されたときなどに、異常な信号が入力回路１０を構成する各回路や電気回路４に供給されることによって、入力回路１０や電気回路４が破壊されることを防止する。また、本実施の形態では、保護回路１２の動作電圧は電気回路４の動作電圧よりも高く、例えば３．３Ｖとされる。

また、入力回路１０は、保護回路１２から出力された信号が供給される初段入力回路１３を備える。初段入力回路１３は、保護回路１２から供給された信号を一時的に記憶した後に出力する。初段入力回路１３は、保護回路１２と同様に高電圧で動作する。

また、入力回路１０は、初段入力回路１３から出力された信号が供給されるレベルシフト回路１４を備える。レベルシフト回路１４は、供給された信号を、保護回路１２の動作電圧レベルから電気回路４の動作電圧レベルに下げた後に出力する。レベルシフト回路１４は、保護回路１２及び初段入力回路１３と同様に高電圧で動作する。

また、入力回路１０は、レベルシフト回路１４から出力された信号が供給される入力インターフェイス回路（以下、入力Ｉ／Ｆ回路という。）１５を備える。入力Ｉ／Ｆ回路１５はインバータを備えており、レベルシフト回路１４から出力された信号は、インバータのゲートに供給される。入力Ｉ／Ｆ回路１５は、供給された信号を、波形成形などの処理を施した後に出力して、電気回路４に供給する。入力Ｉ／Ｆ回路１５は、電気回路４と同じ低電圧で動作する。

図２に戻り、Ｉ／Ｏセル５は、電気回路４から出力された信号が供給され、供給された信号を半導体装置１の外部に出力する出力回路２０を備える。

出力回路２０は、図４に示すように、電気回路４から出力された信号が供給される出力インターフェイス回路（以下、出力Ｉ／Ｆ回路という。）２１を備える。出力Ｉ／Ｆ回路２１は、電気回路４から供給された信号を、波形成形などの処理を施した後に出力する。出力Ｉ／Ｆ回路２１は、電気回路４と同じ低電圧で動作する。

また、出力回路２０は、出力Ｉ／Ｆ回路２１から出力された信号が供給される動作決定回路２２を備える。動作決定回路２２は、出力回路２０から半導体装置１の外部に出力される信号を、通常のインバータ型で出力するか、又はトライステート型で出力するかのいずれかに決定する。動作決定回路２２は、電気回路４と同じ低電圧で動作する。

また、出力回路２０は、動作決定回路２２から出力された信号が供給されるインターフェイスバッファ（以下、Ｉ／Ｆバッファという。）２３を備える。Ｉ／Ｆバッファ２３は、入力と出力とを切断可能なスイッチであり、入力と出力が接続されているときに、動作決定回路２２から供給された信号を出力する。入力及び出力は、半導体装置１を搭載している電子機器が低電力消費モードに移行するときに切断され、電子機器において低電力消費モードが解除されるときに接続される。動作決定回路２２は、電気回路４と同じ低電圧で動作する。

また、出力回路２０は、Ｉ／Ｆバッファ２３から出力された信号が供給されるレベルシフト回路２４を備える。レベルシフト回路２４は、Ｉ／Ｆバッファ２３から出力された信号を、電気回路４の動作電圧レベルから保護回路１２の動作電圧レベルに上げた後に出力する。レベルシフト回路２４が信号の動作電圧レベルを上げることにより、電気回路４から出力された信号は、半導体装置１の外部の回路によって使用されることが可能となる。レベルシフト回路２４は、保護回路１２と同じ高電圧で動作する。

また、出力回路２０は、レベルシフト回路２４から出力された信号が供給されるラッチ回路２５を備える。ラッチ回路２５は、半導体装置１を搭載している電子機器が低電力消費モードとされているときにレベルシフト回路２４から出力された信号をラッチし、通常のモードとされているときにレベルシフト回路２４から出力された信号をそのまま出力する。ラッチ回路２５は、低電力消費モードに移行するときに信号のラッチを開始し、低電力消費モードの間、信号のラッチを継続する。また、電子機器において低電力消費モードが解除されるときに、信号のラッチを停止する。ラッチ回路２５は、保護回路１２と同様に高電圧で動作する。

また、出力回路２０は、ラッチ回路２５から出力された信号が供給されるプリバッファ２６を備える。プリバッファ２６は、保護回路１２と同じ高電圧で動作する。

また、出力回路２０は、プリバッファ２６から出力された信号が供給される出力バッファ兼保護回路２７（以下、単に保護回路２７という。）を備える。保護回路２７に供給された信号は、出力端子２８を介して半導体装置１の外部に出力される。保護回路２７は、出力端子２８に異常な静電気が印加されることなどによって、異常な信号が出力回路２０を構成する各回路や電気回路４に供給されて、出力回路２０や電気回路４が破壊されることを防止する。保護回路２７は、入力回路１０に備えられた保護回路１２と同じ高電圧で動作する。保護回路２７に供給された信号は、出力端子２８を介して、半導体装置１の外部に出力される。また、保護回路２７は、出力バッファとしての役割を果たす。

また、出力回路２０は、Ｉ／Ｏセル５の外部に備えられた制御信号生成部から、制御信号が供給される制御回路２９を備える。制御信号は、電子機器が低電力消費モードに移行するときにＬｏｗからＨｉｇｈに変化し、低電力消費モードの間Ｈｉｇｈとされる。また、電子機器において低電力消費モードが解除されるときにＨｉｇｈからＬｏｗに変化する。制御回路２９は、制御信号に基づいて、Ｉ／Ｆバッファ２３、レベルシフト回路２４、ラッチ回路２５の動作を制御する。制御回路２９は、保護回路１２と同じ高電圧で動作する。すなわち、制御信号は、保護回路１２の動作電圧レベルとされている。

図２に戻り、I／Ｏセル５は、制御信号入出力回路３０を備える。制御信号入出力回路３０は、例えば半導体装置１の外部に備えられている制御信号生成部によって生成された制御信号を、Ｉ／Ｏセル５の内部に引き込み、制御回路２９に供給する。

制御信号入出力回路３０は、Ｉ／Ｏセル５の外部から制御信号が供給される入力インバータ３１を備える。そして、入力インバータ３１から出力された制御信号は、制御回路２９に供給されると共に、出力インバータ３２に供給され、Ｉ／Ｏセル５の外部に出力される。

図５に示すように、制御信号生成部（図示せず。）によって生成された信号は、Ｉ／Ｏセル５−１〜５−ｎのうち１つに備えられた入力インバータ３１に供給される。本実施の形態では、Ｉ／Ｏセル５−１に備えられた入力インバータ３１に供給される。なお、図５では、入力インバータ３１、出力インバータ３２の図示を省略している。

Ｉ／Ｏセル５−１の入力インバータ３１に供給された信号は、制御回路２９に供給されると共に、出力インバータ３２に供給される。出力インバータ３２に供給された制御信号は、Ｉ／Ｏセル５−１の外部に出力され、隣接する２つのＩ／Ｏセル５−２，５−ｎのうち一方の入力インバータに供給される。本実施の形態では、Ｉ／Ｏセル５−２の入力インバータ３１に供給される。

以下、半導体装置１では、Ｉ／Ｏセル５−２〜５−（ｎ−１）が、入力インバータ３１に供給された信号を、出力インバータ３２を介して外部に出力し、隣接するＩ／Ｏセルの入力インバータ３１に供給することを繰り返す。そして、Ｉ／Ｏセル５−ｎの入力インバータ３１に、Ｉ／Ｏセル５−（ｎ−１）から出力された信号が供給されることによって、Ｉ／Ｏセル５−１〜５−ｎの全てに制御信号が供給される。

すなわち、半導体装置１では、図６に示すように、Ｉ／Ｏセル５−ｋ（但し、ｋは２≦ｋ≦ｎの整数。）の入力インバータ３１に、隣接するＩ／Ｏセル５−（ｋ−１），５−（ｋ＋１）のうち一方の出力インバータ３２から出力された制御信号を供給し、Ｉ／Ｏセル５−ｋの出力インバータ３２から出力された制御信号を、他方の入力インバータ３１に供給することを繰り返すことで、全てのＩ／Ｏセル５に制御信号を供給する。

なお、半導体装置１は、Ｉ／Ｏセル５−ｋに備えられている出力インバータ３２から出力された制御信号を、Ｉ／Ｏセル５−（ｋ＋１）に備えられている入力インバータ３１に供給することを繰り返すことで、全てのＩ／Ｏセル５に制御信号が供給される構成としても良い。

したがって、半導体装置１は、簡易な回路構成であり且つ複数のＩ／Ｏセル５全てに効率良く制御信号を供給することが可能なものとなる。また、保護回路１２と同じ高い動作電圧レベルの制御信号を、Ｉ／Ｏセル５に備えられている動作電圧が高い回路に供給することが可能となる。また、各Ｉ／Ｏセル５に供給される制御信号の波形が鈍ることを防ぐことが可能となる。

つぎに、Ｉ／Ｆバッファ２３、レベルシフト回路２４、及びラッチ回路２５の詳細な構成と、制御回路２９によるＩ／Ｆバッファ２３、レベルシフト回路２４、及びラッチ回路２５の制御について説明する。

まず、図７を参照して、Ｉ／Ｆバッファ２３と、レベルシフト回路２４と、ラッチ回路２５との構成について詳細に説明する。

Ｉ／Ｆバッファ２３は、第１のスリーステートインバータ４１と、第２のスリーステートインバータ４２とを備える。

第１のスリーステートインバータ４１は、動作決定回路２２から出力された信号が、インバータ４３を介してゲートに供給されるインバータ５１を備える。インバータ５１は、高電位側電源ＶＤＤと低電位側電源ＶＳＳ１との間に接続されている。インバータ５１から出力される信号は、第１のスリーステートインバータ４１から出力される信号Ｂ１となる。なお、高電位側電源ＶＤＤの電圧は、電気回路４の動作電圧と同程度とされており、本実施の形態では０．８Ｖとされている。

また、第１のスリーステートインバータ４１は、入力と出力との接続を制御する接続制御部５２を備える。接続制御部５２は、制御回路２９からＩ／Ｆバッファ２３に出力された信号Ｓ１がゲートに供給されインバータ５１と高電位側電源ＶＤＤとの間に接続されているＰチャネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor；以下、ＰＭＯＳトランジスタという。）５３と、信号Ｓ１が供給されるインバータ５４と、インバータ５４により信号Ｓ１が反転してゲートに供給され、インバータ５１と低電位側電源ＶＳＳとの間に接続されているＮＭＯＳトランジスタ５５とを備える。

接続制御部５２の動作は、以下に説明する通りとなる。制御回路２９から供給される信号Ｓ１がＨｉｇｈとされているときには、ＰＭＯＳトランジスタ５３及びＮＭＯＳトランジスタ５５は共にオフとされ、高電位側電源ＶＤＤとインバータ５１に接続が遮断されるため、第１のスリーステートインバータ４１から出力される信号Ｂ１は、動作決定回路２２から供給される信号に拘わらずハイインピーダンスとなる。

また、制御回路２９から供給される信号Ｓ１がＬｏｗとされているときには、ＰＭＯＳトランジスタ５３及びＮＭＯＳトランジスタ５５は共にオンとされ、インバータ５１から出力される信号は、動作決定回路２２から供給される信号と同一とされる。すなわち、インバータ５１から出力される信号は、動作決定回路２２から供給される信号がＨｉｇｈとされているときにはＨｉｇｈとされ、ＬｏｗとされているときにはＬｏｗとされる。

以上説明した第１のスリーステートインバータ４１では、制御回路２９から供給される信号Ｓ１がＬｏｗであり、ＰＭＯＳトランジスタ５３及びＮＭＯＳトランジスタ５５が共にオンとされているときには、動作決定回路２２から出力された信号がインバータ４３を介してインバータ５１のゲートに供給される。そして、第１のスリーステートインバータ４１は、インバータ５１のゲートに供給された信号がＨｉｇｈとされているとき、すなわち、動作決定回路２２から出力された信号がＬｏｗとされているときには、出力が低電位側電源ＶＳＳ１に接続され、出力される信号Ｂ１はＬｏｗとされる。また、第１のスリーステートインバータ４１は、インバータ５１のゲートに供給された信号がＬｏｗとされているとき、すなわち、動作決定回路２２から出力された信号がＨｉｇｈとされているときには、出力が高電位側電源ＶＤＤ１に接続され、出力される信号Ｂ１はＨｉｇｈとなる。また、第１のスリーステートインバータ４１は、制御回路２９から供給される信号Ｓ１がＨｉｇｈとされているときには、出力が常にハイインピーダンスとされる。

第２のスリーステートインバータ４２は、インバータ５１の前段にインバータ４３が備えられていないことを除いては、第１のスリーステートインバータ４１と同一の構成とされている。すなわち、第２のスリーステートインバータ４２の出力は、制御回路２９から供給される信号Ｓ１がＨｉｇｈとされているときには、動作決定回路２２から供給される信号に拘わらずハイインピーダンスとされ、制御回路２９から供給される信号Ｓ１がＬｏｗとされているときには、第１のスリーステートインバータ４１から出力される信号Ｂ１と反転した信号を出力する。

レベルシフト回路２４は、第１のスリーステートインバータ４１から出力された信号Ｂ１がゲートに供給され高電位側電源ＶＤＤＩＯ１に接続されているＰＭＯＳトランジスタ６１と、第１のスリーステートインバータ４１から出力された信号Ｂ１がゲートに供給され低電位側電源ＶＳＳ２に接続されているＮＭＯＳトランジスタ６２と、ＰＭＯＳトランジスタ６１とＮＭＯＳトランジスタ６２との間に接続されており後述する第２の信号出力部７２から出力される信号Ｌ１がゲートに供給されるＰＭＯＳトランジスタ６３とからなる第１の信号出力部７１を備える。

また、レベルシフト回路２４は、第２のスリーステートインバータ４２から出力された信号Ｂ２がゲートに供給され高電位側電源ＶＤＤＩＯ２に接続されているＰＭＯＳトランジスタ６４と、第２のスリーステートインバータ４２から出力された信号Ｂ２がゲートに供給され低電位側電源ＶＳＳ３に接続されているＮＭＯＳトランジスタ６５と、ＰＭＯＳトランジスタ６４とＮＭＯＳトランジスタ６５との間に接続されており第１の信号出力部７１から出力される信号Ｌ２がゲートに供給されるＰＭＯＳトランジスタ６６とを備える第２の信号出力部７２を備える。

第１の信号出力部７１は、ＰＭＯＳトランジスタ６１とＰＭＯＳトランジスタ６３とがオンとされたときに高電位側電源ＶＤＤＩＯ１から出力された信号（Ｈｉｇｈ）を出力し、ＮＭＯＳトランジスタ６２がオンとされたときに低電位側電源ＶＳＳ２から出力された信号（Ｌｏｗ）を出力する。第１の信号出力部７１から出力された信号Ｌ１は、ＰＭＯＳトランジスタ６６のゲートに供給される。

また、第２の信号出力部７２は、ＰＭＯＳトランジスタ６４とＰＭＯＳトランジスタ６６とがオンとされたときに高電位側電源ＶＤＤＩＯ２から出力された信号（Ｈｉｇｈ）を出力し、ＮＭＯＳトランジスタ６５がオンとされたときに低電位側電源ＶＳＳ３から出力された信号（Ｌｏｗ）を出力する。第２の信号出力部７２から出力された信号Ｌ２は、ＰＭＯＳトランジスタ６３のゲート及びラッチ回路２５に供給される。

なお、高電位側電源ＶＤＤＩＯ１と高電位側電源ＶＤＤＩＯ２とは、共に保護回路１２、初段入力回路１３、レベルシフト回路１４、ラッチ回路２５、プリバッファ２６、保護回路２７、制御回路２９の電源と同程度の電圧とされており、本実施の形態では３．３Ｖとされている。

また、レベルシフト回路２４は、制御回路２９から出力された信号Ｓ２がゲートに供給され、第１の信号出力部７１の入力と低電位側電源ＶＳＳ４との間に接続されたＮＭＯＳトランジスタ６７と、制御回路２９から出力された信号Ｓ２がゲートに供給され、第２の信号出力部７２の入力と低電位側電源ＶＳＳ５との間に接続されたＮＭＯＳトランジスタ６８とを備える。レベルシフト回路２４では、制御回路２９からＮＭＯＳトランジスタ６７，６８のゲートに供給される信号Ｓ２によって、第１の信号出力部７１の入力と第２の信号出力部７２の入力とが固定される。

具体的に説明すると、制御回路２９からＮＭＯＳトランジスタ６７，６８のゲートに供給された信号Ｓ２がＨｉｇｈであるときには、ＮＭＯＳトランジスタ６７，６８が共にオンとされ、第１及び第２の信号出力部７１，７２に入力される信号は共にＬｏｗに固定される。

第１及び第２の信号出力部７１，７２に入力される信号がＬｏｗに固定されることで、第１及び第２の信号出力部７１，７２の入力がハイインピーダンスとなって、ＰＭＯＳトランジスタ６１，６３，６４，６６、ＮＭＯＳトランジスタ６２，６５の動作が不安定となり、レベルシフト回路２４が破壊されるなどの不都合が生じることを防ぐことが可能となる。

例えば、ＰＭＯＳトランジスタ６１，６３とＮＭＯＳトランジスタ６２とが同時にオンとされ、ＶＤＤＩＯ１からＶＳＳ２へ貫通電流が流れることや、ＰＭＯＳトランジスタ６４，６６とＮＭＯＳトランジスタ６５とが同時にオンとされ、ＶＤＤＩＯ２からＶＳＳ３へ貫通電流が流れることを防ぐことができる。

なお、第１及び第２の信号出力部７１，７２に入力される信号は、共にＨｉｇｈに固定されても良い。

また、制御回路２９からＮＭＯＳトランジスタ６７，６８のゲートに供給された信号Ｓ２がＬｏｗとされているときには、ＮＭＯＳトランジスタ６７，６８が共にオフとされるので、レベルシフト回路２４から出力される信号Ｌ１は第１のスリーステートインバータ４１から出力された信号Ｂ１と同一とされ、第２のスリーステートインバータ４２から出力された信号Ｂ２と反転した信号とされる。

以上説明したレベルシフト回路２４では、制御回路２９から供給される信号Ｓ２がＨｉｇｈとされているためにＮＭＯＳトランジスタ６７，６８が共にオフとされており、第１のスリーステートインバータ４１から出力される信号Ｂ１がＨｉｇｈとされているときには、ＰＭＯＳトランジスタ６１がオフとされ、ＮＭＯＳトランジスタ６２がオンとされる。また、第２のスリーステートインバータ４２から出力される信号Ｂ２はＬｏｗとされるので、ＰＭＯＳトランジスタ６４はオンとされ、ＮＭＯＳトランジスタ６５はオフとされる。したがって、ＰＭＯＳトランジスタ６６のゲートは、低電位側電源ＶＳＳ２に接続するために、供給される信号Ｌ２がＬｏｗとされる。ＰＭＯＳトランジスタ６６のゲートに供給される信号Ｌ２がＬｏｗとされると、ＰＭＯＳトランジスタ６６はオンとされ、レベルシフト回路２４の出力は高電位側電源ＶＤＤＩＯ２に接続される。そして、レベルシフト回路２４から出力される信号Ｌ１は、Ｈｉｇｈとされる。なお、ＰＭＯＳトランジスタ６３のゲートは、高電位側電源ＶＤＤＩＯ２に接続され、供給される信号Ｌ１がＨｉｇｈとされるために、オフとされる。

一方、制御回路２９から供給される信号Ｓ２がＨｉｇｈとされているためにＮＭＯＳトランジスタ６７，６８が共にオフとされており、第１のスリーステートインバータ４１から出力される信号Ｂ１がＬｏｗとされているときには、ＰＭＯＳトランジスタ６１がオンとされ、ＮＭＯＳトランジスタ６２がオフとされる。また、第２のスリーステートインバータ４２から出力される信号Ｂ２はＨｉｇｈとなるので、ＰＭＯＳトランジスタ６４がオフとされ、ＮＭＯＳトランジスタ６５はオンとされる。ＮＭＯＳトランジスタ６５がオンとされることにより、レベルシフト回路２４の出力は低電位側電源ＶＳＳ５に接続される。そして、レベルシフト回路２４から出力される信号Ｌ１はＬｏｗとされる。

なお、ＰＭＯＳトランジスタ６３のゲートは、低電位側電源ＶＳＳ３に接続されるために、供給される信号Ｌ１がＬｏｗとされる。ＰＭＯＳトランジスタ６３は、ゲートに供給される信号Ｌ１がＬｏｗとなると、オンとされる。ＰＭＯＳトランジスタ６３がオンとされると、ＰＭＯＳトランジスタ６６のゲートは高電位側電源ＶＤＤＩＯ１に接続される。したがって、ＰＭＯＳトランジスタ６６のゲートに供給される信号Ｌ２はＨｉｇｈとされ、ＰＭＯＳトランジスタ６６はオフとされる。

また、制御回路２９から供給される信号Ｓ２がＬｏｗとされるためにＮＭＯＳトランジスタ６７，６８がオンとされるときには、第１及び第２の信号出力部７１，７２の入力は共にＬｏｗとされる。したがって、レベルシフト回路２４では、ＰＭＯＳトランジスタ６１，６４がオンとされ、ＶＤＤＩＯ１からＶＳＳ２へ貫通電流が流れることと、ＶＤＤＩＯ２からＶＳＳ３へ貫通電流が流れることが回避できる。

ラッチ回路２５は、レベルシフト回路２４から供給された信号Ｌ１の出力を制御するスイッチ８１を備える。スイッチ８１は、制御回路２９から供給された信号Ｓ３に基づいて、オフとされてレベルシフト回路２４から供給された信号Ｌ１の出力を停止したり、オンとされてレベルシフト回路２４から供給された信号Ｌ１を出力する。

本実施の形態では、スイッチ８１は、レベルシフト回路２４から出力された信号Ｌ１が入力端子Ｘに供給されるトランスミッションゲート８２を備える。また、トランスミッションゲート８２を構成するＮＭＯＳトランジスタのゲートＧ１には制御回路２９から出力された信号Ｓ３が供給され、ＰＭＯＳトランジスタのゲートＧ２には制御回路２９から出力された信号Ｓ３がインバータ８３を介して供給される。トランスミッションゲート８２は、制御回路２９から供給された信号Ｓ３がＨｉｇｈとされているときに、２つのゲートＧ１，Ｇ２が開いて入力端子Ｘに供給された信号Ｌ１を出力端子Ｙから出力し、制御回路２９から供給された信号Ｓ３がＬｏｗとされているときに、２つのゲートＧ１，Ｇ２が閉じて出力端子Ｙからの信号の出力を停止する。

また、ラッチ回路２５は、スイッチ８１から信号Ｌ１が供給され、供給された信号Ｌ１を保持するラッチ部８４を備える。ラッチ部８４は、制御回路２９から供給される信号Ｓ４に基づいて、スイッチ８１から供給された信号Ｌ１をラッチしたり、スイッチ８１から供給された信号Ｌ１を一時的に記憶した後にプリバッファ２６に出力したりする。

本実施の形態では、ラッチ部８４は、スイッチ８１から出力された信号Ｌ１が供給されるインバータ８５と、インバータ８５と並列に接続されており、制御入力に制御回路２９から出力された信号Ｓ４が反転して制御入力に供給されるスリーステートインバータ８６とを備える。制御回路２９から供給される信号Ｓ４がＨｉｇｈとされているときにはスリーステートインバータ８６のゲートが閉じ、インバータ８５に供給された信号Ｌ１は一時記憶された後にプリバッファ２６に出力される。また、制御回路２９から供給される信号Ｓ４がＬｏｗとされているときには、スリーステートインバータ８６のゲートが開き、スイッチ８１からインバータ８５に供給された信号Ｌ１がラッチされる。

以上説明した半導体装置１では、低電力消費モードとされているときに、低い動作電圧で動作する電気回路４、出力Ｉ／Ｆ回路２１、動作決定回路２２、Ｉ／Ｆバッファ２３の電源をオフとしても、ラッチ回路２５がレベルシフト回路２４から出力された信号をラッチしているために、外部に異常な信号が出力されることを回避することが可能となる。

なお、半導体装置１では、低電力消費モードとされるときに、入力Ｉ／Ｆ回路１５の電源もオフとする。入力回路１０では、レベルシフト回路１４からの出力が入力Ｉ／Ｆ回路１５のゲートに入力される。したがって、入力Ｉ／Ｆ回路１５の電源がオフとされることにより、低電力消費モードのときに電気回路４に対して入力Ｉ／Ｆ回路１５から信号が供給されることを回避できる。また、入力Ｉ／Ｆ回路１５は、電気回路４と同じ低い電圧で動作するために、オフリーク電流が生じ易い。したがって、入力Ｉ／Ｆ回路１５の電源をオフすることにより、消費電力を低減することが可能となる。

つぎに、電子機器が低電力消費モードに移行するときの半導体装置１の動作、並びに電子機器において低電力消費モードが解除されるときの半導体装置１の動作について説明する。

電子機器が低電力消費モードに移行するときには、先ず、制御回路２９に供給される制御信号が図８（Ａ）中Ａ１に示すように、Ｈｉｇｈとされる。

制御回路２９は、Ｈｉｇｈとされた制御信号に基づいて、先ず、図８（Ｂ）中Ｂ１に示すように、ラッチ回路２５に備えられたラッチ部８４に対して供給する信号Ｓ４をＬｏｗとする。ラッチ部８４では、スリーステートインバータ８６のゲートが開き、スイッチ８１から供給された信号Ｌ１の電位が保持される。

次に、制御回路２９は、図８（Ｃ）中Ｃ１に示すように、ラッチ回路２５に備えられたスイッチ８１に対して供給する信号Ｓ３をＬｏｗとする。スイッチ８１では、制御回路２９からトランスミッションゲート８２のゲートＧ１に対して供給される信号Ｓ３がＬｏｗとされ、ゲートＧ２に供給される信号がＨｉｇｈとされることにより、トランスミッションゲート８２のゲートＧ１，Ｇ２が閉じる。すなわち、スイッチ８１はオフとされる。

スリーステートインバータ８６のゲートが開いた後にトランスミッションゲート８２のゲートＧ１，Ｇ２が閉じることにより、ラッチ回路２５から出力される信号Ｒ１の電位は保持される。

そして、制御回路２９は、図８（Ｄ）中Ｄ１に示すように、第１のスリーステートインバータ４１及び第２のスリーステートインバータ４２に対して供給する信号Ｓ１をＨｉｇｈとする。第１のスリーステートインバータ４１及び第２のスリーステートインバータ４２では、制御回路２９から供給される信号Ｓ１がＨｉｇｈとされることにより、ＰＭＯＳトランジスタ５３及びＮＭＯＳトランジスタ５５がオフとされるために、出力がハイインピーダンスとなる。

次に、制御回路２９は、図８（Ｅ）中Ｅ１に示すように、レベルシフト回路２４に対して供給する信号Ｓ２をＨｉｇｈとする。レベルシフト回路２４では、制御回路２９から供給される信号Ｓ２がＨｉｇｈとされることにより、ＮＭＯＳトランジスタ６７，６８がオンとされるため、第１の信号出力部７１及び第２の信号出力部７２に入力される信号がＬｏｗとされる。したがって、ＶＤＤＩＯ１からＶＳＳ２へ貫通電流が流れることや、ＶＤＤＩＯ２からＶＳＳ３へ貫通電流が流れることが回避される。

最後に、電気回路４、出力Ｉ／Ｆ回路２１、動作決定回路２２、Ｉ／Ｆバッファ２３、及び入力Ｉ／Ｆ回路１５の電源がオフとされる。

また、電子機器で低電力消費モードが解除されると、制御回路２９では、図８（Ａ）中Ａ２に示すように、外部から供給される制御信号がＬｏｗとされる。

制御回路２９は、Ｌｏｗとされた制御信号に基づいて、先ず、図８（Ｂ）中Ｂ２に示すように、ラッチ回路２５に備えられたラッチ部８４に対して供給する信号Ｓ４をＨｉｇｈとする。ラッチ部８４では、スリーステートインバータ８６のゲートが閉じることにより、スイッチ８１から出力された信号Ｌ１のプリバッファ２６への供給が開始となる。

次に、制御回路２９は、図８（Ｃ）中Ｃ２に示すように、ラッチ回路２５に備えられたスイッチ８１に対して供給する信号Ｓ３をＨｉｇｈとする。スイッチ８１では、トランスミッションゲート８２のゲートＧ１，Ｇ２に対して供給される信号がＨｉｇｈとされることにより、トランスミッションゲート８２のゲートＧ１，Ｇ２が開く。すなわち、スイッチ８１はオンとされる。

そして、制御回路２９は、図８（Ｄ）中Ｄ２に示すように、第１のスリーステートインバータ４１及び第２のスリーステートインバータ４２に対して供給する信号Ｓ１をＬｏｗとする。第１のスリーステートインバータ４１及び第２のスリーステートインバータ４２では、制御回路２９から供給される信号Ｓ１がＬｏｗとされることにより、ＰＭＯＳトランジスタ５３及びＮＭＯＳトランジスタ５５がオンとされる。したがって、第１のスリーステートインバータ４１から出力される信号Ｂ１は動作決定回路２２から出力された信号と同一となり、第２のスリーステートインバータ４２から出力される信号Ｂ２は第１のスリーステートインバータ４１から出力される信号Ｂ１が反転した信号となる。

次に、制御回路２９は、図８（Ｅ）中Ｅ２に示すように、レベルシフト回路２４に対して供給する信号Ｓ２をＬｏｗとする。レベルシフト回路２４では、制御回路２９から供給される信号Ｓ２がＬｏｗとされることにより、ＮＭＯＳトランジスタ６７，６８がオフとされる。したがって、第１のスリーステートインバータ４１から出力される信号Ｂ１がＰＭＯＳトランジスタ６１及びＮＭＯＳトランジスタ６２に供給され、第２のスリーステートインバータ４２から出力される信号Ｂ２がＰＭＯＳトランジスタ６４及びＮＭＯＳトランジスタ６５に供給される。そして、レベルシフト回路２４から出力される信号Ｌ１は、動作決定回路２２からＩ／Ｆバッファ２３に供給された信号と同一とされる。すなわち、動作決定回路２２からＩ／Ｆバッファ２３に供給された信号がＨｉｇｈとされているときには、レベルシフト回路２４から出力される信号Ｌ１もＨｉｇｈとなり、動作決定回路２２からＩ／Ｆバッファ２３に供給された信号がＬｏｗとされているときには、レベルシフト回路２４から出力される信号Ｌ１もＬｏｗとされる。

最後に、電気回路４、出力Ｉ／Ｆ回路２１、動作決定回路２２、Ｉ／Ｆバッファ２３の電源がオンとされる。

なお、電子機器で低電力消費モードが解除されるときには、制御回路２９は、各回路に供給する信号Ｓ１，Ｓ２，Ｓ３，Ｓ４を、電子機器が低電力消費モードに移行するときとは逆の順番で変化させても良い。すなわち、制御回路２９は、先ず、レベルシフト回路２４に対して供給する信号Ｓ２をＬｏｗとし、次に、第１のスリーステートインバータ４１及び第２のスリーステートインバータ４２に対して供給する信号Ｓ１をＬｏｗとし、そして、トランスミッションゲート８２のゲートＧ１及びインバータ８３に対して供給する信号Ｓ３をＨｉｇｈとし、最後に、スリーステートインバータ８６に対して供給する信号Ｓ４をＨｉｇｈとしても良い。

以上説明した順番で制御回路２９が信号Ｓ１，Ｓ２，Ｓ３，Ｓ４を変化させることにより、半導体装置１は、スイッチ８１がオンとされたときに、レベルシフト回路２４から出力された不定などの異常な信号が出力端子２８に供給され、出力端子２８から出力される信号が反転して出力されるデータが破壊されることを回避できる。

しかし、制御回路２９は、電子機器において低電力消費モードが解除されるときと低電力消費モードに移行するときとで、信号Ｓ１，Ｓ２，Ｓ３，Ｓ４を変化させる順番を反対とすると、異なるタイミング制御を行う必要が生じるために、回路構成が複雑となる。制御回路２９の回路構成が複雑になると、Ｉ／Ｏセル５のサイズが大きくなってしまう。

また、電子機器で低電力消費モードが解除されてから実際に出力端子２８が動作を開始するまでの間にレベルシフト回路２４の動作を開始させることが可能であれば、制御回路２９が信号Ｓ１，Ｓ２，Ｓ３，Ｓ４を変化させる順番を、電子機器において低電力消費モードが解除されるときと低電力消費モードに移行するときとで同じとしても、出力端子２８から出力される信号が反転することを回避できる。実際、出力端子２８の負荷は通常数ｐＦと大きいために、低電力消費モードが解除されてから出力端子２８が動作するまでには時間がかかる。したがって、半導体装置１では、低電力消費モードが解除されてから実際に出力端子２８が動作するまでの間にレベルシフト回路２４の動作を開始させることが可能となる。

以上説明した理由により、本実施の形態では、制御回路２９は、各回路に供給する信号Ｓ１，Ｓ２，Ｓ３，Ｓ４を変化させる順番が、電子機器において低電力消費モードが解除されるときと低電力消費モードに移行するときとで同じとなる構成とされている。制御回路２９がこの構成とされることにより、半導体装置１は、制御回路２９の構成が簡易であり、Ｉ／Ｏセル５のサイズが小さいものとなる。

なお、低電力消費モードのときにも動作している電気回路４に接続されているＩ／Ｏセル５では、低消費電力消費モードのときにも電気回路４の電源がオフされずに、通常のモードのときと同様に信号を出力する。したがって、レベルシフト回路２４から出力される信号をラッチすることがないため、ラッチ回路２５及び制御回路２９が備えられない構成とされる。

以上説明したように、本発明を適用した半導体装置１では、電子機器が低電力消費モードに移行したときに、制御回路２９の制御に基づいて、先ず、スイッチ８１がオフとされ、ラッチ部８４によってスイッチ８１を介して供給された信号が保持された後に、第１のスリーステートインバータ４１及び第２のスリーステートインバータ４２からの出力がハイインピーダンスとされ、そして、レベルシフト回路２４からの出力がハイインピーダンスとされる。

すなわち、本発明を適用した半導体装置１では、低電力消費モードとされているときに、ラッチ回路２５が、レベルシフト回路２４から出力された信号Ｌ１をラッチしているために、Ｉ／Ｏセル５から異常な信号が出力されることを防ぐことが可能となる。

したがって、本発明を適用した半導体装置１では、電気回路４とＩ／Ｏセル５との間やＩ／Ｏセル５と半導体装置１の外部の回路との間に他の回路を備えないにも拘わらず、電子機器が低電力消費モードとされているときに、出力回路２０から出力される信号が不定となるなど、Ｉ／Ｏセル５の外部に異常な信号が出力されることを回避することが可能となる。Ｉ／Ｏセル５の外部に異常な信号が出力されないために、半導体装置１は、電気回路４の電源及びＩ／Ｏセル５を構成する回路の一部の電源をオフした状態で、電気回路４や外部に異常な信号が供給され、電気回路４や外部の回路が誤動作することや、外部に出力されるデータが破壊されることを回避することが可能となる。

また、本発明を適用した半導体装置１は、電気回路４とＩ／Ｏセル５との間やＩ／Ｏセル５と半導体装置１の外部の回路との間に他の回路を備えていないために、部品点数が少ないものとなり、高密度な実装や、小型化、コストの低減などが可能となる。

また、本発明を適用した半導体装置１は、電子機器が低電力消費モードであるときに、ラッチ回路２５の前段に備えられた出力Ｉ／Ｆ回路２１、及び動作決定回路２２の電源をオフすることができる。出力Ｉ／Ｆ回路２１、及び動作決定回路２２は、低電圧で動作するために、オフリーク電流が生じ易い。すなわち、半導体装置１は、オフリーク電流が生じ易い回路の電源をオフすることが可能となり、不必要な消費電力を削減することが可能となる。したがって、本発明を適用した半導体装置１は、消費電力が少ないものとなる。

具体的には、本発明を適用した半導体装置１では、１時間で１．５〜６ｍＷ程度の消費電力が削減される。本発明を適用した半導体装置１は、例えば電源として電池を使用する携帯用電子機器に搭載したときには、電池の消費を少なくすることが可能となり、電池切れなどの不都合が生じにくいものとなる。また、エネルギー資源の有効活用にも貢献できるものとなる。

本発明を適用した半導体装置を示す概略図である。 同半導体装置に備えられたＩ／Ｏセルを示すブロック回路図である。 同半導体装置に備えられた入力回路を示すブロック図である。 同半導体装置に備えられた出力回路を示すブロック図である。 同半導体装置の各Ｉ／Ｏセルに制御信号が供給される様子を示す模式図である。 同半導体装置の各Ｉ／Ｏセルに制御信号が供給される様子を示す要部拡大図である。 同半導体装置に備えられたＩ／Ｆバッファ、レベルシフト回路、ラッチ回路の回路図である。 同半導体装置で、制御回路に供給される制御信号が変化するタイミングと、制御回路からＩ／Ｆバッファ、レベルシフト回路、ラッチ回路に供給される信号が変化するタイミングとを示す図である。 従来の半導体装置で、消費電力低減のために電気回路の一部にクロックの供給を停止している状態を示す模式図である。 従来の半導体装置で、外部の電気回路との間にラッチ回路を設けた状態を示すブロック回路図である。 従来の半導体装置で、電気回路とＩ／Ｏセルとの間にラッチ回路を設けた状態を示すブロック回路図である。

符号の説明

２３ Ｉ／Ｆバッファ、２４ レベルシフト回路、２５ ラッチ回路、４１ 第１のスリーステートインバータ、４２ 第２のスリーステートインバータ、４３，５１ インバータ、５２ 接続制御部、５３ ＰＭＯＳトランジスタ、５４ インバータ、５５ ＮＭＯＳトランジスタ、６１ ＰＭＯＳトランジスタ、６２ ＮＭＯＳトランジスタ、６３ ＰＭＯＳトランジスタ、６４ ＰＭＯＳトランジスタ、６５ ＮＭＯＳトランジスタ、６６ ＰＭＯＳトランジスタ、６７ ＮＭＯＳトランジスタ、６８ ＮＭＯＳトランジスタ、７１ 第１の信号出力部、７２ 第２の信号出力部、８１ スイッチ、８２ トランスミッションゲート、８３ インバータ、８４ ラッチ部、８５ インバータ、８６ スリーステートインバータ

Claims (12)

1. 複数の電気回路を有する半導体装置に設けられており、複数の上記電気回路のうち、上記半導体装置が低電力消費モードとされているときに電源がオフとされる電気回路から出力される信号を、上記半導体装置の外部に出力する信号出力回路であって、
   第１の動作電圧で動作され、上記電気回路によって生成された信号が供給され、上記半導体装置が上記低電力消費モードとされているときには入力と出力とが切断され、上記半導体装置が通常のモードとされているときには入力と出力とが接続される接続回路と、
   上記第１の動作電圧より高い第２の動作電圧で動作され、上記接続回路から出力された信号が供給され、上記接続回路から供給された信号に基づいて、上記電気回路によって生成された信号を、上記第１の動作電圧レベルから上記第２の動作電圧レベルにシフトするレベルシフト回路と、
   上記第２の動作電圧で駆動されており、上記レベルシフト回路から出力された信号が供給され、上記半導体装置が上記低電力消費モードのときには上記レベルシフト回路から出力される信号をラッチし、上記半導体装置が上記通常のモードとされているときには上記レベルシフト回路から出力される信号をそのまま出力するラッチ回路と、
   上記第２の動作電圧で駆動されており、上記半導体装置が上記低電力消費モードに移行する旨を検出して、上記ラッチ回路に上記レベルシフト回路から出力された信号をラッチさせた後に、上記接続回路の入力と出力とを切断し、上記レベルシフト回路の入力を固定する制御回路とを備えること
   を特徴とする信号出力回路。
2. 上記半導体装置が上記低電力消費モードに移行したときに、上記スイッチ及び上記スイッチより前段に備えられた各回路の電源がオフとされることを特徴とする請求項１記載の信号出力回路。
3. 上記接続回路は、上記電気回路から出力された信号が反転して入力される第１のトライステートインバータと、上記電気回路から出力された信号が入力される第２のトライステートインバータとを備え、
   上記レベルシフト回路は、上記第１のトライステートインバータから出力された信号が供給される第１の信号出力部と、上記第２のトライステートインバータから出力された信号が供給される第２の信号出力部とを備え、
   上記第１の信号出力部は、高電位側電源に接続されており上記第１のトライステートインバータの出力がＨｉｇｈであるときにオンとされる第１のスイッチと、低電位側電源に接続されており上記第１のトライステートインバータの出力がＬｏｗとされているときにオンとされる第２のスイッチと、上記第１のスイッチ及び第２のスイッチに接続されており、上記第２の信号出力部からの出力がＬｏｗとされているときにオンとされる第３のスイッチとを備え、
   上記第２の信号出力部は、高電位側電源に接続されており上記第２のトライステートインバータの出力がＨｉｇｈとされているときにオンとされる第４のスイッチと、低電位側電源に接続されており上記第２のトライステートインバータの出力がＬｏｗとされているときにオンとされる第５のスイッチと、上記第４のスイッチ及び第５のスイッチに接続されており、上記第１の信号出力部からの出力がＬｏｗとされているときにオンとされる第６のスイッチとを備え、
   上記第１の信号出力部は、上記第１のスイッチ及び上記第３のスイッチがオンとされているときに上記高電位側電源から出力された信号を出力し、上記第１のスイッチがオンとされており且つ上記第３のスイッチがオフとされているときに上記低電位側電源から出力された信号を出力して、上記第６のスイッチに供給し、
   上記第２の信号出力部は、上記第４のスイッチ及び上記第６のスイッチがオンとされているときに上記高電位側電源から出力された信号を出力し、上記第５のスイッチがオンとされており且つ上記第６のスイッチがオフとされているときに上記低電位側電源から出力された信号を出力して、上記第３のスイッチ及び上記ラッチ回路に供給し、
   上記制御回路は、上記半導体装置が上記低電力消費モードに移行する旨を検出して、上記ラッチ回路に上記レベルシフト回路からの出力をラッチさせた後に、上記第１のトライステートインバータの入力と出力とを切断すると共に、上記第２のトライステートインバータの入力と出力とを切断し、次に、上記第１の信号出力部の入力を低電位側電源に接続すると共に、上記第２の信号出力部の入力を低電位側電源に接続することを特徴とする請求項１記載の信号出力回路。
4. 上記制御回路は、上記半導体装置において上記低電力消費モードが解除される旨を検出して、上記ラッチ回路による信号のラッチを解除させた後に、上記接続回路の入力と出力とを接続し、上記レベルシフト回路の入力の固定を解除することを特徴とする請求項１記載の信号出力回路。
5. 上記半導体装置において上記低電力消費モードが解除されたときに、上記接続回路及び上記接続回路より前段に備えられた回路の電源をオンとすることを特徴とする請求項２記載の信号出力回路。
6. 上記制御回路は、上記半導体装置において上記低電力消費モードが解除される旨を検出して、上記ラッチ回路による信号のラッチを解除させた後に、上記第１のトライステートインバータの入力と出力とを接続すると共に、上記第２のトライステートインバータの入力と出力とを接続して、次に、上記第１の信号出力部の入力と上記低電位側電源との接続を解除すると共に、上記第２の信号出力部の入力と上記低電圧電源との接続を解除することを特徴とする請求項３記載の信号出力回路。
7. 複数の電気回路が設けられており、低電力消費モードとされているときに、上記複数の電気回路のうち、一部の電気回路の電源がオフとされる半導体装置において、
   上記複数の電気回路が設けられた電気回路領域の周囲に沿って、上記電気回路によって生成された信号を当該半導体装置の外部に出力する第１〜第ｎ（但し、ｎは２以上の自然数。）の信号出力回路が一列に並んで配置されており、
   上記第１の信号出力回路は、上記低電力消費モードに移行する旨を示す制御信号を生成する制御信号生成部によって生成された上記制御信号が入力される初段制御信号入力回路と、上記初段制御信号入力回路によって引き入れられた上記制御信号を、隣接する２つの信号出力回路のうち一方側に隣接している第２の信号出力回路に対して出力する制御信号出力回路とを備え、
   上記第１の信号出力回路の他方側に隣接する第ｎの信号出力回路は、隣接する２つの信号出力回路のうち他方側に隣接している第（ｎ−１）の信号出力回路から出力された上記制御信号が入力される制御信号入力回路を備え、
   上記第２〜第（ｎ−１）の信号出力回路は、隣接する２つの信号出力回路のうち他方側に隣接している信号出力回路から出力された上記制御信号が入力される制御信号入力回路と、上記制御信号入力回路によって入力された制御信号を、一方側に隣接している信号出力回路に対して出力する制御信号出力回路とを備え、
   上記制御信号生成部によって生成された上記制御信号は、先ず、上記第１の信号出力回路に備えられた上記初段制御信号入力回路に供給された後に制御信号出力回路から出力され、次に、他方側に隣接する信号出力回路に入力された後に出力されることを順次行うことによって、上記第１〜第ｎの信号出力回路全てに供給されること
   を特徴とする半導体装置。
8. 上記第１〜第ｎの信号出力回路は、上記電気回路の動作電圧である第１の動作電圧より高い第２の動作電圧で動作され上記電気回路から出力された信号を上記第１の動作電圧レベルから上記第２の動作電圧レベルにシフトするレベルシフト回路を備え、
   上記制御信号は、上記第２の動作電圧レベルとされており、上記第１〜第ｎの信号出力回路に設けられている上記第２の動作電圧で動作する回路に供給されることを特徴とする請求項７記載の半導体装置。
9. 上記第１〜第ｎの信号出力回路のうち、上記低電力消費モードのときに電源がオフとされる上記電気回路に接続されている信号出力回路は、
   上記第１の動作電圧で動作され、上記電気回路によって生成された信号が供給され、上記半導体装置が上記低電力消費モードとされているときには入力と出力とが切断され、上記半導体装置が通常モードとされているときには入力と出力とが接続される接続回路と、
   上記第２の動作電圧で動作され、上記接続回路から出力された信号が供給され、上記接続回路から供給された信号に基づいて、上記電気回路によって生成された信号を、上記第１の動作電圧レベルから上記第２の動作電圧レベルにシフトするレベルシフト回路と、
   上記第２の動作電圧で駆動されており、上記レベルシフト回路から出力された信号が供給され、上記半導体装置が上記低電力消費モードのときには上記レベルシフト回路から出力される信号をラッチし、上記半導体装置が通常のモードのときには上記レベルシフト回路から出力される信号をそのまま出力するラッチ回路と、
   上記第２の動作電圧で駆動されており、上記制御信号に基づいて上記半導体装置が上記低電力消費モードに移行する旨を検出して、上記ラッチ回路に上記レベルシフト回路から出力された信号をラッチさせた後に、上記接続回路の入力と出力とを切断し、上記レベルシフト回路の入力を固定する制御回路とを備えること
   を特徴とする請求項７記載の半導体装置。
10. 上記制御信号は、上記第２の動作電圧レベルとされていることを特徴とする請求項９記載の半導体装置。
11. 上記制御回路は、上記半導体装置において上記低電力消費モードが解除される旨を検出して、上記ラッチ回路による信号のラッチを解除させた後に、上記接続回路の入力と出力とを接続し、上記レベルシフト回路の入力の固定を解除することを特徴とする請求項９記載の半導体装置。
12. 上記低電力消費モードが解除されるときに、上記接続回路及び上記接続回路より前段に備えられた回路の電源をオンとすることを特徴とする請求項９記載の半導体装置。
    

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