KR20180026332A

KR20180026332A - 반도체 장치, 표시 모듈, 및 전자 기기

Info

Publication number: KR20180026332A
Application number: KR1020170106165A
Authority: KR
Inventors: 히로키 이노우에
Original assignee: 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date: 2016-09-02
Filing date: 2017-08-22
Publication date: 2018-03-12
Also published as: JP6986902B2; JP2018042238A; US20180069515A1; KR102352607B1; US10277181B2

Abstract

본 발명은 저소비전력화를 도모함과 함께 원하는 전압으로 승압할 때의 전환을 고속으로 수행한다.
반도체 장치는 제 1 버퍼 회로와, 레벨 시프트 회로와, 제 2 버퍼 회로를 갖는다. 제 1 버퍼 회로는 트라이 스테이트 버퍼 회로를 갖고, 트라이 스테이트 버퍼 회로는 스탠바이 신호에 따라 입력 신호 및 반전 입력 신호의 출력을 휴지 상태로 하는 기능을 갖는다. 레벨 시프트 회로는 커런트 미러 회로와, 차동 증폭 회로와, 스위치 회로를 갖는다. 차동 증폭 회로는 입력 신호 및 반전 입력 신호를 차동 신호로 하고, 상기 커런트 미러 회로를 흐르는 전류를 제어하는 기능을 갖는다. 스위치 회로는 스탠바이 신호에 따라, 차동 증폭 회로를 흐르는 전류를 휴지 상태로 하는 기능을 갖는다.

Description

반도체 장치, 표시 모듈, 및 전자 기기{SEMICONDUCTOR DEVICE, DISPLAY MODULE, AND ELECTRONIC DEVICE}

본 발명의 일 형태는 반도체 장치, 표시 모듈, 및 전자 기기에 관한 것이다.

다만, 본 발명의 일 형태는 상술한 기술 분야에 한정되지 않는다. 본 명세서 등에서 개시(開示)하는 발명의 기술 분야는 물건, 방법, 또는 제조 방법에 관한 것이다. 또는, 본 발명의 일 형태는 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 따라서, 본 명세서에 개시되는 본 발명의 일 형태의 기술 분야로서는, 더 구체적으로 반도체 장치, 표시 장치, 발광 장치, 축전 장치, 촬상 장치, 기억 장치, 이들의 구동 방법, 또는 이들의 제작 방법을 일례로서 들 수 있다.

또한, 본 명세서 등에서 반도체 장치는 반도체 특성을 이용하여 기능할 수 있는 소자, 회로, 또는 장치 등을 가리킨다. 일례로서 트랜지스터나 다이오드 등의 반도체 소자는 반도체 장치이다. 또 다른 일례로서 반도체 소자를 갖는 회로는 반도체 장치이다. 또 다른 일례로서 반도체 소자를 갖는 회로를 구비한 장치는 반도체 장치이다.

Full-HD 이상의 화소 수가 많은 디스플레이가 보급되고 있다. 이와 같은 디스플레이는 1프레임당 데이터양이 매우 크다. 디스플레이에 데이터를 송신하기 위한 인터페이스 회로는 1Gbps 이상의 데이터 전송 속도가 요구된다.

데이터의 전송 속도를 높이기 위하여, 인터페이스 회로에서의 데이터의 전송에는 LVDS(Low Voltage Differential Signaling)란 전압 진폭이 작은 신호를 차동 전송(傳送)하는 방식이 있다. LVDS에 있어서, 데이터를 수신하는 RX(Receiver)와 데이터를 송신하는 TX(Transmitter)가 있다. TX는 저전압(이하, LV(Low Voltage)) 로직 회로에서 출력되는 싱글 엔드의 입력 신호를 ±3.5mA의 차동 전류로 변환하여 출력하는 회로이다.

LV 로직 회로의 전원 전압은 1.2V 정도이고, LV 로직 회로를 구성하는 트랜지스터 등의 LV 디바이스의 동작 전압은 1.2V 정도이다. 한편, TX 또는 RX와 같은 인터페이스 회로의 전원 전압은 관례적으로 3.3V 정도(이하, MV(Middle Voltage))이고, 인터페이스 회로를 구성하는 트랜지스터 등의 MV 디바이스의 동작 전압은 3.3V 정도이다. 그러므로, TX는 1.2V의 전압을 3.3V로 승압하는 레벨 시프트 회로가 필요하다(예를 들어 특허문헌 1을 참조).

레벨 시프트 회로의 일례로서는 cross-coupled형 레벨 시프트 회로가 있다(예를 들어 특허문헌 2를 참조).

미국 특허출원공개공보 US2008/0197906호 미국 특허출원공개공보 US2002/0050849호

MV 디바이스로 구성되는 TX는 수 GHz 이상의 고속 동작이 요구되므로, 레벨 시프트 회로도 수 GHz 이상의 고속 동작이 요구된다.

cross-coupled형 레벨 시프트 회로는 정적(靜的)인 소비전류가 소스-드레인 사이의 누설 전류 및 게이트 누설 전류이므로 작다. 그러나, cross-coupled형 레벨 시프트 회로는 데이터에 대응하는 신호를 래치하고 출력하는 타입(래치형)이므로, 데이터를 반전시킬 때 p채널형 트랜지스터(pMOS)와 n채널형 트랜지스터(nMOS)에서 흐르는 전류의 밸런스를 고려할 필요가 있고, 이에 의하여 동작 속도가 제한된다는 과제가 있다. 또한, pMOS 및 nMOS의 전류의 밸런스를 고려하는 경우, 양쪽의 트랜지스터의 구동 능력의 비를 고려할 필요가 있고 레이아웃 면적이 증대한다는 과제가 있다.

본 발명의 일 형태는 신규 반도체 장치, 신규 표시 모듈, 및 신규 전자 기기 등을 제공하는 것을 과제 중 하나로 한다.

또는, 본 발명의 일 형태는 동작 속도를 향상시킬 수 있는, 신규 구성의 반도체 장치 등을 제공하는 것을 과제 중 하나로 한다. 또는, 본 발명의 일 형태는 저소비전력화를 도모할 수 있는 신규 구성을 갖는 반도체 장치 등을 제공하는 것을 과제 중 하나로 한다. 또는, 본 발명의 일 형태는 레이아웃 면적을 축소할 수 있는, 신규 구성을 갖는 반도체 장치 등을 제공하는 것을 과제 중 하나로 한다.

또한, 본 발명의 일 형태의 과제는 상술한 것에 한정되지 않는다. 상술한 과제는 다른 과제의 존재를 방해하는 것은 아니다. 또한, 다른 과제는 아래에 기재되는, 본 항목에서 언급되지 않는 과제이다. 본 항목에서 언급되지 않는 과제는 통상의 기술자라면 명세서 또는 도면 등의 기재로부터 도출할 수 있고 적절히 추출할 수 있다. 또한, 본 발명의 일 형태는 상술한 기재 및/또는 다른 과제 중 적어도 하나의 과제를 해결하는 것이다.

본 발명의 일 형태는 제 1 버퍼 회로와, 레벨 시프트 회로와, 제 2 버퍼 회로를 갖고, 제 1 버퍼 회로는 트라이 스테이트(tri-state) 버퍼 회로를 갖고, 트라이 스테이트 버퍼 회로는 스탠바이 신호에 따라 입력 신호 및 반전 입력 신호의 출력을 휴지 상태로 하는 기능을 갖고, 레벨 시프트 회로는 커런트 미러 회로와, 차동 증폭 회로와, 스위치 회로를 갖고, 차동 증폭 회로는 입력 신호 및 반전 입력 신호를 차동 신호로서 사용하며 커런트 미러 회로를 흐르는 전류를 제어하는 기능을 갖고, 스위치 회로는 스탠바이 신호에 따라, 차동 증폭 회로를 흐르는 전류를 휴지 상태로 하는 기능을 갖는 반도체 장치이다.

본 발명의 일 형태에 있어서, 커런트 미러 회로가 p채널형 트랜지스터로 구성되고 차동 증폭 회로 및 스위치 회로가 n채널형 트랜지스터로 구성되는 반도체 장치가 바람직하다.

본 발명의 일 형태에 있어서, 스탠바이 신호의 진폭 전압은 제 2 버퍼 회로의 출력 신호의 진폭 전압보다 작은 반도체 장치가 바람직하다.

본 발명의 일 형태에 있어서, 스탠바이 신호는 제 1 스탠바이 신호와 제 2 스탠바이 신호를 갖고, 제 1 스탠바이 신호는 트라이 스테이트 버퍼 회로에 입력되고, 제 2 스탠바이 신호는 스위치 회로에 입력되고, 제 1 스탠바이 신호의 진폭 전압은 제 2 스탠바이 신호의 진폭 전압보다 작은 반도체 장치가 바람직하다.

본 발명의 일 형태에 있어서, 제 2 버퍼 회로는 커런트 미러 회로를 흐르는 전류에 따라, 입력 신호를 승압한 출력 신호를 출력하는 기능을 갖는 반도체 장치가 바람직하다.

또한, 다른 본 발명의 일 형태에 대해서는, 이하에서 설명하는 실시형태에서의 설명 및 도면에 기재된다.

본 발명의 일 형태는 신규 반도체 장치, 신규 표시 모듈, 및 신규 전자 기기 등을 제공할 수 있다.

또는, 본 발명의 일 형태에서는 동작 속도를 향상시킬 수 있는, 신규 구성의 반도체 장치 등을 제공할 수 있다. 또는, 본 발명의 일 형태에서는, 저소비전력화를 도모할 수 있는 신규 구성의 반도체 장치 등을 제공할 수 있다. 또는, 본 발명의 일 형태는 레이아웃 면적을 축소할 수 있는 신규 구성의 반도체 장치 등을 제공할 수 있다.

또한, 본 발명의 일 형태의 효과는 상술한 효과에 한정되지 않는다. 상술한 효과는 다른 효과의 존재를 방해하는 것은 아니다. 또한, 다른 효과는 이하에서 기재하는, 본 항목에서 언급되지 않은 효과이다. 본 항목에서 언급되지 않은 효과는 통상의 기술자라면 명세서 또는 도면 등의 기재로부터 도출할 수 있고 이 기재로부터 적절히 추출할 수 있다. 또한, 본 발명의 일 형태는 상술한 효과 및/또는 다른 효과 중 적어도 하나의 효과를 갖는다. 따라서, 본 발명의 일 형태는 경우에 따라서는 상술한 효과를 갖지 않는 경우도 있다.

도 1은 본 발명의 일 형태를 설명하기 위한 블록도 및 회로도.
도 2는 본 발명의 일 형태를 설명하기 위한 회로도.
도 3은 본 발명의 일 형태를 설명하기 위한 회로도.
도 4는 본 발명의 일 형태를 설명하기 위한 회로도.
도 5는 본 발명의 일 형태를 설명하기 위한 회로도.
도 6은 본 발명의 일 형태를 설명하기 위한 회로도.
도 7은 본 발명의 일 형태를 설명하기 위한 회로도 및 진리값표.
도 8은 본 발명의 일 형태를 설명하기 위한 타이밍 차트.
도 9는 본 발명의 일 형태를 설명하기 위한 회로도.
도 10은 본 발명의 일 형태를 설명하기 위한 타이밍 차트.
도 11은 본 발명의 일 형태를 설명하기 위한 회로도.
도 12는 본 발명의 일 형태를 설명하기 위한 레이아웃도 및 단면도.
도 13은 표시 장치의 구성예를 도시한 블록도.
도 14는 DOSRAM의 구성예를 도시한 블록도 및 회로도.
도 15는 NOSRAM의 구성예를 도시한 블록도 및 회로도.
도 16은 표시 패널의 구성예를 도시한 블록도.
도 17은 화소의 구성예를 도시한 회로도.
도 18은 표시 패널의 구성예를 도시한 단면도.
도 19는 표시 모듈의 일례를 도시한 도면.
도 20은 전자 기기의 일례를 도시한 도면.
도 21은 실시예를 설명하기 위한 회로도.
도 22는 실시예를 설명하기 위한 파형도.
도 23은 실시예를 설명하기 위한 회로도.

실시형태에 대하여 도면을 참조하면서 아래에서 설명한다. 다만, 실시형태는 많은 다른 형태로 실시할 수 있고, 취지 및 그 범위로부터 벗어남이 없이 그 형태 및 자세한 사항을 다양하게 변경할 수 있다는 것은 통상의 기술자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 아래에 기재된 실시형태의 내용에 한정하여 해석되는 것은 아니다.

또한, 본 명세서 등에서 "제 1", "제 2", 및 "제 3" 등의 서수사는 구성 요소의 혼동을 피하기 위하여 붙인 것이다. 따라서, 구성 요소의 개수를 한정하는 것은 아니다. 또한, 구성 요소의 순서를 한정하는 것은 아니다. 또한 예를 들어, 본 명세서 등의 실시형태의 하나에서 "제 1"로 언급된 구성 요소가, 다른 실시형태 또는 청구범위에서 "제 2"로 언급된 구성 요소가 될 수도 있다. 또한 예를 들어, 본 명세서 등의 실시형태의 하나에서 "제 1"로 언급된 구성 요소가, 다른 실시형태 또는 청구범위에서 생략될 수도 있다.

또한, 도면에서, 동일한 요소 또는 같은 기능을 갖는 요소, 동일한 재질의 요소, 또는 동시에 형성되는 요소 등에는 동일한 부호를 붙이는 경우가 있고, 그 반복 설명은 생략되는 경우가 있다.

또한, 실시형태에서 설명하는 내용이란, 각 실시형태에서, 다양한 도면을 사용하여 설명하는 내용, 또는 명세서에 기재되는 문장을 사용하여 설명하는 내용을 말한다.

또한, 어느 하나의 실시형태에서 설명하는 도면(일부라도 좋음)은, 그 도면의 다른 부분, 그 실시형태에서 설명하는 다른 도면(일부라도 좋음), 및/또는, 하나 또는 복수의 다른 실시형태에서 설명하는 도면(일부라도 좋음)에 대하여 조합함으로써, 더 많은 도면을 구성할 수 있다.

본 명세서 등에서 "위에"나 "아래에" 등의 배치를 나타내는 어구는 구성들의 위치 관계를 도면을 참조하여 설명하기 위하여 편의상 사용한 것이다. 구성들의 위치 관계는 각 구성을 묘사하는 방향에 따라 적절히 달라진다. 따라서, 배치를 나타내는 어구는 명세서에서 설명한 기재에 한정되지 않으며, 상황에 따라 적절히 바꿔 말할 수 있다.

또한, "위"나 "아래"라는 용어는 구성 요소의 위치 관계가 바로 위 또는 바로 아래이며 직접 접촉된 것을 한정하는 것은 아니다. 예를 들어, "절연층 A 위의 전극 B"라는 표현의 경우, 절연층 A 위에 전극 B가 직접 접촉하여 형성될 필요는 없고, 절연층 A와 전극 B 사이에 다른 구성 요소를 포함하는 것을 제외하지 않는다.

또한, 본 명세서 등에서 블록도에서는 구성 요소를 기능마다 구분하고, 서로 독립된 블록으로서 도시하였다. 그러나 실제의 회로 등에서는 구성 요소를 기능마다 구분하기 어려우며, 하나의 회로에 복수의 기능이 관련되는 경우나, 복수의 회로에서 하나의 기능이 관련되는 경우가 있을 수 있다. 그러므로 블록도의 블록은, 명세서에서 설명한 구성 요소에 한정되지 않고, 상황에 따라 적절히 바꿔 말할 수 있다.

또한, 도면에서 크기, 층 두께, 또는 영역은 설명의 편의상 임의의 크기로 도시된 것이다. 따라서, 그 스케일에 반드시 한정되지는 않는다. 또한, 도면은 명확화를 위하여 모식적으로 도시된 것이며, 도면에 도시된 형상 또는 값 등에 한정되지 않는다. 예를 들어, 노이즈로 인한 신호, 전압, 또는 전류의 편차, 또는 타이밍의 어긋남으로 인한 신호, 전압, 또는 전류의 편차 등을 포함할 수 있다.

또한, 도면에서 상면도(평면도, 레이아웃도라고도 함)나 사시도 등에서 도면의 명확화를 위하여 일부의 구성 요소에 대한 기재를 생략한 경우가 있다.

본 명세서 등에서 트랜지스터의 접속 관계를 설명할 때, 소스 및 드레인 중 한쪽을 "소스 및 드레인 중 한쪽"(또는 제 1 전극 또는 제 1 단자)이라고 표기하고, 소스 및 드레인 중 다른 쪽을 "소스 및 드레인 중 다른 쪽"(또는 제 2 전극 또는 제 2 단자)라고 표기하였다. 이것은 트랜지스터의 소스와 드레인은 트랜지스터의 구조 또는 동작 조건 등에 따라 바뀌기 때문이다. 또한, 트랜지스터의 소스와 드레인의 호칭은 "소스(드레인) 단자"나 "소스(드레인) 전극" 등, 상황에 따라 적절히 바꿔 말할 수 있다.

또한, 본 명세서 등에 있어서 "전극"이나 "배선"이라는 용어는 이들 구성 요소를 기능적으로 한정하는 것은 아니다. 예를 들어, "전극"은 "배선"의 일부로서 사용되는 경우가 있고, 그 반대도 마찬가지이다. 또한, "전극"이나 "배선"이라는 용어는 복수의 "전극"이나 "배선"이 일체로 형성된 경우 등도 포함한다.

또한, 본 명세서 등에서 전압과 전위는 적절히 바꿔 말할 수 있다. 전압은 기준이 되는 전위와의 전위차를 말하며, 예를 들어 기준이 되는 전위를 그라운드 전위(접지 전위)로 하면, 전압을 전위로 바꿔 말할 수 있다. 그라운드 전위는 0V를 반드시 뜻하지는 않는다. 또한, 전위는 상대적인 것이며, 기준이 되는 전위에 따라서는 배선 등에 공급하는 전위가 달라지는 경우가 있다.

또한, 본 명세서 등에서 "막", "층"등의 어구는 경우에 따라서는 또는 상황에 따라서는 서로 교체될 수 있다. 예를 들어, "도전층"이라는 용어를 "도전막"이라는 용어로 바꿀 수 있는 경우가 있다. 또는, 예를 들어, "절연막"이라는 용어를 "절연층"이라는 용어로 바꿀 수 있는 경우가 있다.

본 명세서 등에서 스위치란 도통 상태(온 상태) 또는 비도통 상태(오프 상태)가 되고, 전류를 흘릴지 흘리지 않을지를 제어하는 기능을 갖는 것을 말한다. 또는, 스위치란 전류를 흘리는 경로를 선택하여 전환하는 기능을 갖는 것을 말한다.

일례로서는, 전기적 스위치 또는 기계적 스위치 등을 사용할 수 있다. 즉, 스위치는 전류를 제어할 수 있는 것이면 좋고, 특정한 것에 한정되지 않는다.

전기적 스위치의 일례로서는, 트랜지스터(예를 들어 바이폴러 트랜지스터, MOS 트랜지스터 등), 다이오드(예를 들어 PN 다이오드, PIN 다이오드, 쇼트키 다이오드, MIM(Metal Insulator Metal) 다이오드, MIS(Metal Insulator Semiconductor) 다이오드, 다이오드 접속의 트랜지스터 등), 또는 이들을 조합한 논리 회로 등이 있다.

또한, 스위치로서 트랜지스터를 사용한 경우, 트랜지스터의 "도통 상태"란 트랜지스터의 소스와 드레인이 전기적으로 단락되어 있다고 간주할 수 있는 상태를 말한다. 또한, 트랜지스터의 "비도통 상태"란 트랜지스터의 소스와 드레인이 전기적으로 차단되어 있다고 간주할 수 있는 상태를 말한다. 또한, 트랜지스터를 단순한 스위치로서 동작시키는 경우에는, 트랜지스터의 극성(도전형)은 특별히 한정되지 않는다.

기계적 스위치의 일례로서는, 디지털 마이크로 미러 디바이스(DMD)와 같이, MEMS(마이크로 일렉트로 메커니컬 시스템) 기술을 사용한 스위치가 있다. 이 스위치는, 기계적으로 동작시킬 수 있는 전극을 갖고 그 전극이 동작함으로써 도통 상태와 비도통 상태를 제어하여 동작한다.

본 명세서 등에서 채널 길이란 예를 들어 트랜지스터의 상면도에서 반도체(또는 트랜지스터가 온 상태일 때 반도체 내에서 전류가 흐르는 부분)와 게이트가 중첩되는 영역 또는 채널이 형성되는 영역에서 소스와 드레인 사이의 거리를 말한다.

또한, 하나의 트랜지스터의 채널 길이는 모든 영역에서 반드시 같은 값을 취하지는 않는다. 즉, 하나의 트랜지스터의 채널 길이는 하나의 값에 정해지지 않는 경우가 있다. 그러므로, 본 명세서에서는 채널이 형성되는 영역에서의 어느 한 값, 최대값, 최소값, 또는 평균값을 채널 길이로 한다.

본 명세서 등에서 채널 폭이란 예를 들어 반도체(또는 트랜지스터가 온 상태일 때에 반도체 내에서 전류가 흐르는 부분)와 게이트가 중첩되는 영역 또는 채널이 형성되는 영역에서 소스와 드레인이 마주 보는 부분의 길이를 말한다.

또한, 하나의 트랜지스터의 채널 폭은 모든 영역에서 반드시 같은 값을 취하지는 않는다. 즉, 하나의 트랜지스터의 채널 폭은 하나의 값에 정해지지 않는 경우가 있다. 그러므로, 본 명세서에서는 채널이 형성되는 영역에서의 어느 한 값, 최대값, 최소값, 또는 평균값을 채널 폭으로 한다.

또한, 트랜지스터의 구조에 따라서는 실제로 채널이 형성되는 영역에서 채널 폭(아래에서 실효적인 채널 폭이라고 함)과 트랜지스터의 상면도에 도시된 채널 폭(아래에서 외견상 채널 폭이라고 함)이 상이한 경우가 있다. 예를 들어 입체적인 구조를 갖는 트랜지스터에서는 실효적인 채널 폭이 트랜지스터의 상면도에 도시된 외견상 채널 폭보다 크게 되어 그 영향을 무시할 수 없게 되는 경우가 있다. 예를 들어 미세하고 입체적인 구조를 갖는 트랜지스터에서는 반도체 측면에 형성되는 채널 영역의 비율이 크게 되는 경우가 있다. 그 경우는, 상면도에 도시된 외견상 채널 폭보다 실제로 채널이 형성되는 실효적인 채널 폭이 더 크다.

그런데, 입체적인 구조를 갖는 트랜지스터에서는 실효적인 채널 폭을 실측에 의하여 어림잡기가 어려운 경우가 있다. 예를 들어 설계값을 바탕으로 실효적인 채널 폭을 어림잡으려면 반도체의 형상을 이미 알고 있다는 가정이 필요하다. 따라서, 반도체의 형상을 정확히 모르는 경우에는, 실효적인 채널 폭을 정확히 측정하기 어렵다.

따라서, 본 명세서에서는 트랜지스터의 상면도에서 반도체와 게이트 전극이 중첩되는 영역에서의, 소스와 드레인이 마주 보고 있는 부분의 길이인 외견상 채널 폭을 "Surrounded Channel Width(SCW)"라고 부르는 경우가 있다. 또한, 본 명세서에서는 단순히 채널 폭이라고 기재한 경우에는, SCW 또는 외견상 채널 폭을 말하는 경우가 있다. 또는, 본 명세서에서는 단순히 채널 폭이라고 기재한 경우에는, 실효적인 채널 폭을 말하는 경우가 있다. 또한, 채널 길이, 채널 폭, 실효적인 채널 폭, 외견상 채널 폭, SCW 등은 단면 TEM 이미지 등을 취득하고 그 화상을 해석하는 것 등에 의하여 값을 결정할 수 있다.

또한, 트랜지스터의 전계 효과 이동도나, 채널 폭당 전류값 등을 계산하여 산출하는 경우, SCW를 사용하여 계산하는 경우가 있다. 이 경우에는, 실효적인 채널 폭을 사용하여 계산하는 경우와 상이한 값을 취하는 경우가 있다.

본 명세서 등에서 A와 B가 접속된다란 A와 B가 직접 접속되어 있는 것 외에, 전기적으로 접속되어 있는 것을 포함하는 것으로 한다. 여기서, "A와 B가 전기적으로 접속되어 있다"란 A와 B 사이에 어떠한 전기적 작용을 갖는 대상물이 존재할 때 A와 B의 전기 신호의 수수를 가능하게 하는 것을 말한다.

(실시형태 1)

본 실시형태에서는, 본 발명의 일 형태에 따른 반도체 장치에 대하여 설명한다.

도 1의 (A)에는 본 발명의 일 형태에 따른 반도체 장치(10)를 도시하였다. 반도체 장치(10)는 입력 신호 IN, 반전 입력 신호 INB, 및 스탠바이 신호 STBE가 입력되고, 출력 신호 OUTH를 고전압(MV) 로직 회로(80)에 출력한다.

입력 신호 IN은 예를 들어 1.2V로 동작하는 저전압(LV) 로직 회로에서 출력되는 신호이다. 입력 신호 IN은 LV 로직 회로에서 출력되는 싱글 엔드의 신호이며, 수 100M 내지 수 GHz 이상의 주파수의 신호이다. 반전 입력 신호 INB는 입력 신호 IN의 반전 신호이다. 출력 신호 OUTH는 예를 들어 입력 신호 IN에 동기하고 3.3V로 동작하는 MV 로직 회로(80)를 동작시키기 위하여 승압되는 신호이다.

반도체 장치(10)는 버퍼 회로(20)(도면 중, BUF1이라고 도시), 레벨 시프트 회로(40)(도면 중, LS라고 도시), 및 버퍼 회로(60)(도면 중, BUF2라고 도시)를 갖는다.

버퍼 회로(20)는 스탠바이 신호가 H 레벨로 액티브 모드가 되고 버퍼로서 기능하고, L 레벨로 스탠바이 모드 또는 휴지 상태가 되고 출력이 Hi-Z(High 임피던스)로서 동작하는 기능을 갖는다. 버퍼 회로(20)는 1.2V 이하의 전압이 인가되어 동작 가능한 LV 디바이스를 갖는다. LV 디바이스는 예를 들어 트랜지스터이다. 버퍼 회로(20)는 전압 VDD(예를 들어 1.2V) 및 전압 VSS(예를 들어, 그라운드 전압 또는 0V)가 인가된다. 또한 도 1의 (B)에 있어서, 버퍼 회로(20)에서 출력되는 입력 신호 IN을 입력 신호 IN_BUF로서 도시하였다. 또한, 버퍼 회로(20)에서 출력되는 반전 입력 신호 INB를 반전 입력 신호 INB_BUF로서 도시하였다. 또한 입력 신호 IN과 입력 신호 IN_BUF, 반전 입력 신호 INB와 반전 입력 신호 INB_BUF는 같은 논리의 신호이므로, 특별히 언급이 없는 한, 입력 신호 IN_BUF와 반전 입력 신호 INB_BUF는 입력 신호 IN 및 반전 입력 신호 INB를 사용하여 설명한다.

레벨 시프트 회로(40)는 버퍼 회로(20)에서 출력되는 저전압(1.2V)의 진폭의 입력 신호 IN 및 반전 입력 신호 INB를 고전압(3.3V)으로 승압한 신호로서 버퍼 회로(60)에 출력하는 기능을 갖는다. 레벨 시프트 회로(40)는 3.3V 이하의 전압이 인가되어 동작 가능한 MV 디바이스를 갖는다. MV 디바이스는 예를 들어 트랜지스터이다. MV 디바이스인 트랜지스터는 LV 디바이스인 트랜지스터보다 두꺼운 게이트 절연막을 가지므로, 내압이 우수하다. 레벨 시프트 회로(40)는 전압 VDDH(예를 들어 3.3V) 및 전압 VSS가 인가된다. 전압 VDDH는 전압 VDD보다 높은 전압이다.

버퍼 회로(60)는 버퍼로서 기능한다. 버퍼 회로(60)는 전압 VDDH 및 전압 VSS가 인가된다. 버퍼 회로(60)는 3.3V 이하의 전압이 인가되어 동작 가능한 MV 디바이스를 갖는다. 레벨 시프트 회로(40)의 출력 전압에 따라 출력 신호 OUTH를 출력한다.

MV 로직 회로(80)는 수 GHz 이상의 고속 동작을 수행하는 로직 회로이며, 일례로서는 LVDS에 의하여 데이터를 송신하는 TX(Transmitter)이다. TX는 반도체 장치(10)에서 승압된 싱글 엔드의 입력 신호를 ±3.5mA의 차동 전류로 변환하여 출력한다.

도 1의 (B)는 도 1의 (A)의 반도체 장치(10)가 갖는 각 회로의 구체적인 회로 구성의 일례를 도시한 회로도이다.

버퍼 회로(20)는 트라이 스테이트 버퍼(21) 및 트라이 스테이트 버퍼(22)를 갖는다. 트라이 스테이트 버퍼(21) 및 트라이 스테이트 버퍼(22)는 LV 디바이스로 구성된다. 트라이 스테이트 버퍼(21) 및 트라이 스테이트 버퍼(22)는 스탠바이 신호 STBE가 L 레벨일 때 액티브 모드가 되어 버퍼로서 기능하고, H 레벨일 때 스탠바이 모드가 되어 출력이 Hi-Z(High 임피던스)가 된다.

버퍼 회로(20)에 입력되는 스탠바이 신호 STBE는 출력 신호의 진폭 전압(3.3V)보다 작은 1.2V의 진폭 전압으로 동작하므로, 저소비전력화를 도모할 수 있다. 버퍼 회로(20)는 스탠바이 신호 STBE가 공급되는 신호선만으로 액티브 모드/스탠바이 모드의 전환이 가능하다. 버퍼 회로(20)에 있어서, 스탠바이 신호 STBE에 의하여 제어되는 디바이스는 LV 디바이스이므로, 액티브 모드/스탠바이 모드의 고속 전환이 가능하다. 버퍼 회로(20)에 있어서, 스탠바이 신호 STBE에 의하여 제어되는 디바이스는 LV 디바이스이므로, 레이아웃 면적을 작게 할 수 있다.

레벨 시프트 회로(40)는 커런트 미러형 레벨 시프트 회로며, 트랜지스터(41) 내지 트랜지스터(47)를 갖는다. 트랜지스터(41) 및 트랜지스터(42)는 p채널형 (pMOS)이며, 커런트 미러 회로로서 기능한다. 트랜지스터(43) 및 트랜지스터(44)는 n채널형(nMOS)이며, 차동 증폭 회로로서 기능한다. 트랜지스터(45), 트랜지스터(46), 및 트랜지스터(47)는 nMOS이며, 스위치로서 기능한다.

트랜지스터(41) 내지 트랜지스터(44)는 MV 디바이스로 구성된다. 트랜지스터(41) 및 트랜지스터(42)로 구성되는 커런트 미러 회로는 트랜지스터(43)가 도통 상태이고 트랜지스터(44)가 비도통 상태인 경우, 트랜지스터(43)를 흐르는 전류가 트랜지스터(41)를 흐르고, 트랜지스터(41)를 흐르는 전류를 트랜지스터(42)에서 카피하고, 노드(PREOUTHB)의 전압을 상승시킨다. 또한, 커런트 미러 회로는 트랜지스터(43)가 비도통 상태이고 트랜지스터(44)가 도통 상태인 경우, 트랜지스터(44)에 전류가 흐르고, 노드(PREOUTHB)의 전압을 하강시킨다. 즉, 트랜지스터(43) 및 트랜지스터(44)로 구성되는 차동 증폭 회로는 입력 신호 IN 및 반전 입력 신호 INB를 차동 신호로 하고, 트랜지스터(43) 및 트랜지스터(44)의 게이트를 풀다운(pull down)하는 기능을 갖는다.

또한, 트랜지스터(45) 내지 트랜지스터(47)로 구성되는 스위치 회로는 스탠바이 신호 STBE가 H 레벨일 때 도통 상태가 되고 L 레벨일 때 비도통 상태가 된다. 즉, 스탠바이 신호 STBE를 H 레벨로 함으로써 트랜지스터(43) 및 트랜지스터(44)의 양쪽을 비도통 상태로 하고, 노드(PREOUTHB)의 전압을 전압 VSS로 할 수 있다. 즉, 트랜지스터(45) 내지 트랜지스터(47)로 구성되는 스위치 회로는 스탠바이 신호 STBE에 따라 차동 증폭 회로를 흐르는 전류를 휴지 상태로 하는 기능을 갖는다.

버퍼 회로(60)는 트랜지스터(61) 및 트랜지스터(62)를 갖는다. 버퍼 회로(60)는 MV 디바이스로 구성된다. 버퍼 회로(60)는 후단의 MV 로직 회로(80)를 제어하기 위한 신호를 출력하는 버퍼로서 기능한다.

도 1의 (B)에 도시된 커런트 미러형 레벨 시프트 회로(40)를 갖는 반도체 장치(10)는 cross-coupled형 레벨 시프트 회로와 달리, pMOS 및 nMOS를 흐르는 전류의 밸런스를 고려할 필요가 없으므로 매우 고속으로 동작시킬 수 있다. 또한, pMOS 및 nMOS를 흐르는 전류의 밸런스를 고려할 필요가 없으므로 출력 전압 OUTH의 상승(L 레벨로부터 H 레벨로의 변화) 및 하강(H 레벨로부터 L 레벨로의 변화)의 직선성(linearity)도 우수하다. 또한 pMOS 및 nMOS 양쪽 모두의 채널 폭(W)을 작게 할 수 있으므로, 레이아웃 면적을 축소할 수 있다. 이것은, 커런트 미러형 레벨 시프트 회로의 pMOS(트랜지스터(41) 및 트랜지스터(42))는 nMOS(트랜지스터(43))의 전류를 카피하기 위하여 작용하므로, pMOS와 nMOS의 구동 능력비를 고려할 필요가 없기 때문이다. 한편, cross-coupled형 레벨 시프트 회로는 pMOS의 구동 능력보다 nMOS의 구동 능력을 충분히 크게 하지 않으면 안정적으로 동작하지 않으므로, pMOS의 채널 폭보다 nMOS의 채널 폭을 충분히 크게 할 필요가 있고, 레이아웃 면적이 크게 된다.

도 1의 (B)에 도시된 반도체 장치(10)는 커런트 미러형 레벨 시프트 회로(40)를 갖지만 커런트 미러형 레벨 시프트 회로(40)에서는 소비전류가 크게 되는 경우가 있다. 이것은 반전 입력 신호 INB가 H 레벨일 때, 트랜지스터(41) 및 트랜지스터(43)에 정적인 정전류가 흐르기 때문이다. 그러나, 도 1의 (B)의 반도체 장치(10)는 출력 신호 OUTH가 공급되는 MV 로직 회로(80)가 고속 동작의 LVDS의 TX이고, 고속 동작과 소비전류는 비례 관계이다. 또한, TX는 규격상 최소한 3.5mA의 전류를 소비하는 한편, 커런트 미러형 레벨 시프트 회로의 정적인 정전류는 수 100μA이므로, 동작 시의 소비전류는 그다지 문제가 되지 않는다.

LVDS의 TX에 있어서 간헐적으로 신호의 송신을 휴지하는 구동을 수행하는 경우, 정적인 정전류가 흐르는 것은 문제가 된다. 그러므로, 도 1의 (B)에 도시된 커런트 미러형 레벨 시프트 회로(40)를 갖는 반도체 장치(10)는 정적인 정전류를 삭감할 수 있는 스탠바이 모드로 전환할 수 있는 구성을 갖는다. 구체적으로는, 스탠바이 신호 STBE가 H 레벨이 되면, 트라이 스테이트 버퍼(21) 및 트라이 스테이트 버퍼(22)의 출력이 Hi-Z가 되고, 스위치 회로를 구성하는 트랜지스터(45) 내지 트랜지스터(47)에 의하여 트랜지스터(43) 및 트랜지스터(44)의 게이트, 및 노드(PREOUTHB)가 L 레벨로 풀다운된다.

도 1의 (B)에 도시된 커런트 미러형 레벨 시프트 회로(40)를 갖는 반도체 장치(10)는 MV 디바이스를 풀다운하기 위해서는 nMOS와 pMOS의 양쪽을 사용하는 일 없이, nMOS를 단독으로 사용함으로써, 스탠바이 모드로 할 수 있다. 스탠바이 신호 STBE는 LV 디바이스로 구성되는 트라이 스테이트 버퍼(21) 및 트라이 스테이트 버퍼(22)에도 공급되므로 진폭 전압이 작은 신호이지만, 풀다운하기 위한 트랜지스터를 nMOS 단독으로 함으로써 진폭 전압이 작은 신호의 경우에도 충분히 기능을 수행할 수 있으므로, 스탠바이 신호 STBE를 일부 공유화할 수 있다.

구체적으로 도 2의 (A) 및 (B), 도 3 내지 도 5에 있어서, 스탠바이 신호 STBE가 공급되는 트랜지스터의 구성예에 대하여 설명한다. 또한 도 2의 (A) 및 (B), 도 3 내지 도 5에 있어서, MV 디바이스에 "MV"를 부기하여 도시하였다. LV 디바이스에는 "LV"를 부기하여 도시하였다. 전압 VDD-VSS의 진폭 전압을 갖는 스탠바이 신호를 "STBE_LV"로서 도시하였다. 전압 VDDH-VSS의 진폭 전압을 갖는 스탠바이 신호를 "STBE_MV"로서 도시하였다.

도 2의 (A)에서는 도 1의 (B)에 도시된 트랜지스터(45) 내지 트랜지스터(47)를 MV 디바이스로 하고, 스탠바이 신호를 STBE_LV로 하여 도시하였다. 스탠바이 신호 STBE로서 진폭 전압이 작은 스탠바이 신호 STBE_LV를 채용하여도, 트랜지스터(45) 내지 트랜지스터(47)는 접속된 각 노드를 풀다운할 수 있다. 진폭 전압이 작은 스탠바이 신호 STBE_LV를 사용함으로써, 저소비전력화를 도모할 수 있다.

도 2의 (B)에서는 도 1의 (B)에 도시된 트랜지스터(47)를 MV 디바이스로 하고, 도 1의 (B)에 도시된 트랜지스터(45) 및 트랜지스터(46)를 LV 디바이스로 하고, 스탠바이 신호를 STBE_LV로 하여 도시하였다. 스탠바이 신호 STBE로서 진폭 전압이 작은 스탠바이 신호 STBE_LV를 채용하더라도, 트랜지스터(45) 내지 트랜지스터(47)는 접속된 각 노드를 풀다운할 수 있다. 또한, 도 1의 (B)에 도시된 트랜지스터(45) 및 트랜지스터(46)를 LV 디바이스로 하더라도, 트랜지스터(45) 및 트랜지스터(46)에는 높은 전압이 인가되지 않기 때문에, 기능을 충분히 수행할 수 있다. 그러므로, 진폭 전압이 작은 스탠바이 신호 STBE_LV를 사용함으로써 저소비전력화를 도모함과 함께, 레이아웃 면적의 축소를 도모할 수 있다.

도 3에서는, 도 1의 (B)에 도시된 트랜지스터(47)를 MV 디바이스로 하고, 도 1의 (B)에 도시된 트랜지스터(45) 및 트랜지스터(46)를 LV 디바이스로 하고, 스탠바이 신호로서 스탠바이 신호 STBE_MV 및 스탠바이 신호 STBE_LV의 2계통을 도시하였다. 도 4에서는 도 1의 (B)에 도시된 트랜지스터(45) 내지 트랜지스터(47)를 MV 디바이스로 하고, 스탠바이 신호로서 스탠바이 신호 STBE_MV 및 스탠바이 신호 STBE_LV의 2계통을 도시하였다. 도 5에서는, 도 1의 (B)에 도시된 트랜지스터(45)를 LV 디바이스로 하고, 도 1의 (B)에 도시된 트랜지스터(46) 및 트랜지스터(47)를 MV 디바이스로 하고, 스탠바이 신호로서 스탠바이 신호 STBE_MV 및 스탠바이 신호 STBE_LV의 2계통을 도시하였다. 도 3 내지 도 5에 도시된 바와 같이, MV 디바이스와 LV 디바이스를 제어하기 위한 신호인 스탠바이 신호로서 진폭 전압이 작은 스탠바이 신호 STBE_LV를 사용함으로써 저소비전력화를 도모함과 함께, 레이아웃 면적의 축소를 도모할 수 있다. 또한, 진폭 전압이 큰 스탠바이 신호 STBE_MV를 사용함으로써 고속의 스위칭 동작을 실현할 수 있다.

또한, 도 6에서는 다른 구성예로서, 도 1의 (B)의 반도체 장치(10)와 트랜지스터의 극성을 다르게 하고, 전압 VSS를 더 낮은 전압인 전압 VSSL로 하고, 출력하는 전압의 전압 레벨을 시프트시켜, 반전 스탠바이 신호 STBE_B에 의하여 제어되는 반도체 장치(10A)를 도시하였다. 도 6에서는, 도 1의 (B)의 레벨 시프트 회로(40)를 레벨 시프트 회로(40A)로 한 회로도를 도시하였다. 도 6의 레벨 시프트 회로(40A)는 트랜지스터의 극성을 다르게 한 트랜지스터로서, 트랜지스터(41A) 내지 트랜지스터(47A)를 갖는다. 트랜지스터(41A) 및 트랜지스터(42A)는 nMOS, 트랜지스터(43A) 내지 트랜지스터(47A)는 pMOS로 한다.

도 7의 (A)에 도 1의 (B)에 도시된 트라이 스테이트 버퍼(21) 및 트라이 스테이트 버퍼(22)를 도시하고, 도 7의 (B)에 구체적인 회로도의 일례를 도시하였다. 도 7의 (A) 및 (B)에 있어서는 스탠바이 신호 STBE에 대응하는 제어 신호 ENB를 도시하였다. 또한, 도 7의 (C)에는 도 7의 (A) 및 (B)에 대응하는 트라이 스테이트 버퍼(21) 및 트라이 스테이트 버퍼(22)의 진리값표(Truth Table)를 도시하였다.

도 7의 (B)에 있어서, 트라이 스테이트 버퍼(21) 및 트라이 스테이트 버퍼(22)는 트랜지스터(23) 내지 트랜지스터(32)를 갖는다. 트랜지스터(23) 내지 트랜지스터(27)는 pMOS, 트랜지스터(28) 내지 트랜지스터(32)는 nMOS이다. 또한 도 7의 (B)의 회로도에 한정되지 않고, 도 7의 (C) 중의 진리값표를 만족시키는 회로이기만 하면 좋다.

도 8에 도 1의 (B)에 도시된 커런트 미러형 레벨 시프트 회로에서의 액티브 모드와 스탠바이 모드의 동작을 설명하기 위한 타이밍 차트를 도시하였다. 또한, 이하의 설명에서 LVDS의 TX에 있어서 간헐적으로 신호의 송신을 휴지하는 구동을 수행하는 기간에 신호 IDSE(IDling Stop Enable)를 H 레벨로 하고, 이 모드를 아이들링(idling) 스톱(P_IDS) 모드라고 한다.

신호 IDSE가 H 레벨일 때 아이들링 스톱 모드가 된다. 이이들링 스톱 모드는 레벨 시프트 회로의 스탠바이 모드와 동기한다. 그러므로, 신호 IDSE와 스탠바이 신호 STBE는 동기한 신호이다.

도 8 중의 전류 IVDDH는 도 1의 전압 VDDH가 인가되는 배선으로부터 레벨 시프트 회로(40)를 흐르는 소비전류를 나타낸 것이다. 상술한 바와 같이, 반전 입력 신호 INB가 H 레벨인 구간에서는 정적인 정전류가 수 100μA(I_STBE) 흐르지만, 신호 IDSE 및 스탠바이 신호 STBE가 H 레벨인 기간에는 수 nA 내지 수 10nA(I_IDS)까지 삭감시킬 수 있다.

도 9의 (A)에는, 도 1의 (B)에 도시된 반도체 장치(10)의 소비전력을 더 저감시키기 위하여 파워 게이팅 기능을 제공한 구성을 도시하였다. 반도체 장치(10)의 각 회로에 전원 전압을 인가하는 전압 VDD 및 전압 VDDH는 파워 스위치(71) 및 파워 스위치(72)(도면 중 PSW;Power SWitch)를 통하여 레벨 시프트 회로(40)에 입력된다. 파워 스위치(71) 및 파워 스위치(72)는 파워 게이팅 신호 PGE에 의하여 제어할 수 있다. 파워 게이팅 신호 PGE를 액티브, 즉 H 레벨로 함으로써 반도체 장치(10)의 소비전력 저감을 더 도모할 수 있다. 파워 게이팅 신호 PGE에 의하여 파워 게이팅되는 모드를 파워 게이팅 모드라고 한다.

또한, 파워 스위치(71) 및 파워 스위치(72)에 공급되는 전압을 VDDIN으로 하고, 파워 스위치(71) 및 파워 스위치(72)가 출력하는 전압을 VDDOUT로 하면, 도 9의 (B)의 구성, 즉 전압 VDDOUT를 전기적으로 부유 상태로 하는 구성으로 하면 좋다. 또는, 도 9의 (C)의 구성, 즉 전압 VDDOUT를 전압 VDDIN으로 하거나 전압 VSS로 전환하는 구성으로 하면 좋다. 도 9의 (B)를 실현하기 위한 구체적인 회로 구성으로서는, 도 9의 (D)의 회로 구성으로 하면 좋다. 또한, 도 9의 (C)를 실현하기 위한 구체적인 회로 구성으로서는, 도 9의 (E)의 회로 구성으로 하면 좋다.

도 10에, 도 1의 (B)에 도시된 커런트 미러형 레벨 시프트 회로에서의 스탠바이 모드(P_IDS) 및 파워 게이팅 모드(P_OFF) 시의 타이밍 차트를 도시하였다. 스탠바이 모드 시는 각 트랜지스터에서의 소스와 드레인 사이의 누설 전류(I_IDS)가 생기므로, 수 nA 내지 수 10nA의 소비전류가 흐르지만, 파워 게이팅 모드 시는 전압 VDD 및 전압 VDDH를 인가하는 배선과 각 회로가 전기적으로 차단되므로 소비전류는 전혀 흐르지 않는다. 또한, 스탠바이 모드로 천이하는지, 파워 게이팅 모드로 천이하는지는, 주변 회로와의 상태에 맞추어 최적의 모드로 천이하면 좋다.

도 11의 (A) 내지 (C)에는, 상술한 레벨 시프트 회로로서 기능하는 반도체 장치를 적용 가능한 인터페이스 회로의 일례를 도시하였다.

도 11의 (A)에 있어서는 도 1의 (A)에서 도시한 반도체 장치(10), 및 LVDS의 TX인 고전압 로직 회로(70)를 갖는 신호 송신 회로(74)(도면 중, HOST)와, LVDS의 RX인 고전압 로직 회로(77) 및 신호 처리 회로(79)를 갖는 신호 수신 회로(76)(도면 중, DEVICE)를 도시하였다.

고전압 로직 회로(70)는 복수의 트랜스미터 회로(75)를 갖는다. 고전압 로직 회로(77)는 복수의 리시버 회로(78)를 갖는다. 도 11의 (B)는 한 쌍의 트랜스미터 회로(75) 및 리시버 회로(78)를 도시하였다. 트랜스미터 회로(75)와 리시버 회로(78) 사이의 2개의 배선은 차동 신호를 전송(傳送)하는 기능을 갖는다.

또한, 도 11의 (C)에서는 도 11의 (B)에서의 트랜스미터 회로(75)의 일례를 도시하였다. 트랜스미터 회로(75)는 일례로서 트랜지스터의 도통 상태를 번갈아(도면 중, 플러스 단자와 마이너스 단자를 번갈아 도통 상태로 함) 제어함으로써, 차동 신호를 전송(傳送)할 수 있다. 트랜스미터 회로(75)는 싱글 엔드의 입력 신호를 ±3.5mA의 차동 전류로 변환하여 출력할 수 있다.

또한, 도 12의 (A)는 도 1의 (B)에 도시된 레벨 시프트 회로(40)에 대하여, 실제로 설계된 레이아웃도의 일례이다. 또한 도 12의 (A)에서는, 도면에 의한 이해를 용이하게 하기 위하여, 레벨 시프트 회로(40)를 구성하는 일부의 도전층, 불순물 영역 및 개구에 대하여 도시하고, 절연층 등의 정보에 대해서는 도시하지 않았다.

도 12의 (A)에서는, 도 1의 (B)에 도시된 트랜지스터(41), 트랜지스터(42), 트랜지스터(43), 트랜지스터(44), 트랜지스터(45), 트랜지스터(46), 및 트랜지스터(47)를 도시하였다. 또한, 도 12의 (A)에서는, n형 불순물 영역(301), p형 불순물 영역(302), 도전층(303), 도전층(304), 도전층(305), 도전층(306), 및 도전층(307)을 도시하였다.

도 12의 (A)에 있어서, n형 불순물 영역(301)은 n채널형 트랜지스터(nMOS)에 있어서 소스 영역 또는 드레인 영역으로서 기능한다. p형 불순물 영역(302)은 p채널형 트랜지스터(pMOS)에 있어서 소스 영역 또는 드레인 영역으로서 기능한다. 도전층(303)은 nMOS 및 pMOS에 있어서 게이트 전극으로서 기능한다. 도전층(304)은 소스 전극 또는 드레인 전극으로서 기능한다. 도전층(305)은 소자 사이를 전기적으로 접속시키기 위한 배선으로서 기능한다. 도전층(307)은 소자 사이를 전기적으로 접속시키기 위한 배선으로서 기능하고, 도전층(306)은 도전층(307)과 도전층(305)을 전기적으로 접속시키기 위한 전극으로서 기능한다. 도 12의 (A)에 있어서 각 도전층에는, 도 1의 (B)에서 설명한 입력 신호 IN_BUF, 반전 입력 신호 INB_BUF, 노드(PREOUTHB), 스탠바이 신호 STBE를 공급하는 것을 도시하였고, 전압 VDDH 및 전압 VSS에 대해서도 마찬가지로 도시하였다.

도 12의 (A)에 도시된 바와 같이, 본 발명의 일 형태의 구성에서는 cross-coupled형 레벨 시프트 회로와 달리, pMOS 및 nMOS를 흐르는 전류의 밸런스를 고려할 필요가 없으므로, pMOS 및 nMOS의 채널 폭(W)을 함께 작게 할 수 있다. 그러므로, pMOS의 구동 능력보다 nMOS의 구동 능력을 충분히 크게 하기 위하여, pMOS의 채널 폭보다 nMOS의 채널 폭을 충분히 크게 할 필요가 없고, 레이아웃 면적을 축소할 수 있다. 또한, 스위치로서 기능하는 트랜지스터(트랜지스터(45) 내지 트랜지스터(47))는 커런트 미러 회로(트랜지스터(41) 및 트랜지스터(42)) 또는 차동 증폭 회로(트랜지스터(43) 및 트랜지스터(44))를 구성하는 트랜지스터와 비교하여, 작은 채널 폭으로 충분히 기능을 수행할 수 있으므로, 레이아웃 면적의 증가를 억제할 수 있다.

또한, 도 12의 (B)에는, 도 12의 (A)의 레이아웃도에 적용 가능한 트랜지스터의 단면 구조의 일례에 대하여 도시하였다. 도 12의 (B)에 있어서, n채널형 트랜지스터를 nMOS, p채널형 트랜지스터를 pMOS로서 도시하였다.

도 12의 (B)에서는 p형 반도체 기판(310), n형 불순물 영역(301), n형 불순물 영역(311), p형 불순물 영역(302), 소자 분리층(320), 게이트 절연층(313), 측벽(314), 층간 절연층(315), 층간 절연층(316), 층간 절연층(317), 및 층간 절연층(318)을 도시하였다. 또한, 도전층(307) 위에, 층간 절연층 및 도전층을 제공하는 구성으로 하여도 좋다.

반도체 기판으로서, 단결정 반도체 기판을 사용함으로써, 트랜지스터를 고속 동작시킬 수 있다. 따라서, 앞의 실시형태에서 제시한 각 회로를 구성하는 트랜지스터를 단결정 반도체 기판에 형성하는 것이 바람직하다. 또한 반도체 기판은 탄소화 실리콘이나 질화 갈륨을 재료로 한 화합물 반도체 기판, 또는 SOI(Silicon On Insulator) 기판, 유리 기판 등을 사용할 수 있다.

도전층(303), 도전층(304), 도전층(305), 도전층(306), 및 도전층(307)은 알루미늄, 구리, 타이타늄, 탄탈럼, 텅스텐 등의 금속 재료를 사용하는 것이 바람직하다. 또한, 인 등의 불순물을 첨가한 다결정 실리콘을 사용할 수 있다. 형성 방법은 증착법, PE-CVD법, 스퍼터링법, 스핀 코트법 등 각종 성막 방법을 이용할 수 있다.

소자 분리층(320), 게이트 절연층(313), 측벽(314), 층간 절연층(315), 층간 절연층(316), 층간 절연층(317), 및 층간 절연층(318)은 무기 절연층 또는 유기 절연층을 단층 또는 다층으로 형성하는 것이 바람직하다. 무기 절연층으로서는 질화 실리콘막, 산화 질화 실리콘막, 또는 질화 산화 실리콘막 등을 단층 또는 다층으로 형성하는 것이 바람직하다. 유기 절연층으로서는 폴리이미드 또는 아크릴 등을 단층 또는 다층으로 형성하는 것이 바람직하다. 또한, 각 절연층의 제작 방법에 특별히 한정은 없지만, 예를 들어 스퍼터링법, MBE법, PE-CVD법, 펄스 레이저 퇴적법, ALD법 등을 적절히 이용할 수 있다.

상기 설명한 본 발명의 일 형태의 반도체 장치에서는, 동작 속도를 향상시킬 수 있다. 또한, 본 발명의 일 형태의 반도체 장치에서는, 저소비전력화를 도모할 수 있다. 또한, 본 발명의 일 형태의 반도체 장치에서는, 레이아웃 면적을 축소할 수 있다.

본 실시형태는 적어도 그 일부를 본 명세서 중에 기재되는 다른 실시형태와 적절히 조합하여 실시할 수 있다.

(실시형태 2)

본 실시형태에서는, 실시형태 1에서 제시한 반도체 장치를 적용할 수 있는 표시 장치에 대하여 설명한다.

<표시 장치(100)>

도 13은 표시 장치(100)의 구성예를 도시한 블록도이다. 표시 장치(100)는 애플리케이션 프로세서(이하, AP)(110)와, 표시 패널(101)과, 터치 패널(106)과, DRAM(Dynamic Random Access Memory)(111)과, 플래시 메모리(112)와, SSD(Solid State Drive)(113)와, RF 태그(114)와, TV 튜너(115)와, 센서(116)를 갖는다.

AP(110)는 GPU(Graphics Processing Unit)(121)와, 디스플레이_IF(인터페이스)(122)와, 디스플레이_IF(123)와, 터치 패널_IF(124)와, DRAM_IF(125)와, 플래시 메모리_IF(126)와, SSD_IF(127)와, 네트워크_IF(128)와, USB(Universal Serial Bus)_IF(129)와, 아날로그 회로(130)와, 시스템 버스(140)와, 프로세서 코어(141)와, 메모리(142)와, 전력 제어 회로(144)와, FPGA(Field Programmable Gate Array)(145)와, 클록 생성 회로(146)를 갖는다.

또한, AP(110)는 디스플레이_IF(122) 및 디스플레이_IF(123)를 통하여 표시 패널(101)에 접속되고, 터치 패널_IF(124)를 통하여 터치 패널(106)에 접속되고, DRAM_IF(125)를 통하여 DRAM(111)에 접속되고, 플래시 메모리_IF(126)를 통하여 플래시 메모리(112)에 접속되고, SSD_IF(127)를 통하여 SSD(113)에 접속되고, 네트워크_IF(128)를 통하여 RF 태그(114)에 접속되고, USB_IF(129)를 통하여 TV 튜너(115)에 접속되고, 아날로그 회로(130)를 통하여 센서(116)에 접속된다.

프로세서 코어(141)는 AP(110)를 통괄하는 기능을 갖는다. 프로세서 코어(141)는 시스템 버스(140)를 통하여 각 회로에 명령이나 데이터를 송신한다. 예를 들어, 프로세서 코어(141)는 메모리(142)를 캐시 메모리, DRAM(111)을 주된 기억 장치, SSD(113)를 외부 기억 장치로서 이용하고, 기본 소프트웨어(운영 체계(operating system), OS), 각종 애플리케이션 소프트웨어를 실행한다. 또한, 프로세서 코어(141)는 시스템에 요구되는 연산 성능에 따라, 싱글 코어, 듀얼 코어, 멀티 코어, 매니 코어 등의 코어 구성이나, 레벨1(L1), 레벨2(L2) 등의 캐시 메모리 계층을 갖는 구성으로 할 수 있다.

AP(110)는 DRAM(111), 플래시 메모리(112), SSD(113) 등 외부의 기억 장치에 저장된 영상 신호를 표시 패널(101)에 공급하는 기능을 갖는다. 또한, AP(110)는 TV 튜너(115)로 수신한 영상 신호를 표시 패널(101)에 공급할 수도 있다.

GPU(121)는 화상 처리에 특화된 프로세서이다. GPU(121)는 예를 들어 3차원의 화상 처리 등, 고도의 화상 처리를 수행할 수 있다. GPU(121)로 생성된 화상 데이터는 디스플레이_IF(122) 및 디스플레이_IF(123)를 통하여 표시 패널(101)로 송신되어, 표시된다.

표시 장치(100)의 사용자는 터치 패널(106)로부터 정보의 입력을 수행할 수 있다. AP(110)는 사용자가 입력한 터치 신호를 검지하고, 표시 패널(101)의 화상을 갱신한다.

터치 패널(106)은 저항막 방식 또는 정전 용량 방식의 터치 패널을 표시 패널(101)에 중첩시켜 사용할 수 있다. 또한, 터치 패널(106)은 광학식 터치 패널을 사용함으로써 표시 패널(101)과 일체화할 수 있다.

표시 패널(101)은 DDI(디스플레이 드라이버 IC)(102)와, 반사 소자(107)와, DDI(104)와, 발광 소자(108)를 갖는다.

DDI(102)는 반사 소자(107)를 구동하는 기능을 갖는다. 또한, DDI(102)는 디스플레이_IF(122)를 통하여 AP(110)에 접속된다.

DDI(104)는 발광 소자(108)를 구동하는 기능을 갖는다. 또한, DDI(104)는 디스플레이_IF(123)를 통하여 AP(110)에 접속된다.

디스플레이_IF(122) 및 디스플레이_IF(123)는 표시 패널(101)에 영상 신호를 공급할 수 있는 형식으로 변환하는 기능을 갖는다. 디스플레이_IF(122) 및 디스플레이_IF(123)는 예를 들어, 보정 회로(감마 보정, 색도 보정, 휘도 보정 등), 디코더, 프레임 메모리 등을 갖는다.

반사 소자(107)는 외광의 반사를 이용하여 화상을 표시하는 표시 소자이며, 예를 들어, 액정 소자, 셔터 방식의 MEMS(Micro Electro Mechanical Systems) 소자, 광 간섭 방식의 MEMS 소자, 마이크로캡슐 방식, 전기 영동 방식, 전기 습윤 방식, 전자 분류체(電子粉流體, Electronic Liquid Powder(등록 상표)) 등을 사용할 수 있다. 표시 패널(101)은 반사형 표시 소자를 사용함으로써, 소비전력을 억제할 수 있다. 또한, 이후의 설명에서는, 반사 소자(107)로서, 반사형의 액정 소자를 사용한 경우에 대하여 설명한다.

발광 소자(108)로서, 유기 EL(Electro Luminescence) 소자, 무기 EL 소자, LED(Light Emitting Diode), QLED(Quantum-dot Light Emitting Diode), 반도체 레이저 등의 자발광성 발광 소자를 사용할 수 있다. 또한, 이후의 설명에서는, 발광 소자(108)로서, 유기 EL 소자를 사용한 경우에 대하여 설명을 수행한다.

센서(116)에는, 필요에 따라 다양한 센서를 사용할 수 있다. 센서(116)에는, 예를 들어, 힘, 위치, 속도, 가속도, 각속도, 회전수, 거리, 광, 자기, 온도, 화학 물질, 음성, 경도, 전류, 전압, 전력, 방사선, 유량, 습도, 경사도, 진동 등을 센싱하는 것이 가능한 센서를 사용할 수 있다. 센서(116)가 취득한 정보(아날로그 데이터)는 아날로그 회로(130)에 의하여 디지털 데이터로 변환된다.

예를 들어 센서(116)가 광 센서인 경우, 표시 장치(100)는 센서(116)가 받은 광에 따라 표시 패널(101)의 표시 모드를 변경할 수 있다.

날씨가 좋은 날에 밖에서 표시 장치(100)를 사용하는 경우 등, 반사 소자(107)만으로 충분한 휘도를 얻을 수 있을 때는 발광 소자(108)를 발광시킬 필요는 없다. 발광 소자(108)로 표시를 수행하려고 하여도, 외광의 강도가 강하기 때문에 양호한 표시를 얻을 수 없기 때문이다. 또한, 야간이나 암소에서 표시 장치(100)를 사용하는 경우, 발광 소자(108)를 발광시켜 표시를 수행하면 좋다.

외광의 밝기에 따라 AP(110)는 반사 소자(107)만으로 표시를 수행하는 화상 데이터를 작성, 또는 발광 소자(108)만으로 표시를 수행하는 화상 데이터를 작성, 또는 반사 소자(107)와 발광 소자(108)를 조합하여 표시를 수행하는 화상 데이터를 작성할 수 있다. 따라서, 외광의 강도가 강한 환경에 있어서도, 또는, 외광의 강도가 약한 환경에 있어서도, 표시 패널(101)은 양호한 표시를 수행할 수 있다. 또한 외광의 강도가 강한 환경에 있어서는, 발광 소자(108)를 발광시키지 않음으로써, 또는 발광 소자(108)의 휘도를 저하시킴으로써, 소비전력을 저감시킬 수 있다.

또한, AP(110)는 반사 소자(107)의 표시에 발광 소자(108)의 표시를 조합시킴으로써, 표시 패널(101)의 색조를 보정할 수 있다. 예를 들어, 불그스름해진 저녁 시의 환경에 있어서 사용하는 경우, 반사 소자(107)에 의한 표시만으로는 B(청색) 성분이 부족해져, 발광 소자(108)를 발광시킴으로써 색조를 보정할 수 있다.

메모리(142)는 재기록 가능한 메모리를 사용하면 좋고, DOSRAM(등록 상표), NOSRAM(등록 상표), SRAM, 플래시 메모리, FeRAM(강유전체 RAM), MRAM(자기 저항 RAM), 저항 변화 RAM(ReRAM), 상변화 RAM(PRAM) 등을 사용하면 좋다. 특히, DOSRAM 또는 NOSRAM을 사용하는 것이 바람직하다. 메모리(142)로서 DOSRAM 또는 NOSRAM을 사용함으로써, AP(110)는 소비전력을 저감할 수 있다. 또한, DOSRAM 및 NOSRAM의 설명은 나중에 수행한다.

전력 제어 회로(144)는 표시 장치(100) 내의 전력 공급을 제어하는 기능을 갖는다.

AP(110)는 FPGA(145)를 가지므로, 칩을 출하한 후에 새로운 기능을 추가할 필요가 생겨도 유연히 대응할 수 있다. 칩을 새롭게 설계할 필요가 없으므로, 비용을 대폭으로 삭감시킬 수 있다.

클록 생성 회로(146)는 표시 장치(100) 내에서 사용되는 클록 신호를 생성하는 기능을 갖는다. 클록 생성 회로(146)에 의하여, 클록 신호의 주파수를 변경할 수 있고, 표시 장치(100)의 고성능화 및 저소비전력화를 실현할 수 있다. 고속 처리가 필요할 때는 클록 주파수를 높인다. 또한, 전력을 저감시키고자 할 경우, 클록 주파수를 저하시킬 수 있다.

실시형태 1에서 설명한 반도체 장치는 예를 들어 디스플레이_IF(122) 및 디스플레이_IF(123)에서 사용하는 것이 바람직하다. 예를 들어, 영상 신호를 LVDS에 의하여 표시 패널(101)에 공급하는 경우, 저소비전력화를 도모함과 함께, 원하는 전압으로 승압시킬 때의 전환을 고속으로 수행할 수 있다.

다음에, DOSRAM의 자세한 사항에 대해서는 도 14를 사용하여 설명을 수행한다.

도 14의 (A)에 DOSRAM(500)의 구성예를 도시하였다. DOSRAM(500)은 제어부(502), 셀 어레이(503), 주변 회로(508)를 갖는다. 주변 회로(508)는 센스 앰프 회로(504), 드라이버(505), 메인 앰프(506), 입출력 회로(507)를 갖는다.

제어부(502)는 DOSRAM(500)을 제어하는 기능을 갖는다. 예를 들어, 제어부(502)는 드라이버(505), 메인 앰프(506), 및 입출력 회로(507)를 제어한다.

드라이버(505)에는 복수의 배선(WL) 및 배선(CSEL)이 전기적으로 접속된다. 드라이버(505)는 복수의 배선(WL) 및 배선(CSEL)에 출력하는 신호를 생성한다.

셀 어레이(503)는 복수의 메모리 셀(509)을 갖는다. 메모리 셀(509)은 배선(WL) 및 배선(LBL)(또는 LBLB), 배선(BGL)에 전기적으로 접속된다. 배선(WL)은 워드선이고, 배선(LBL) 및 배선(LBLB)은 로컬 비트선이다. 도 14의 (A)의 예에서는, 셀 어레이(503)의 구성은 폴디드 비트 라인 방식이지만, 오픈 비트 라인 방식으로 할 수도 있다.

도 14의 (B)에 메모리 셀(509)의 구성예를 도시하였다. 메모리 셀(509)은 트랜지스터(MW1) 및 용량 소자(CS1)를 갖는다. 메모리 셀(509)은 DRAM의 메모리 셀과 같은 회로 구성을 갖는다. 여기서는 트랜지스터(MW1)는 백 게이트를 갖는 트랜지스터이다. 트랜지스터(MW1)의 백 게이트는 배선(BGL)에 전기적으로 접속된다. 배선(BGL)에는 전압 Vbg_w1이 입력된다.

트랜지스터(MW1)는 OS 트랜지스터이다. OS 트랜지스터는 오프 전류가 매우 작다. OS 트랜지스터로 메모리 셀(509)을 구성하면, 용량 소자(CS1)로부터 전하가 누설하는 것을 억제할 수 있고, DOSRAM(500)의 리프레시 동작의 빈도를 저감할 수 있다. 또한, 전원 공급이 차단되어도, DOSRAM(500)은 장시간 화상 데이터를 유지하는 것이 가능하다. 또한, 전압 Vbg_w1을 음전압으로 함으로써, 트랜지스터(MW1)의 문턱 전압을 양 전위 측으로 시프트시킬 수 있고, 메모리 셀(509)의 유지 시간을 길게 할 수 있다.

메모리 셀(509) 이외의 회로의 트랜지스터는 예를 들어, 실리콘 웨이퍼에 제작되는 Si 트랜지스터로 할 수 있다. 이에 의하여, 셀 어레이(503)를 센스 앰프 회로(504)에 적층시켜 제공할 수 있다. 따라서, DOSRAM(500)의 회로 면적을 축소할 수 있어, AP(110)의 소형화에 이어진다.

셀 어레이(503)는 센스 앰프 회로(504)에 적층시켜 제공된다. 센스 앰프 회로(504)는 복수의 센스 앰프(SA)를 갖는다. 센스 앰프(SA)는 인접하는 배선(LBL) 및 배선(LBLB)(로컬 비트선쌍), 배선(GBL) 및 배선(GBLB)(글로벌 비트선쌍), 복수의 배선(CSEL)에 전기적으로 접속된다. 센스 앰프(SA)는 배선(LBL)과 배선(LBLB)의 전위차를 증폭하는 기능을 갖는다.

센스 앰프 회로(504)에는 4개의 배선(LBL)에 대하여 하나의 배선(GBL)이 제공되고, 4개의 배선(LBLB)에 대하여 하나의 배선(GBLB)이 제공되지만, 센스 앰프 회로(504)의 구성은 도 14의 구성예에 한정되지 않는다.

메인 앰프(506)는 센스 앰프 회로(504) 및 입출력 회로(507)에 접속된다. 메인 앰프(506)는 배선(GBL)과 배선(GBLB)의 전위차를 증폭하는 기능을 갖는다. 메인 앰프(506)는 생략할 수 있다.

입출력 회로(507)는 기록 데이터에 대응하는 전위를 배선(GBL)과 배선(GBLB), 또는 메인 앰프(506)에 출력하는 기능, 배선(GBL)과 배선(GBLB)의 전위, 또는 메인 앰프(506)의 출력 전위를 판독하고 데이터로서 외부에 출력하는 기능을 갖는다. 배선(CSEL)의 신호에 의하여, 데이터를 판독하는 센스 앰프(SA), 및 데이터를 기록하는 센스 앰프(SA)를 선택할 수 있다. 따라서, 입출력 회로(507)는 멀티플렉서 등의 선택 회로가 불필요하므로, 회로 구성을 간략화할 수 있고, 점유 면적을 축소할 수 있다.

다음에, NOSRAM의 자세한 사항에 대하여, 도 15를 사용하여 설명을 수행한다.

도 15의 (A)는 NOSRAM(600)의 구성예를 도시한 블록도이다. 도 15의 (A)에 도시된 NOSRAM(600)은 제어부(601), 드라이버부(602), 셀 어레이(603)를 갖는다.

제어부(601)는 NOSRAM(600)의 동작 전반을 제어하는 기능을 갖는 로직 회로이다. 제어부(601)는 칩 인에이블 신호 및 기록 인에이블 신호를 논리 연산하여, 프로세서 코어(141)의 액세스가 기록 액세스인지 판독 액세스인지를 판단하는 기능, 칩 인에이블 신호, 기록 인에이블 신호, 및 신호 WCY를 논리 연산하여 드라이버부(602)의 제어 신호를 생성하는 기능, 기록 인에이블 신호와 신호 WCY에 기초하여 대기 신호를 발행하는 기능을 갖는다.

프로세서 코어(141)로부터 기록 액세스가 있으면, 제어부(601)는 대기 신호를 발행하고, 시스템 버스(140)로 송신한다. 프로세서 코어(141)는 대기 신호를 수신하면, 다음의 액세스의 실행을 연기한다.

기록 인에이블 신호는 프로세서 코어(141)가 생성하는 신호이다. 칩 인에이블 신호는 시스템 버스(140)가 생성하는 신호이다. 시스템 버스(140)는 프로세서 코어(141)가 출력하는 어드레스 신호 및 기록 인에이블 신호를 바탕으로, 칩 인에이블 신호를 생성한다.

드라이버부(602)는 셀 어레이(603)에 대한 데이터의 기록 및 판독을 수행하기 위한 회로이다. 예를 들어, 드라이버부(602)는 어드레스 신호를 디코딩하는 디코더, 워드선 드라이버, 판독 회로, 및 기록 회로 등을 갖는다.

셀 어레이(603)에는 복수의 메모리 셀(605)이 행렬상으로 배치된다. 도 15의 (B)에 메모리 셀(605)의 구성예를 도시하였다. 여기서는, 메모리 셀(605)이 2T형 게인 셀인 예를 나타낸다. 메모리 셀(605)은 트랜지스터(MW1), 트랜지스터(MR1), 용량 소자(CS1), 및 노드(SN1), 노드(a1) 내지 노드(a5)를 갖는다. 트랜지스터(MW1)는 기록 트랜지스터이며, OS 트랜지스터이다. 트랜지스터(MR1)는 판독 트랜지스터이며, 도 15의 (B)의 예에서는 n채널형 Si 트랜지스터이다. 노드(SN1)는 데이터 유지 노드이고, 용량 소자(CS1)는 노드(SN1)의 전하를 유지하기 위한 유지 용량 소자이다.

메모리 셀(605)에 데이터를 기록할 때는, 노드(a3)에 데이터를 입력한다. 노드(a1)를 “H”로 하여 트랜지스터(MW1)를 온으로 함으로써, 노드(a3)의 데이터가 노드(SN1)에 기록된다. 트랜지스터(MW1)를 오프 상태로 하여, 노드(SN1)를 부유 상태로 함으로써, 데이터의 기록이 종료한다.

노드(a4)의 전압을 데이터로서 판독한다. 데이터의 판독은 예를 들어, 이하와 같이 수행된다. 노드(a5)의 전위를 고정한다. 노드(a4)를 프리차지한 후에 부유 상태로 한다. 트랜지스터(MR1)에는, 노드(SN1)의 전압에 따라 드레인 전류가 흐른다. 따라서, 노드(a4)의 전압은 노드(SN1)의 전압에 따라 변화된다.

오프 전류가 매우 작다는 OS 트랜지스터의 특징에 따라, 노드(SN1)의 전압의 저하를 억제할 수 있고 데이터 유지에 전력을 소비하지 않기 때문에, 메모리 셀(605)은 데이터를 장시간 유지할 수 있다는 비휘발성의 특성을 갖는다. 그래서, 본 명세서 등에서는, 게인 셀로 셀 어레이를 구성하는 OS 메모리를, NOSRAM(Nonvolatile Oxide Semiconductor RAM, 노스램)이라고 부르기로 한다. NOSRAM은 데이터를 장시간 유지할 수 있는 것 외에, 다음과 같은 특징을 갖는다.

용량 소자의 충방전에 의하여 데이터를 재기록할 수 있으므로, NOSRAM에는 원리적으로 재기록 횟수에 제약은 없고, 또한 저에너지로 데이터의 기록 및 판독이 가능하다. 메모리 셀의 회로 구성이 단순하므로, 대용량화가 용이하다.

<표시 패널(101)>

다음에, 표시 패널(101)의 자세한 사항에 대하여 설명을 수행한다.

도 16은 표시 패널(101)의 구성예를 설명한 블록도이다.

표시 패널(101)은 화소 어레이(109)를 갖는다. 또한, 표시 패널(101)은 게이트 드라이버(151)를 구비할 수 있다.

화소 어레이(109)는 일군의 복수의 화소(153(i,1)) 내지 화소(153(i,n))와, 다른 일군의 복수의 화소(153(1,j)) 내지 화소(153(m,j))와, 주사선(G1(i))을 갖는다. 또한, 주사선(G2(i))과, 배선(CSCOM)과, 배선(ANO)과, 신호선(SL2(j))을 갖는다. 또한, i는 1 이상 m 이하의 정수(整數)이고, j는 1 이상 n 이하의 정수이고, m 및 n은 1 이상의 정수이다.

일군의 복수의 화소(153(i,1)) 내지 화소(153(i,n))는 화소(153(i,j))를 포함하고, 일군의 복수의 화소(153(i,1)) 내지 화소(153(i,n))는 행 방향(도면 중 화살표 x로 표시하는 방향)으로 배치된다.

다른 일군의 복수의 화소(153(1,j)) 내지 화소(153(m,j))는 화소(153(i,j))를 포함하고, 다른 일군의 복수의 화소(153(1,j)) 내지 화소(153(m,j))는 행 방향과 교차하는 열 방향(도면 중 화살표 y로 나타내는 방향)으로 배치된다.

주사선(G1(i)) 및 주사선(G2(i))은 행 방향으로 배치되는 일군의 복수의 화소(153(i,1)) 내지 화소(153(i,n))에 전기적으로 접속된다.

열 방향으로 배치되는 다른 일군의 복수의 화소(153(1,j)) 내지 화소(153(m,j))는 신호선(SL1(j)) 및 신호선(SL2(j))에 전기적으로 접속된다.

게이트 드라이버(151)는 제어 정보에 기초하여 선택 신호를 공급하는 기능을 갖는다.

일례를 들어, 제어 정보에 기초하여 30Hz 이상, 바람직하게는 60Hz 이상의 빈도로 하나의 주사선에 선택 신호를 공급하는 기능을 갖는다. 이에 의하여, 동영상을 완만하게 표시할 수 있다.

예를 들어, 제어 정보에 기초하여, 30Hz 미만, 바람직하게는 1Hz 미만, 더 바람직하게는 1분에 한 번 미만의 빈도로 하나의 주사선에 선택 신호를 공급하는 기능을 갖는다. 이에 의하여, 플리커가 억제된 상태로 정지 화상을 표시할 수 있다.

DDI(152)는 DDI(102) 및 DDI(104)를 갖는다. DDI(104)는 표시 패널(101)의 소스 드라이버로서의 기능을 갖는다. DDI(102)는 AP(110)로부터의 신호에 기초하여 데이터 신호를 공급하는 기능을 갖는다.

예를 들어, DDI(152)는 실리콘 기판 위에 형성된 집적 회로로 형성할 수 있다. 예를 들어, COG(Chip on glass)법 또는 COF(Chip on Film)법을 이용하여, 상기 집적 회로를 단자에 제공할 수 있다. 구체적으로는, 이방성 도전막을 사용하여, 상기 집적 회로를 단자에 제공할 수 있다.

<화소(153)>

도 17은 화소(153)의 구성예를 도시한 회로도이다. 화소(153(i,j))는 반사 소자(107(i,j)) 및 발광 소자(108(i,j))를 구동하는 기능을 갖는다. 이에 의하여, 예를 들어 동일한 공정을 이용하여 형성할 수 있는 화소 회로를 사용하여, 반사 소자(107)와, 반사 소자(107)와 다른 방법을 이용하여 표시를 수행하는 발광 소자(108)를 구동할 수 있다. 반사형 표시 소자인 반사 소자(107)를 사용하여 표시를 수행함으로써 소비전력을 저감할 수 있다. 또는, 외광의 강도가 강한 환경하에 있어서 높은 콘트라스트로 화상을 양호하게 표시할 수 있다. 광을 사출하는 표시 소자인 발광 소자(108)를 사용하여 표시를 수행함으로써, 어두운 환경하에서 화상을 양호하게 표시할 수 있다.

화소(153(i,j))는 신호선(SL1(j)), 신호선(SL2(j)), 주사선(G1(i)), 주사선(G2(i)), 배선(CSCOM), 및 배선(ANO)에 전기적으로 접속된다.

화소(153(i,j))는 스위치(SW1), 용량 소자(C11), 스위치(SW2), 트랜지스터(Tr1), 및 용량 소자(C12)를 포함한다.

주사선(G1(i))에 전기적으로 접속되는 게이트 전극과 신호선(SL1(j))에 전기적으로 접속되는 제 1 전극을 갖는 트랜지스터를 스위치(SW1)에 사용할 수 있다.

용량 소자(C11)는 스위치(SW1)에 사용하는 트랜지스터의 제 2 전극에 전기적으로 접속되는 제 1 전극과 배선(CSCOM)에 전기적으로 접속되는 제 2 전극을 갖는다.

주사선(G2(i))에 전기적으로 접속되는 게이트 전극과 신호선(SL2(j))에 전기적으로 접속되는 제 1 전극을 갖는 트랜지스터를, 스위치(SW2)에 사용할 수 있다.

트랜지스터(Tr1)는 스위치(SW2)에 사용하는 트랜지스터의 제 2 전극에 전기적으로 접속되는 게이트 전극과, 배선(ANO)에 전기적으로 접속되는 제 1 전극을 갖는다.

또한, 트랜지스터(Tr1)는 제 1 게이트 전극과 제 2 게이트 전극을 가져도 좋다. 제 1 게이트 전극과 제 2 게이트 전극은 전기적으로 접속되어도 좋다. 제 1 게이트 전극과 제 2 게이트 전극은 반도체막을 사이에 개재(介在)하여 서로 중첩되는 영역을 갖는 것이 바람직하다.

용량 소자(C12)는 스위치(SW2)에 사용하는 트랜지스터의 제 2 전극과 전기적으로 접속되는 제 1 전극과, 트랜지스터(Tr1)의 제 1 전극과 전기적으로 접속되는 제 2 전극을 갖는다.

반사 소자(107(i,j))의 제 1 전극은 스위치(SW1)에 사용하는 트랜지스터의 제 2 전극에 전기적으로 접속된다. 또한, 반사 소자(107(i,j))의 제 2 전극은 배선(VCOM1)에 전기적으로 접속된다. 이에 의하여, 반사 소자(107(i,j))를 구동할 수 있다.

발광 소자(108(i,j))의 제 1 전극을 트랜지스터(Tr1)의 제 2 전극에 전기적으로 접속되고, 발광 소자(108(i,j))의 제 2 전극을 배선(VCOM2)에 전기적으로 접속된다. 이에 의하여, 발광 소자(108(i,j))를 구동할 수 있다.

<표시 패널의 단면도>

다음에, 표시 패널(101)의 구성예에 대하여 도 18의 단면도를 사용하여 설명을 수행한다.

도 18에 도시된 표시 패널(101)은 기판(200)과 기판(300) 사이에 절연층(220)을 갖는다. 또한, 기판(200)과 절연층(220) 사이에 발광 소자(108), 트랜지스터(271), 트랜지스터(272), 트랜지스터(273), 착색층(241) 등을 갖는다. 또한, 절연층(220)과 기판(300) 사이에, 반사 소자(107), 착색층(411) 등을 갖는다. 또한, 기판(300)과 절연층(220)은 접착층(402)을 개재하여 접착되고, 기판(200)과 절연층(220)은 접착층(201)을 개재하여 접착된다.

기판(200)으로서, 무알칼리 유리, 소다 석회 유리, 칼리 유리, 크리스털 유리, 알루미노 규산 유리, 강화 유리, 화학 강화 유리, 석영 또는 사파이어 등을 사용할 수 있다.

기판(200)으로서, 실리콘이나 탄소화 실리콘으로 이루어지는 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 저마늄 등의 화합물 반도체 기판, SOI 기판 등을 사용할 수 있다.

기판(200)으로서, 금속판, 박판상의 유리판 또는 무기 재료 등의 막을 수지 필름 등에 접착시킨 복합 재료를 사용할 수 있다.

기판(200)으로서, 섬유상 또는 입자상의 금속, 유리 또는 무기 재료 등을 수지 필름으로 분산한 복합 재료를 사용할 수 있다.

기판(200)으로서, 예를 들어, 섬유상 또는 입자상의 수지 또는 유기 재료 등을 무기 재료로 분산한 복합 재료를 사용할 수 있다.

기판(300)으로서, 기판(200)에 사용할 수 있는 상기 재료를 사용할 수 있다.

또한, 기판(200) 또는 기판(300)에 전극을 형성하고, 터치 패널 기능을 가지게 하여도 좋다.

트랜지스터(273)는 반사 소자(107)에 전기적으로 접속되고, 트랜지스터(272)는 발광 소자(108)에 전기적으로 접속된다. 트랜지스터(272)와 트랜지스터(273)는 절연층(220) 중 기판(200) 측의 면 위에 형성되므로, 이들을 동일한 공정을 이용하여 제작할 수 있다.

기판(300)에는, 착색층(411), 차광층(412), 절연층(413), 및 반사 소자(107)의 공통 전극으로서 기능하는 도전층(321), 배향막(382), 절연층(414) 등이 제공된다. 절연층(414)은 반사 소자(107)의 셀 갭을 유지하기 위한 기능을 갖는다.

절연층(220) 중 기판(200) 측에는 절연층(211), 절연층(212), 절연층(213), 절연층(214), 절연층(215) 등의 절연층이 제공된다. 절연층(211)은 그 일부가 각 트랜지스터의 게이트 절연층으로서 기능한다. 절연층(212), 절연층(213), 및 절연층(214)은 각 트랜지스터를 덮어 제공된다. 또한, 절연층(214)을 덮어 절연층(215)이 제공된다. 절연층(214) 및 절연층(215)은 평탄화층으로서의 기능을 갖는다. 또한, 여기서는 트랜지스터 등을 덮는 절연층으로서, 절연층(212), 절연층(213), 절연층(214)의 3층을 갖는 경우에 대하여 도시하였으나, 이에 한정되지 않고 4층 이상이어도 좋고, 단층, 또는 2층이어도 좋다. 또한, 평탄화층으로서 기능하는 절연층(214)은 불필요하면 제공하지 않아도 된다.

또한, 트랜지스터(271), 트랜지스터(272), 및 트랜지스터(273)는 일부가 게이트로서 기능하는 도전층(221), 일부가 소스 또는 드레인으로서 기능하는 도전층(222), 반도체층(231)을 갖는다. 여기서는, 동일한 도전막을 가공하여 얻어지는 복수의 층에 같은 해칭 패턴을 붙인다.

반사 소자(107)는 반사형 액정 소자이다. 반사 소자(107)는 도전층(322), 액정(383), 도전층(321)이 적층된 적층 구조를 갖는다. 또한, 도전층(322) 중 기판(200) 측에 접촉되도록, 가시광을 반사하는 도전층(323)이 제공된다. 도전층(323)은 개구(330)를 갖는다. 또한, 도전층(322) 및 도전층(321)은 가시광을 투과한다. 또한, 액정(383)과 도전층(322) 사이에 배향막(381)이 제공되고, 액정(383)과 도전층(321) 사이에 배향막(382)이 제공된다. 또한, 기판(300)의 외측의 면에는, 편광판(401)을 갖는다.

반사 소자(107)에 있어서, 도전층(323)은 가시광을 반사하는 기능을 갖고, 도전층(321)은 가시광을 투과하는 기능을 갖는다. 기판(300) 측으로부터 입사한 광은 편광판(401)에 의하여 편광되고, 도전층(321), 액정(383)을 투과하고, 도전층(323)에서 반사한다. 그리고 액정(383) 및 도전층(321)을 다시 투과하고, 편광판(401)에 도달한다. 이때, 도전층(323)과 도전층(321) 사이에 인가되는 전압에 의하여 액정의 배향을 제어하고, 광의 광학 변조를 제어할 수 있다. 즉, 편광판(401)을 통하여 사출되는 광의 강도를 제어할 수 있다. 또한, 광은 착색층(411)에 의하여 특정의 파장 영역 이외의 광이 흡수됨으로써, 추출되는 광은 예를 들어 적색을 나타내는 광이 된다.

발광 소자(108)는 보텀 이미션형 발광 소자이다. 발광 소자(108)는 절연층(220) 측으로부터 도전층(225), 도전층(283), 및 도전층(282)의 순서로 적층된 적층 구조를 갖는다. 절연층(216)이 도전층(225)의 단부를 덮는다. 또한, 도전층(282)을 덮어 도전층(281)이 제공된다. 도전층(281)은 가시광을 반사하는 재료를 포함하고, 도전층(225) 및 도전층(282)은 가시광을 투과하는 재료를 포함한다. 발광 소자(108)가 발하는 광은, 착색층(241), 절연층(220), 개구(330), 도전층(321) 등을 통하여 기판(300) 측으로 사출된다.

여기서, 도 18에 도시된 바와 같이, 개구(330)에는 가시광을 투과하는 도전층(322)이 제공되는 것이 바람직하다. 이에 의하여, 개구(330)와 중첩되는 영역에 있어서도 그 이외의 영역과 마찬가지로 액정(383)이 배향되므로, 이들의 영역의 경계부에서 액정의 배향 불량이 생겨, 의도하지 않는 광이 누설되는 것을 억제할 수 있다.

여기서, 기판(300)의 외측의 면에 배치하는 편광판(401)으로서 직선 편광판을 사용하여도 좋지만, 원 편광판을 사용할 수도 있다. 원 편광판으로서는, 예를 들어 직선 편광판과 1/4 파장 위상차판을 적층한 것을 사용할 수 있다. 이에 의하여, 외광 반사를 억제할 수 있다. 또한, 편광판의 종류에 따라, 반사 소자(107)에 사용하는 액정 소자의 셀 갭, 배향, 구동 전압 등을 조정함으로써, 원하는 콘트라스트가 실현되도록 하면 좋다. 또한, 편광판(401) 외에, 광 확산판을 기판(300)에 제공함으로써, 가시광을 반사하는 도전층(323)에서의 비침이나 번쩍을 저감하는 것이 가능하며, 표시 패널의 시인성을 높일 수 있다.

트랜지스터(272)의 소스 및 드레인 중 한쪽은 도전층(224)을 통하여 발광 소자(108)의 도전층(225)에 전기적으로 접속된다.

트랜지스터(273)의 소스 및 드레인 중 한쪽은 접속부(252)를 통하여 도전층(323)에 전기적으로 접속된다. 도전층(323)과 도전층(322)은 접촉되어 제공되고, 이들은 전기적으로 접속된다. 여기서, 접속부(252)는 절연층(220)에 제공된 개구를 통하여, 절연층(220)의 양면에 제공되는 도전층들을 접속시키는 부분이다.

기판(200)과 기판(300)이 중첩되지 않는 영역에는, 접속부(251)가 제공된다. 접속부(251)는 접속층(260)을 통하여 FPC(350)에 전기적으로 접속된다. 접속부(251)의 상면에는, 도전층(322)과 동일한 도전막을 가공하여 얻어진 도전층이 노출된다. 이에 의하여, 접속층(260)을 통하여 접속부(251)와 FPC(350)를 전기적으로 접속시킬 수 있다.

접착층(402)이 제공되는 일부의 영역에는 접속체(403)가 제공된다. 접속체(403)를 통하여, 도전층(322)과 동일한 도전막을 가공하여 얻어진 도전층과, 도전층(321)의 일부가, 전기적으로 접속된다. 따라서, 기판(200) 측에 접속된 FPC(350)로부터 입력되는 신호 또는 전위는 접속체(403)를 통하여, 기판(300) 측에 형성된 도전층(321)에 공급할 수 있다.

접속체(403)로서는, 예를 들어, 도전성 입자를 사용할 수 있다. 도전성 입자로서는, 유기 수지 또는 실리카 등의 입자의 표면을 금속 재료로 피복한 것을 사용할 수 있다. 금속 재료로서 니켈이나 금을 사용하면, 접촉 저항을 저감할 수 있기 때문에 바람직하다. 또한, 니켈을 금으로 더 피복하는 등, 2종류 이상의 금속 재료를 층상으로 피복시킨 입자를 사용하는 것이 바람직하다. 또한, 접속체(403)로서 탄성 변형, 또는 소성(塑性) 변형하는 재료를 사용하는 것이 바람직하다. 이때, 도전성 입자인 접속체(403)는 도 18에 도시된 바와 같이 상하 방향으로 찌부러진 형상이 되는 경우가 있다. 이렇게 함으로써, 접속체(403)와, 이와 전기적으로 접속되는 도전층의 접촉 면적이 증대되어, 접촉 저항을 저감시킬 수 있는 것 이외에, 접속 불량 등의 문제의 발생을 억제할 수 있다.

접속체(403)는 접착층(402)으로 덮이도록 배치하는 것이 바람직하다. 예를 들어, 경화 전의 접착층(402)에 접속체(403)를 분산시켜 놓으면 좋다.

도 18에서는, 게이트 드라이버(151)의 예로서 트랜지스터(271)가 제공되는 예를 도시하였다.

도 18에서 트랜지스터(271) 및 트랜지스터(272)의 예로서는, 채널이 형성되는 반도체층(231)이 2개의 게이트에 끼워지는 구성이 적용된다. 한쪽 게이트는 도전층(221)에 의하여 구성되어 있고, 다른 쪽 게이트는 절연층(212)을 개재하여 반도체층(231)과 중첩되는 도전층(223)에 의하여 구성되어 있다. 이와 같은 구성으로 함으로써, 트랜지스터의 문턱 전압을 제어할 수 있다. 이때, 2개의 게이트를 접속시키고, 이들에 동일한 신호를 공급함으로써 트랜지스터를 구동하여도 좋다. 이러한 트랜지스터는 다른 트랜지스터와 비교하여 전계 효과 이동도를 높일 수 있어, 온 전류를 증대시킬 수 있다. 그 결과, 고속으로 구동할 수 있는 회로를 제작할 수 있다. 또한, 회로부의 점유 면적을 축소할 수 있다. 온 전류가 큰 트랜지스터를 적용함으로써, 표시 패널을 대형화 또는 고정세(高精細)화한 경우에 배선 수가 증가되더라도, 각 배선의 신호 지연을 저감할 수 있어, 표시 불균일을 억제할 수 있다.

트랜지스터(271), 트랜지스터(272), 및 트랜지스터(273)는 OS 트랜지스터인 것이 바람직하다. 그러므로, 반도체층(231)은 산화물 반도체 또는 금속 산화물을 사용하는 것이 바람직하다.

또한, 게이트 드라이버(151)가 갖는 트랜지스터와 화소(153)가 갖는 트랜지스터는 같은 구조이어도 좋다. 또한, 게이트 드라이버(151)가 갖는 복수의 트랜지스터는 모두 같은 구조이어도 좋고, 다른 구조의 트랜지스터를 조합하여 사용하여도 좋다. 또한, 화소(153)가 갖는 복수의 트랜지스터는 모두 같은 구조이어도 좋고, 다른 구조의 트랜지스터를 조합하여 사용하여도 좋다.

각 트랜지스터를 덮는 절연층(212) 및 절연층(213) 중 적어도 한쪽은, 물이나 수소 등의 불순물이 확산되기 어려운 재료를 사용하는 것이 바람직하다. 즉, 절연층(212) 또는 절연층(213)은 배리어막으로서 기능시킬 수 있다. 이와 같은 구성으로 함으로써, 트랜지스터에 대하여 외부로부터 불순물이 확산되는 것을 효과적으로 억제할 수 있어, 신뢰성이 높은 표시 패널을 실현할 수 있다.

기판(300) 측에 있어서, 착색층(411) 및 차광층(412)을 덮어 절연층(413)이 제공된다. 절연층(413)은 평탄화층으로서의 기능을 가져도 좋다. 절연층(413)에 의하여, 도전층(321)의 표면을 실질적으로 평탄화할 수 있으므로, 액정(383)의 배향 상태를 균일하게 할 수 있다.

표시 패널(101)을 제작하는 방법의 일례에 대하여 설명한다. 예를 들어 박리층을 갖는 지지 기판 위에, 도전층(322), 도전층(323), 절연층(220)을 순차적으로 형성하고, 그 후, 트랜지스터(272), 트랜지스터(273), 발광 소자(108) 등을 형성한 후, 접착층(201)을 사용하여 기판(200)과 지지 기판을 접착시킨다. 그 후, 박리층과 절연층(220) 및 박리층과 도전층(322) 각각의 계면에서 박리함으로써, 지지 기판 및 박리층을 제거한다. 또한, 이와 별도로, 착색층(411), 차광층(412), 도전층(321) 등을 미리 형성한 기판(300)을 준비한다. 그리고 기판(200) 또는 기판(300)에 액정(383)을 적하하고, 접착층(402)에 의하여 기판(200)과 기판(300)을 접착시킴으로써 표시 패널(101)을 제작할 수 있다.

박리층으로서는, 절연층(220) 및 도전층(322)과의 계면에서 박리가 생기는 재료를 적절히 선택할 수 있다. 특히, 박리층으로서 텅스텐 등의 고융점 금속 재료를 포함하는 층과 상기 금속 재료의 산화물을 포함하는 층을 적층하여 사용하고, 박리층 위의 절연층(220)으로서, 질화 실리콘이나 산화질화 실리콘, 질화산화 실리콘 등을 복수로 적층한 층을 사용하는 것이 바람직하다. 박리층에 고융점 금속 재료를 사용하면, 이보다 나중에 형성하는 층의 형성 온도를 높일 수 있고, 불순물의 농도가 저감되고, 신뢰성이 높은 표시 장치를 실현할 수 있다.

도전층(322)으로서는, 금속 산화물, 금속 질화물, 또는 저저항화된 산화물 반도체 등의 산화물 또는 질화물을 사용하는 것이 바람직하다. 산화물 반도체를 사용하는 경우에는, 수소, 붕소, 인, 질소, 및 그 외의 불순물의 농도 및 산소 결손량 중 적어도 하나가 트랜지스터에 사용되는 반도체층보다 높은 재료를 도전층(322)에 사용하면 좋다.

이상, 본 실시형태에 기재된 표시 장치를 사용함으로써, 저소비전력화를 도모함과 함께 시인성이 우수한 표시 장치를 제공할 수 있다.

(실시형태 3)

본 실시형태에서는, 상기 실시형태 2에서 설명한 표시 장치를 적용 가능한 표시 모듈의 예에 대하여 설명한다.

실시형태 2에서 설명한 표시 장치를 적용 가능한 표시 모듈에 대하여, 도 19를 사용하여 설명을 수행한다. 표시 모듈은 디스플레이_IF에서의 저소비전력화를 도모함과 함께, 원하는 전압으로 승압할 때의 전환을 고속으로 수행할 수 있다.

도 19에 도시된 표시 모듈(900)은 상부 커버(901)와 하부 커버(902) 사이에, FPC(903)에 접속된 터치 패널(904), FPC(905)에 접속된 표시 패널(906), 프레임(909), 프린트 기판(910), 배터리(911)를 갖는다.

상기 실시형태 2에서 설명한 표시 패널은 예를 들어, 표시 패널(906)에 사용할 수 있다.

상부 커버(901) 및 하부 커버(902)는 터치 패널(904) 및 표시 패널(906)의 크기에 맞춰서 형상이나 치수를 적절히 변경할 수 있다.

터치 패널(904)은 저항막 방식 또는 정전 용량 방식의 터치 패널을 표시 패널(906)에 중첩시켜 사용할 수 있다. 또한, 표시 패널(906)의 대향 기판(밀봉 기판)에 터치 패널 기능을 가지게 하는 것도 가능하다. 또한, 표시 패널(906)의 각 화소 내에 광 센서를 제공하고, 광학식의 터치 패널로 하는 것도 가능하다.

프레임(909)은 표시 패널(906)의 보호 기능 외에, 프린트 기판(910)의 동작에 의하여 발생하는 전자파를 차단하기 위한 전자 실드로서의 기능을 갖는다. 또한, 프레임(909)은 방열판으로서의 기능을 가져도 좋다.

프린트 기판(910)은 전원 회로, 비디오 신호 및 클록 신호를 출력하기 위한 신호 처리 회로를 갖는다. 전원 회로에 전력을 공급하는 전원으로서는, 외부의 상용 전원이어도 좋고, 따로 제공된 배터리(911)에 의한 전원이어도 좋다. 배터리(911)는 상용 전원을 사용하는 경우에는 생략 가능하다.

또한, 표시 모듈(900)은 편광판, 위상차판, 프리즘 시트 등의 부재를 추가하여 제공하여도 좋다.

본 실시형태는 적어도 그 일부를 본 명세서 중에 기재하는 다른 실시형태와 적절히 조합하여 실시할 수 있다.

(실시형태 4)

본 실시형태에서는 상술한 실시형태에서 설명한 표시 모듈을 구비하는 전자 기기의 예에 대하여, 도 20을 사용하여 설명한다.

상술한 실시형태에서 설명한 표시 모듈은 상술한 실시형태에서 설명한 반도체 장치를 갖는 구성으로 할 수 있다. 그러므로, 저소비전력화를 도모함과 함께, 원하는 전압으로 승압할 때의 전환을 고속으로 수행할 수 있는 전자 기기를 실현할 수 있다.

전자 기기의 일례로서, 컴퓨터, 휴대 정보 단말(휴대 전화, 휴대형 게임기, 음향 재생 장치 등도 포함함), 전자 종이, 텔레비전 장치(텔레비전, 또는 텔레비전 수신기라고도 함), 디지털 비디오 카메라 등에, 상술한 표시 모듈을 적용하는 경우에 대하여 설명한다.

도 20의 (A)는 휴대형 정보 단말이며, 하우징(801), 하우징(802), 제 1 표시부(803a), 제 2 표시부(803b) 등에 의하여 구성된다. 제 1 표시부(803a)와 제 2 표시부(803b)의 적어도 일부에는, 앞의 실시형태에서 제시한 표시 모듈이 제공된다. 그러므로, 저소비전력화를 도모함과 함께, 원하는 전압으로 승압할 때의 전환을 고속으로 수행할 수 있는 휴대형 정보 단말이 실현된다.

또한, 제 1 표시부(803a)는 터치 입력 기능을 갖는 패널이고, 예를 들어 도 20의 (A)의 왼쪽 도면과 같이, 제 1 표시부(803a)에 표시되는 선택 버튼(804)에 의하여 "터치 입력"을 수행할 지 "키보드 입력"을 수행할지를 선택할 수 있다. 선택 버튼은 다양한 크기로 표시할 수 있으므로, 폭 넓은 세대의 사람들이 사용하기 쉬움을 실감할 수 있다. 여기서, 예를 들어 "키보드 입력"을 선택한 경우, 도 20의 (A)의 오른쪽 도면과 같이 제 1 표시부(803a)에는 키보드(805)가 표시된다. 이에 의하여, 원래의 정보 단말과 마찬가지로 키 입력에 의한 신속한 문자 입력 등이 가능하다.

또한, 도 20의 (A)에 도시된 휴대형 정보 단말은 도 20의 (A) 중 오른쪽 도면과 같이 제 1 표시부(803a) 및 제 2 표시부(803b) 중 한쪽을 뗄 수 있다. 제 2 표시부(803b)도 터치 입력 기능을 갖는 패널로 하고, 들고 다닐 때 더욱의 경량화를 도모할 수 있고, 한쪽 손으로 하우징(802)을 들고 다른 쪽 손으로 조작할 수 있기 때문에 편리하다.

도 20의 (A)에 도시된 휴대형 정보 단말은 다양한 정보(정지 화면, 동영상, 텍스트 화상 등)를 표시하는 기능, 달력, 날짜 또는 시각 등을 표시부에 표시하는 기능, 표시부에 표시한 정보를 조작 또는 편집하는 기능, 다양한 소프트웨어(프로그램)에 의하여 처리를 제어하는 기능 등을 가질 수 있다. 또한, 하우징의 이면이나 측면에 외부 접속용 단자(이어폰 단자, USB 단자 등), 기록 매체 삽입부 등을 갖는 구성으로 하여도 좋다.

또한, 도 20의 (A)에 도시된 휴대형 정보 단말은 무선으로 정보를 송수신할 수 있는 구성으로 하여도 좋다. 무선에 의하여, 전자 서적 서버로부터 원하는 서적 데이터 등을 구입하고 다운로드하는 구성으로 할 수도 있다.

또한, 도 20의 (A)에 도시된 하우징(802)에 안테나나 마이크 기능이나 무선 기능을 가지게 하여 휴대 전화로서 사용하여도 좋다.

도 20의 (B)는 전자 종이를 실장한 전자 서적 단말(810)이고, 2개의 하우징(하우징(811)과 하우징(812))으로 구성되어 있다. 하우징(811) 및 하우징(812)에는, 각각 표시부(813) 및 표시부(814)가 제공되어 있다. 하우징(811)과 하우징(812)은 축부(815)로 연결되어 있고, 이 축부(815)를 축으로 개폐 동작이 가능하다. 또한, 하우징(811)은 전원(816), 조작 키(817), 스피커(818) 등을 구비한다. 표시부(813) 및 표시부(814) 중 적어도 하나에는, 앞의 실시형태에서 제시한 표시 모듈이 제공된다. 그러므로, 저소비전력화를 도모함과 함께, 원하는 전압으로 승압할 때의 전환을 고속으로 수행할 수 있는 전자 서적 단말이 실현된다.

도 20의 (C)는 텔레비전 장치이고, 하우징(821), 표시부(822), 스탠드(823) 등으로 구성된다. 텔레비전 장치(820)의 조작은 하우징(821)이 구비하는 스위치나, 리모트 컨트롤러(824)에 의하여 수행할 수 있다. 표시부(822)에는, 앞의 실시형태에서 제시하는 표시 모듈이 제공된다. 그러므로, 저소비전력화를 도모함과 함께, 원하는 전압으로 승압할 때의 전환을 고속으로 수행할 수 있는 텔레비전 장치가 실현된다.

도 20의 (D)는 스마트폰이고, 본체(830)에는 표시부(831)와, 스피커(832)와, 마이크로폰(833)과, 조작 버튼(834) 등이 제공된다. 표시부(831)에는, 앞의 실시형태에서 제시한 표시 모듈이 제공된다. 그러므로 저소비전력화를 도모함과 함께, 원하는 전압으로 승압할 때의 전환을 고속으로 수행할 수 있는 스마트폰이 실현된다.

도 20의 (E)는 디지털 카메라이고, 본체(841), 표시부(842), 조작 스위치(843) 등에 의하여 구성된다. 표시부(842)에는, 앞의 실시형태에서 제시한 표시 모듈이 제공된다. 그러므로, 오동작이 적고, 저소비전력화를 도모한 디지털 카메라가 실현된다.

상술한 바와 같이, 본 실시형태에서 제시한 전자 기기의 표시부에는, 앞의 실시형태에 따른 표시 모듈을 적용할 수 있다. 따라서, 저소비전력화를 도모함과 함께, 원하는 전압으로 승압할 때의 전환을 고속으로 수행할 수 있는 전자 기기가 실현된다.

[실시예]

상기 실시형태에서 설명한 도 1의 (B)의 구성의 반도체 장치에 대하여, 회로 시뮬레이션을 수행하였다. 또한, 본 발명의 일 형태의 반도체 장치와 비교하기 위하여, cross-coupled형 레벨 시프트 회로에 대해서도 함께 회로 시뮬레이션을 수행하였다.

도 23의 (A) 및 (B)에는, cross-coupled형 레벨 시프트 회로를 도시하였다. 도 23의 (A)의 레벨 시프트 회로(85)는 트랜지스터(81) 내지 트랜지스터(84)를 갖고, 입력 신호 IN 및 반전 신호 INB가 입력되어 승압된 출력 신호 OUTH가 얻어진다. 도 23의 (B)의 레벨 시프트 회로(90)는 트랜지스터(91) 내지 트랜지스터(96)를 갖고, 입력 신호 IN 및 반전 신호 INB가 입력되어 승압된 출력 신호 OUTH가 얻어진다.

도 21에는 도 23의 (A)에 도시된 cross-coupled형 레벨 시프트 회로(85) 대신에 도 1의 (B)의 레벨 시프트 회로(40)를 사용한 회로도를 도시하였다. 회로 시뮬레이션에서는 도 1의 (B)와 도 21에 있어서, 입력 신호 IN 및 반전 입력 신호 INB를 입력하고, 노드(PREOUTHB)의 전압의 변화 및 출력 신호 OUTH의 변화에 대하여 어림잡았다. 또한, 시뮬레이션은 회로 시뮬레이터 SmartSpice(Silvaco사 제조)를 사용하였다. 또한 전압 VDDH는 3.3V, 전압 VDD는 1.2V, 전압 VSS는 0V로 하였다.

우선, 도 22의 (A)는 입력 신호 IN 및 반전 입력 신호 INB의 파형도이고, 가로축을 시간(Time), 세로축을 전압(Voltage)으로 한 경우를 도시한 것이다. 도 22의 (A)에서는, 입력 신호 IN을 실선, 반전 입력 신호 INB를 파선으로 도시하였다.

도 22의 (A)에 도시된 바와 같이, 입력 신호 IN 및 반전 입력 신호 INB는 논리가 반전한 신호인 것을 확인할 수 있었다.

도 22의 (B)에는 도 1의 (B)에서의 노드(PREOUTHB)의 전압의 변화와, 도 21에서의 노드(PREOUTHB)의 전압의 변화에 대하여, 가로축을 시간(Time), 세로축을 전압(Voltage)으로 한 경우의 파형도를 도시하였다. 도 22의 (B)에서는, 도 1의 (B)에서의 노드(PREOUTHB)의 전압의 변화를 실선, 도 21에서의 노드(PREOUTHB)의 전압의 변화를 파선으로 도시하였다.

도 22의 (B)에 도시된 바와 같이, 도 1의 (B)에서의 노드(PREOUTHB)의 전압의 변화는 도 21에서의 노드(PREOUTHB)의 전압의 변화에 비하여 진폭 전압이 큰 것을 확인할 수 있었다.

도 22의 (C)에는 도 1의 (B)에서의 출력 신호 OUTH와, 도 21에서의 출력 신호 OUTH에 대하여, 가로축을 시간(Time), 세로축을 전압(Voltage)으로 한 경우의 파형도에 대하여 도시하였다. 도 22의 (C)에서는, 도 1의 (B)에서의 출력 신호 OUTH를 실선, 도 21에서의 출력 신호 OUTH를 파선으로 도시하였다.

도 22의 (C)에 도시된 바와 같이, 도 1의 (B)에서의 출력 신호 OUTH는 도 21에서의 출력 신호 OUTH에 비하여 진폭 전압이 크고, 신호의 상승 및 하강이 양호한 것을 확인할 수 있었다.

a1: 노드
a3: 노드
a4: 노드
a5: 노드
C11: 용량 소자
C12: 용량 소자
CS1: 용량 소자
G1: 주사선
G2: 주사선
MR1: 트랜지스터
MW1: 트랜지스터
SL1: 신호선
SL2: 신호선
SN1: 노드
SW1: 스위치
SW2: 스위치
Tr1: 트랜지스터
VCOM1: 배선
VCOM2: 배선
10: 반도체 장치
10A: 반도체 장치
20: 버퍼 회로
21: 트라이 스테이트 버퍼
22: 트라이 스테이트 버퍼
23: 트랜지스터
27: 트랜지스터
28: 트랜지스터
32: 트랜지스터
40: 레벨 시프트 회로
40A: 레벨 시프트 회로
41: 트랜지스터
41A: 트랜지스터
42: 트랜지스터
43: 트랜지스터
43A: 트랜지스터
44: 트랜지스터
45: 트랜지스터
46: 트랜지스터
47: 트랜지스터
47A: 트랜지스터
60: 버퍼 회로
61: 트랜지스터
62: 트랜지스터
70: 고전압 로직 회로
71: 파워 스위치
74: 신호 송신 회로
75: 트랜스미터 회로
76: 신호 수신 회로
77: 고전압 로직 회로
78: 리시버 회로
79: 신호 처리 회로
80: MV 로직 회로
81: 트랜지스터
84: 트랜지스터
85: 레벨 시프트 회로
90: 레벨 시프트 회로
91: 트랜지스터
96: 트랜지스터
100: 표시 장치
101: 표시 패널
102: DDI
104: DDI
106: 터치 패널
107: 반사 소자
108: 발광 소자
109: 화소 어레이
110: AP
111: DRAM
112: 플래시 메모리
113: SSD
114: RF 태그
115: TV 튜너
116: 센서
121: GPU
122: 디스플레이_IF
123: 디스플레이_IF
124: 터치 패널_IF
125: DRAM_IF
126: 플래시 메모리_IF
127: SSD_IF
128: 네트워크_IF
129: USB_IF
130: 아날로그 회로
132: 디스플레이_IF
140: 시스템 버스
141: 프로세서 코어
142: 메모리
144: 전력 제어 회로
145: FPGA
146: 클록 생성 회로
151: 게이트 드라이버
152: DDI
153: 화소
200: 기판
201: 접착층
211: 절연층
212: 절연층
213: 절연층
214: 절연층
215: 절연층
216: 절연층
220: 절연층
221: 도전층
222: 도전층
223: 도전층
224: 도전층
225: 도전층
231: 반도체층
241: 착색층
251: 접속부
252: 접속부
260: 접속층
271: 트랜지스터
272: 트랜지스터
273: 트랜지스터
281: 도전층
282: 도전층
283: 도전층
300: 기판
301: n형 불순물 영역
401: 편광판
302: p형 불순물 영역
402: 접착층
403: 접속체
303: 도전층
304: 도전층
305: 도전층
306: 도전층
307: 도전층
310: p형 반도체 기판
311: n형 불순물 영역
411: 착색층
412: 차광층
313: 게이트 절연층
413: 절연층
314: 측벽
414: 절연층
315: 층간 절연층
316: 층간 절연층
317: 층간 절연층
318: 층간 절연층
320: 소자 분리층
321: 도전층
322: 도전층
323: 도전층
330: 개구
350: FPC
381: 배향막
382: 배향막
383: 액정
500: DOSRAM
502: 제어부
503: 셀 어레이
504: 센스 앰프 회로
505: 드라이버
506: 메인 앰프
507: 입출력 회로
508: 주변 회로
509: 메모리 셀
600: NOSRAM
601: 제어부
602: 드라이버부
603: 셀 어레이
605: 메모리 셀
632: 드라이버부
900: 표시 모듈
901: 상부 커버
801: 하우징
902: 하부 커버
802: 하우징
903: FPC
803a: 표시부
803b: 표시부
904: 터치 패널
804: 선택 버튼
905: FPC
805: 키보드
906: 표시 패널
909: 프레임
910: 프린트 기판
810: 전자 서적 단말
911: 배터리
811: 하우징
812: 하우징
813: 표시부
814: 표시부
815: 축부
816: 전원
817: 조작 키
818: 스피커
820: 텔레비전 장치
821: 하우징
822: 표시부
823: 스탠드
824: 리모트 컨트롤러
830: 본체
831: 표시부
832: 스피커
833: 마이크로폰
834: 조작 버튼
841: 본체
842: 표시부
843: 조작 스위치

Claims

반도체 장치로서,
제 1 버퍼 회로 및 제 2 버퍼 회로; 및
상기 제 1 버퍼 회로와 상기 제 2 버퍼 회로 사이의 레벨 시프트 회로를 포함하고,
상기 제 1 버퍼 회로는, 스탠바이 신호에 따라 입력 신호의 출력 및 반전 입력 신호의 출력 각각을 휴지 상태로 하는 트라이 스테이트(tri-state) 버퍼 회로를 포함하고,
상기 레벨 시프트 회로는 커런트 미러 회로; 상기 입력 신호 및 상기 반전 입력 신호에 따라, 상기 커런트 미러 회로를 흐르는 전류를 제어하는 차동 증폭 회로; 및 상기 스탠바이 신호에 따라, 상기 차동 증폭 회로를 흐르는 전류를 휴지 상태로 하는 스위치 회로를 포함하는, 반도체 장치.
제 1 항에 있어서,
상기 차동 증폭 회로 및 상기 스위치 회로 각각은 n채널형 트랜지스터를 포함하고,
상기 커런트 미러 회로는 p채널형 트랜지스터를 포함하는, 반도체 장치.
제 1 항에 있어서,
상기 스탠바이 신호의 진폭 전압은 상기 제 2 버퍼 회로의 출력 신호의 진폭 전압보다 작은, 반도체 장치.
제 1 항에 있어서,
상기 스탠바이 신호는, 상기 트라이 스테이트 버퍼 회로에 입력되는 제 1 스탠바이 신호; 및 상기 스위치 회로에 입력되는 제 2 스탠바이 신호를 포함하고,
상기 제 1 스탠바이 신호의 진폭 전압은 상기 제 2 스탠바이 신호의 진폭 전압보다 작은, 반도체 장치.
제 1 항에 있어서,
상기 제 2 버퍼 회로는 상기 커런트 미러 회로를 흐르는 전류에 따라, 상기 입력 신호를 승압한 출력 신호를 출력하는, 반도체 장치.
표시 모듈로서,
제 1 항에 따른 반도체 장치를 포함하는 디스플레이 인터페이스; 및
표시 패널을 포함하는, 표시 모듈.
전자 기기로서,
제 6 항에 따른 표시 모듈; 및
조작 버튼을 포함하는, 전자 기기.
반도체 장치로서,
제 1 버퍼 회로 및 제 2 버퍼 회로; 및
상기 제 1 버퍼 회로와 상기 제 2 버퍼 회로 사이의 레벨 시프트 회로를 포함하고,
상기 제 1 버퍼 회로는 제 1 트라이 스테이트 버퍼 회로 및 제 2 트라이 스테이트 버퍼 회로를 포함하고,
상기 레벨 시프트 회로는, 커런트 미러 회로; 제 1 트랜지스터 및 제 2 트랜지스터를 포함하는 차동 증폭 회로; 및 제 3 트랜지스터 및 제 4 트랜지스터를 포함하는 스위치 회로를 포함하고,
상기 제 1 트라이 스테이트 버퍼 회로는 상기 제 1 트랜지스터의 게이트, 상기 제 3 트랜지스터의 소스 및 드레인 중 한쪽, 및 스탠바이 신호가 공급되는 신호선에 전기적으로 접속되고,
상기 제 2 트라이 스테이트 버퍼 회로는 상기 제 2 트랜지스터의 게이트, 상기 제 4 트랜지스터의 소스 및 드레인 중 한쪽, 및 상기 스탠바이 신호가 공급되는 상기 신호선에 전기적으로 접속되고,
상기 제 3 트랜지스터의 게이트 및 상기 제 4 트랜지스터의 게이트는 상기 스탠바이 신호가 공급되는 상기 신호선에 전기적으로 접속되는, 반도체 장치.
제 8 항에 있어서,
상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 2 트랜지스터의 소스 및 드레인 중 한쪽, 상기 제 3 트랜지스터의 소스 및 드레인 중 다른 쪽, 및 상기 제 4 트랜지스터의 소스 및 드레인 중 다른 쪽에 전기적으로 접속되는, 반도체 장치.
제 9 항에 있어서,
상기 커런트 미러 회로는 제 5 트랜지스터 및 제 6 트랜지스터를 포함하고,
상기 제 5 트랜지스터의 게이트는 상기 제 6 트랜지스터의 게이트, 상기 제 6 트랜지스터의 소스 및 드레인 중 한쪽, 및 상기 제 2 트랜지스터의 소스 및 드레인 중 다른 쪽에 전기적으로 접속되고,
상기 제 5 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 1 트랜지스터의 소스 및 드레인 중 다른 쪽에 전기적으로 접속되고,
상기 제 5 트랜지스터의 소스 및 드레인 중 다른 쪽은 상기 제 6 트랜지스터의 소스 및 드레인 중 다른 쪽에 전기적으로 접속되는, 반도체 장치.
제 8 항에 있어서,
상기 스위치 회로는 제 7 트랜지스터를 더 포함하고,
상기 제 7 트랜지스터의 게이트는 상기 스탠바이 신호가 공급되는 상기 신호선에 전기적으로 접속되고,
상기 제 7 트랜지스터의 소스 및 드레인 중 한쪽은 상기 커런트 미러 회로에 전기적으로 접속되고,
상기 제 7 트랜지스터의 소스 및 드레인 중 다른 쪽은 상기 제 3 트랜지스터의 소스 및 드레인 중 다른 쪽 및 상기 제 4 트랜지스터의 소스 및 드레인 중 다른 쪽에 전기적으로 접속되는, 반도체 장치.
제 9 항에 있어서,
상기 제 2 버퍼 회로는 제 8 트랜지스터 및 제 9 트랜지스터를 포함하고,
상기 제 8 트랜지스터의 게이트 및 상기 제 9 트랜지스터의 게이트는 상기 차동 증폭 회로에 전기적으로 접속되고,
상기 제 8 트랜지스터의 소스 및 드레인 중 한쪽은 상기 커런트 미러 회로에 전기적으로 접속되고,
상기 제 9 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 1 트랜지스터의 소스 및 드레인 중 상기 한쪽, 상기 제 2 트랜지스터의 소스 및 드레인 중 상기 한쪽, 상기 제 3 트랜지스터의 소스 및 드레인 중 다른 쪽, 및 상기 제 4 트랜지스터의 소스 및 드레인 중 다른 쪽에 전기적으로 접속되고,
상기 제 8 트랜지스터의 소스 및 드레인 중 다른 쪽은 상기 제 9 트랜지스터의 소스 및 드레인 중 다른 쪽에 전기적으로 접속되는, 반도체 장치.
제 8 항에 있어서,
상기 제 1 트랜지스터, 상기 제 2 트랜지스터, 상기 제 3 트랜지스터, 및 상기 제 4 트랜지스터 각각은 n채널형 트랜지스터인, 반도체 장치.
제 8 항에 있어서,
상기 커런트 미러 회로는 제 5 트랜지스터 및 제 6 트랜지스터를 포함하고,
상기 제 5 트랜지스터 및 상기 제 6 트랜지스터 각각은 p채널형 트랜지스터인, 반도체 장치.
제 8 항에 있어서,
상기 스탠바이 신호의 진폭 전압은 상기 제 2 버퍼 회로의 출력 신호의 진폭 전압보다 작은, 반도체 장치.
제 8 항에 있어서,
상기 스탠바이 신호는, 상기 제 1 트라이 스테이트 버퍼 회로 및 상기 제 2 트라이 스테이트 버퍼 회로에 입력되는 제 1 스탠바이 신호; 및 상기 스위치 회로에 입력되는 제 2 스탠바이 신호를 포함하고,
상기 제 1 스탠바이 신호의 진폭 전압은 상기 제 2 스탠바이 신호의 진폭 전압보다 작은, 반도체 장치.
제 8 항에 있어서,
상기 제 2 버퍼 회로는 상기 커런트 미러 회로를 흐르는 전류에 따라, 상기 제 1 트라이 스테이트 버퍼 회로로부터 출력된 신호를 승압한 출력 신호를 출력하는, 반도체 장치.
표시 모듈로서,
제 8 항에 따른 반도체 장치를 포함하는 디스플레이 인터페이스; 및
표시 패널을 포함하는, 표시 모듈.
전자 기기로서,
제 18 항에 따른 표시 모듈; 및
조작 버튼을 포함하는, 전자 기기.