JP3094465B2 - レベル変換回路 - Google Patents
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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Description
【０００１】
【産業上の利用分野】本発明は入力信号を異なるレベル
の出力信号に変換するレベル変換回路に関し、特に液晶
表示素子の駆動用に用いて好適なものである。
の出力信号に変換するレベル変換回路に関し、特に液晶
表示素子の駆動用に用いて好適なものである。
【０００２】
【従来の技術】レベル変換回路は、入力信号を異なるレ
ベルの出力信号に変換するための回路であり、例えば、
アクティブマトリクス型の液晶表示素子を駆動する場
合、通常のディジタル回路で使用される５Ｖの電源より
も高い１２〜１５Ｖ程度の電源が使用されることから、
その５Ｖから１２〜１５Ｖへの変換用にレベル変換回路
が使用される。
ベルの出力信号に変換するための回路であり、例えば、
アクティブマトリクス型の液晶表示素子を駆動する場
合、通常のディジタル回路で使用される５Ｖの電源より
も高い１２〜１５Ｖ程度の電源が使用されることから、
その５Ｖから１２〜１５Ｖへの変換用にレベル変換回路
が使用される。
【０００３】レベル変換回路としては従来より種々のも
のが考案されており、例えば実開平２−８２３０号公報
には、カレントミラー回路を用いたレベル変換回路が開
示される。また、図６は従来のレベル変換回路の一例で
ある。図６の回路について簡単に説明すると、インバー
ター６１の出力信号ＶＣＫはｎＭＯＳトランジスタ６３
のゲートに供給され、インバーター６２の出力信号ＶＣ
ＫＸはｎＭＯＳトランジスタ６４のゲートに供給され
る。ｎＭＯＳトランジスタ６３，６４のドレインはカレ
ントミラー接続されたｐＭＯＳトランジスタ６５，６６
のドレインに接続される。ｎＭＯＳトランジスタ６４の
ドレインはｐＭＯＳトランジスタ６８とｎＭＯＳトラン
ジスタ６７からなるインバーターのゲートに接続され
る。このインバーターの出力信号は、インバーター及び
ＭＯＳトランジスタ６３〜６４に電源電圧ＶDDが供給さ
れるため、０〜ＶDDのレベルに変換される。図７は、信
号ＶＣＫ，ＶＣＫＸを示す波形図であり、これら信号Ｖ
ＣＫ，ＶＣＫＸは、互いに反対の位相を有するクロック
信号である。
のが考案されており、例えば実開平２−８２３０号公報
には、カレントミラー回路を用いたレベル変換回路が開
示される。また、図６は従来のレベル変換回路の一例で
ある。図６の回路について簡単に説明すると、インバー
ター６１の出力信号ＶＣＫはｎＭＯＳトランジスタ６３
のゲートに供給され、インバーター６２の出力信号ＶＣ
ＫＸはｎＭＯＳトランジスタ６４のゲートに供給され
る。ｎＭＯＳトランジスタ６３，６４のドレインはカレ
ントミラー接続されたｐＭＯＳトランジスタ６５，６６
のドレインに接続される。ｎＭＯＳトランジスタ６４の
ドレインはｐＭＯＳトランジスタ６８とｎＭＯＳトラン
ジスタ６７からなるインバーターのゲートに接続され
る。このインバーターの出力信号は、インバーター及び
ＭＯＳトランジスタ６３〜６４に電源電圧ＶDDが供給さ
れるため、０〜ＶDDのレベルに変換される。図７は、信
号ＶＣＫ，ＶＣＫＸを示す波形図であり、これら信号Ｖ
ＣＫ，ＶＣＫＸは、互いに反対の位相を有するクロック
信号である。
【０００４】その動作は、信号ＶＣＫが“Ｈ”レベル
（高レベル）、信号ＶＣＫＸが“Ｌ”レベル（低レベ
ル）の時、ｎＭＯＳトランジスタ６３がオンであり、そ
のｎＭＯＳトランジスタ６３を流れる電流がカレントミ
ラーによりｐＭＯＳトランジスタ６６も流れる。ｎＭＯ
Ｓトランジスタ６４がオフであるから、ｎＭＯＳトラン
ジスタ６４のドレインが充電されて、インバーターの出
力レベルは接地レベルとなる。逆の信号の場合、ｎＭＯ
Ｓトランジスタ６４がオン、ｎＭＯＳトランジスタ６３
がオフとなる。従って、インバーターのゲートは接地レ
ベルへ向かって放電され、出力レベルはＶDDレベルへと
上昇する。
（高レベル）、信号ＶＣＫＸが“Ｌ”レベル（低レベ
ル）の時、ｎＭＯＳトランジスタ６３がオンであり、そ
のｎＭＯＳトランジスタ６３を流れる電流がカレントミ
ラーによりｐＭＯＳトランジスタ６６も流れる。ｎＭＯ
Ｓトランジスタ６４がオフであるから、ｎＭＯＳトラン
ジスタ６４のドレインが充電されて、インバーターの出
力レベルは接地レベルとなる。逆の信号の場合、ｎＭＯ
Ｓトランジスタ６４がオン、ｎＭＯＳトランジスタ６３
がオフとなる。従って、インバーターのゲートは接地レ
ベルへ向かって放電され、出力レベルはＶDDレベルへと
上昇する。
【０００５】
【発明が解決しようとする課題】液晶表示素子を駆動す
る回路の場合、上記ｎＭＯＳトランジスタ６３，６４が
薄膜電界効果型トランジスタにより構成される。このた
めｎＭＯＳトランジスタ６３，６４の閾値電圧Ｖthは比
較的大きな値であり、プロセス上のばらつきも大きくな
る。例えば閾値電圧Ｖthが大きくなった場合、オン状態
の時に流れる電流量が小さくなり、ノード（インバータ
ーのゲート）を充放電する速度も低下する。すなわち、
図８に示すように、本来矩形状となるべき波形が曲線Ｐ
Ａのように正弦波状となり、立ち上がりや立ち下がりが
鈍化してしまうことなる。このような問題を解決するた
めに、ｎＭＯＳトランジスタ６３，６４のサイズを十分
に大きくすることが考えられるが、逆にチップ面積が増
大したり、自己容量の増大によって動作速度が頭打ちと
なる等の問題が生ずることになる。
る回路の場合、上記ｎＭＯＳトランジスタ６３，６４が
薄膜電界効果型トランジスタにより構成される。このた
めｎＭＯＳトランジスタ６３，６４の閾値電圧Ｖthは比
較的大きな値であり、プロセス上のばらつきも大きくな
る。例えば閾値電圧Ｖthが大きくなった場合、オン状態
の時に流れる電流量が小さくなり、ノード（インバータ
ーのゲート）を充放電する速度も低下する。すなわち、
図８に示すように、本来矩形状となるべき波形が曲線Ｐ
Ａのように正弦波状となり、立ち上がりや立ち下がりが
鈍化してしまうことなる。このような問題を解決するた
めに、ｎＭＯＳトランジスタ６３，６４のサイズを十分
に大きくすることが考えられるが、逆にチップ面積が増
大したり、自己容量の増大によって動作速度が頭打ちと
なる等の問題が生ずることになる。
【０００６】そこで、本発明は上述の技術的な課題に鑑
み、プロセス上のばらつきに対しても十分に高速動作で
きるようなレベル変換回路の提供を目的とし、特に液晶
表示素子に好適なレベル変換回路の提供を目的とする。
み、プロセス上のばらつきに対しても十分に高速動作で
きるようなレベル変換回路の提供を目的とし、特に液晶
表示素子に好適なレベル変換回路の提供を目的とする。
【０００７】
【課題を解決するための手段】上述の目的を達成するた
めに、本発明のレベル変換回路は、互いに反相の第１の
レベルの入力信号が供給される第１及び第２の素子の一
端をカレントミラーを介して互いに接続させ、それら直
列接続されたカレントミラー及び第１及び第２の素子に
第２のレベルの電源を与えて、その接続中点から第２の
レベルの出力信号を取り出すようにしたレベル変換回路
において、第１及び第２の素子の信号入力端子は電圧ク
ランプ回路を用いてクランプされることを特徴とする。
この電圧クランプ回路と当該レベル変換回路の入力信号
端の間はそれぞれ容量結合させることができる。また、
本発明のレベル変換回路の一例として、上記第１及び第
２の素子を薄膜トランジスタとすることができ、同一チ
ップ上に液晶表示素子を搭載することができる。
めに、本発明のレベル変換回路は、互いに反相の第１の
レベルの入力信号が供給される第１及び第２の素子の一
端をカレントミラーを介して互いに接続させ、それら直
列接続されたカレントミラー及び第１及び第２の素子に
第２のレベルの電源を与えて、その接続中点から第２の
レベルの出力信号を取り出すようにしたレベル変換回路
において、第１及び第２の素子の信号入力端子は電圧ク
ランプ回路を用いてクランプされることを特徴とする。
この電圧クランプ回路と当該レベル変換回路の入力信号
端の間はそれぞれ容量結合させることができる。また、
本発明のレベル変換回路の一例として、上記第１及び第
２の素子を薄膜トランジスタとすることができ、同一チ
ップ上に液晶表示素子を搭載することができる。
【０００８】
【作用】本発明のレベル変換回路は、入力信号が電圧ク
ランプ回路によってクランプされる結果、その入力信号
のＤＣレベルがクランプされたレベルにシフトする。従
って、高レベル時に素子を流れる電流をクランプしない
ものに比べて大きくすることができる。その結果、高速
な立ち上がり、立ち下がりが実現される。
ランプ回路によってクランプされる結果、その入力信号
のＤＣレベルがクランプされたレベルにシフトする。従
って、高レベル時に素子を流れる電流をクランプしない
ものに比べて大きくすることができる。その結果、高速
な立ち上がり、立ち下がりが実現される。
【０００９】
【実施例】本発明の好適な実施例を図面を参照しながら
説明する。図１は本実施例のレベル変換回路のブロック
図である。このレベル変換回路は、液晶表示素子の駆動
用に用いられる。まず、入力部のインバーター９の入力
端子には入力信号ＶＣＫが供給され、入力部のインバー
ター１０の入力端子には入力信号ＶＣＫＸが供給され
る。入力信号ＶＣＫと入力信号ＶＣＫＸは互いに位相が
反対のクロック信号であり、通常のディジタル回路に応
じた例えば略５Ｖのスイング幅を有する。インバーター
９，１０の出力端子は、それぞれ電圧クランプ回路１，
２に接続される。これら電圧クランプ回路１，２は、入
力信号ＶＣＫ，ＶＣＫＸのレベルを高レベル側にシフト
させ、高速な増幅を行うための回路である。電圧クラン
プ回路１の端子は第１の素子であるｎＭＯＳトランジス
タ３のゲートに接続され、電圧クランプ回路２の端子は
第２の素子であるｎＭＯＳトランジスタ４のゲートに接
続される。特に本実施例では、ｎＭＯＳトランジスタ
３，４は薄膜電界効果型トランジスタからなる。これは
駆動される液晶表示素子と同一ガラス基板上に当該レベ
ル変換回路を形成する場合は、並行したプロセスで該ト
ランジスタを製造できるからである。ｎＭＯＳトランジ
スタ３，４のソースには共に接地電圧が供給される。ｎ
ＭＯＳトランジスタ３のドレインには、ｐＭＯＳトラン
ジスタ５のドレインが接続され、ｎＭＯＳトランジスタ
４のドレインには、ｐＭＯＳトランジスタ６が接続され
る。ｐＭＯＳトランジスタ５，６は、カレントミラー回
路を構成し、その共通のゲートがｐＭＯＳトランジスタ
５のドレインに共通に接続される。ｐＭＯＳトランジス
タ５，６のソースには電圧ＶDDが供給される。電圧ＶDD
は、例えば１２〜１５Ｖ程度の電圧であり、液晶表示素
子を駆動するのに用いられるレベルである。ｐＭＯＳト
ランジスタ６とｎＭＯＳトランジスタ４の接続中点と、
インバーターを構成するｐＭＯＳトランジスタ７及びｎ
ＭＯＳトランジスタ８のゲートが接続される。ｎＭＯＳ
トランジスタ８のソースは接地され、ｐＭＯＳトランジ
スタ７のソースには、前記電圧ＶDDが供給される。ｎＭ
ＯＳトランジスタ８及びｐＭＯＳトランジスタ７のドレ
インは出力端子１１とされ、この出力端子１１からレベ
ル変換された出力信号が得られる。
説明する。図１は本実施例のレベル変換回路のブロック
図である。このレベル変換回路は、液晶表示素子の駆動
用に用いられる。まず、入力部のインバーター９の入力
端子には入力信号ＶＣＫが供給され、入力部のインバー
ター１０の入力端子には入力信号ＶＣＫＸが供給され
る。入力信号ＶＣＫと入力信号ＶＣＫＸは互いに位相が
反対のクロック信号であり、通常のディジタル回路に応
じた例えば略５Ｖのスイング幅を有する。インバーター
９，１０の出力端子は、それぞれ電圧クランプ回路１，
２に接続される。これら電圧クランプ回路１，２は、入
力信号ＶＣＫ，ＶＣＫＸのレベルを高レベル側にシフト
させ、高速な増幅を行うための回路である。電圧クラン
プ回路１の端子は第１の素子であるｎＭＯＳトランジス
タ３のゲートに接続され、電圧クランプ回路２の端子は
第２の素子であるｎＭＯＳトランジスタ４のゲートに接
続される。特に本実施例では、ｎＭＯＳトランジスタ
３，４は薄膜電界効果型トランジスタからなる。これは
駆動される液晶表示素子と同一ガラス基板上に当該レベ
ル変換回路を形成する場合は、並行したプロセスで該ト
ランジスタを製造できるからである。ｎＭＯＳトランジ
スタ３，４のソースには共に接地電圧が供給される。ｎ
ＭＯＳトランジスタ３のドレインには、ｐＭＯＳトラン
ジスタ５のドレインが接続され、ｎＭＯＳトランジスタ
４のドレインには、ｐＭＯＳトランジスタ６が接続され
る。ｐＭＯＳトランジスタ５，６は、カレントミラー回
路を構成し、その共通のゲートがｐＭＯＳトランジスタ
５のドレインに共通に接続される。ｐＭＯＳトランジス
タ５，６のソースには電圧ＶDDが供給される。電圧ＶDD
は、例えば１２〜１５Ｖ程度の電圧であり、液晶表示素
子を駆動するのに用いられるレベルである。ｐＭＯＳト
ランジスタ６とｎＭＯＳトランジスタ４の接続中点と、
インバーターを構成するｐＭＯＳトランジスタ７及びｎ
ＭＯＳトランジスタ８のゲートが接続される。ｎＭＯＳ
トランジスタ８のソースは接地され、ｐＭＯＳトランジ
スタ７のソースには、前記電圧ＶDDが供給される。ｎＭ
ＯＳトランジスタ８及びｐＭＯＳトランジスタ７のドレ
インは出力端子１１とされ、この出力端子１１からレベ
ル変換された出力信号が得られる。
【００１０】このような回路構成の本実施例のレベル変
換回路は、電圧クランプ回路１，２の機能によって、入
力信号ＶＣＫ，ＶＣＫＸが高レベル側にシフトされるた
め、比較的に大きな電流によってインバーターのゲート
を駆動することができることから、その高速動作が実現
される。図２は電圧クランプ回路１，２の出力信号ΦＣ
Ｋ，ΦＣＫＸを説明するための波形図である。各クラン
プ回路１，２の出力信号ΦＣＫ，ΦＣＫＸは、入力信号
ＶＣＫ，ＶＣＫＸとそれぞれ同じ周波数で高レベルと低
レベルのスイング幅Ｖ0 が同様な略５Ｖ程度されるが、
接地レベル（約０Ｖ）からオフセット電圧Ｖoff だけレ
ベルシフトした信号とされている。このようにレベルシ
フトした出力信号ΦＣＫ，ΦＣＫＸがｎＭＯＳトランジ
スタ３，４に供給されるため、ｎＭＯＳトランジスタ
３，４を通過する電流は増加することになり、インバー
ターのゲートは高速に充放電して、高速動作が実現す
る。
換回路は、電圧クランプ回路１，２の機能によって、入
力信号ＶＣＫ，ＶＣＫＸが高レベル側にシフトされるた
め、比較的に大きな電流によってインバーターのゲート
を駆動することができることから、その高速動作が実現
される。図２は電圧クランプ回路１，２の出力信号ΦＣ
Ｋ，ΦＣＫＸを説明するための波形図である。各クラン
プ回路１，２の出力信号ΦＣＫ，ΦＣＫＸは、入力信号
ＶＣＫ，ＶＣＫＸとそれぞれ同じ周波数で高レベルと低
レベルのスイング幅Ｖ0 が同様な略５Ｖ程度されるが、
接地レベル（約０Ｖ）からオフセット電圧Ｖoff だけレ
ベルシフトした信号とされている。このようにレベルシ
フトした出力信号ΦＣＫ，ΦＣＫＸがｎＭＯＳトランジ
スタ３，４に供給されるため、ｎＭＯＳトランジスタ
３，４を通過する電流は増加することになり、インバー
ターのゲートは高速に充放電して、高速動作が実現す
る。
【００１１】図３は前記電圧クランプ回路１，２の具体
的な一例を示す図である。インバーター９の出力端子は
ｎＭＯＳトランジスタ３のゲートとの間で容量２１を介
して結合され、インバーター１０の出力端子はｎＭＯＳ
トランジスタ４のゲートとの間で容量２２を介して結合
される。このような容量２１，２２による容量結合か
ら、ＤＣレベルが切り離され、その結果、電圧クランプ
回路によってクランプが可能となる。容量２１のｎＭＯ
Ｓトランジスタ３側の端子には、ｎｐｎ型のバイポーラ
トランジスタ２３のエミッタが接続される。同様に容量
２２のｎＭＯＳトランジスタ４側の端子には、ｎｐｎ型
のバイポーラトランジスタ２４のエミッタが接続され
る。これらｎｐｎ型のバイポーラトランジスタ２３，２
４のベースは抵抗２５，２６の中点に接続され、ｎｐｎ
型のバイポーラトランジスタ２３，２４のコレクタは共
通に電圧ＶB が供給される。抵抗２５，２６は電圧ＶB
と接地電圧の間に直列に接続される。従って、ｎｐｎ型
のバイポーラトランジスタ２３，２４のベースには、抵
抗２５，２６により抵抗分割された電圧が供給される。
このような電圧クランプ回路では、ベース電圧から閾値
電圧だけ低いレベルにエミッタ電圧のＤＣレベルが設定
されてクランプされる。なお、クランプされたレベル
は、抵抗２５，２６の抵抗比や電圧ＶB により調整でき
る。
的な一例を示す図である。インバーター９の出力端子は
ｎＭＯＳトランジスタ３のゲートとの間で容量２１を介
して結合され、インバーター１０の出力端子はｎＭＯＳ
トランジスタ４のゲートとの間で容量２２を介して結合
される。このような容量２１，２２による容量結合か
ら、ＤＣレベルが切り離され、その結果、電圧クランプ
回路によってクランプが可能となる。容量２１のｎＭＯ
Ｓトランジスタ３側の端子には、ｎｐｎ型のバイポーラ
トランジスタ２３のエミッタが接続される。同様に容量
２２のｎＭＯＳトランジスタ４側の端子には、ｎｐｎ型
のバイポーラトランジスタ２４のエミッタが接続され
る。これらｎｐｎ型のバイポーラトランジスタ２３，２
４のベースは抵抗２５，２６の中点に接続され、ｎｐｎ
型のバイポーラトランジスタ２３，２４のコレクタは共
通に電圧ＶB が供給される。抵抗２５，２６は電圧ＶB
と接地電圧の間に直列に接続される。従って、ｎｐｎ型
のバイポーラトランジスタ２３，２４のベースには、抵
抗２５，２６により抵抗分割された電圧が供給される。
このような電圧クランプ回路では、ベース電圧から閾値
電圧だけ低いレベルにエミッタ電圧のＤＣレベルが設定
されてクランプされる。なお、クランプされたレベル
は、抵抗２５，２６の抵抗比や電圧ＶB により調整でき
る。
【００１２】図４と図５は、それぞれ本実施例のレベル
変換回路を用いた場合における出力波形をシミュレーシ
ョンしたものを示す図である。ここでは、薄膜電界効果
型トランジスタであるｎＭＯＳトランジスタ３，４の閾
値電圧Ｖthは３．５Ｖとされ、図４は前記オフセット電
圧Ｖoff を２Ｖとした場合の波形図であり、図５は前記
オフセット電圧Ｖoff を３．５Ｖとした場合の波形図で
ある。図４では波形ＯＷ1 が出力波形であり、図５では
波形ＯＷ2 が出力波形である。これら図４及び図５から
明らかなように、従来の出力波形（図８参照。）に比較
して格段に矩形波に近い出力波形となっていることが判
る。これはそれぞれオフセット電圧Ｖoff 分だけ高い電
圧でｎＭＯＳトランジスタ３，４が駆動されるため、ｎ
ＭＯＳトランジスタ３，４のオン状態の時のソース−ド
レイン間電流が増大してインバーターのゲートが高速に
充放電されるためであり、波形の鈍化のない出力信号が
得られることになる。
変換回路を用いた場合における出力波形をシミュレーシ
ョンしたものを示す図である。ここでは、薄膜電界効果
型トランジスタであるｎＭＯＳトランジスタ３，４の閾
値電圧Ｖthは３．５Ｖとされ、図４は前記オフセット電
圧Ｖoff を２Ｖとした場合の波形図であり、図５は前記
オフセット電圧Ｖoff を３．５Ｖとした場合の波形図で
ある。図４では波形ＯＷ1 が出力波形であり、図５では
波形ＯＷ2 が出力波形である。これら図４及び図５から
明らかなように、従来の出力波形（図８参照。）に比較
して格段に矩形波に近い出力波形となっていることが判
る。これはそれぞれオフセット電圧Ｖoff 分だけ高い電
圧でｎＭＯＳトランジスタ３，４が駆動されるため、ｎ
ＭＯＳトランジスタ３，４のオン状態の時のソース−ド
レイン間電流が増大してインバーターのゲートが高速に
充放電されるためであり、波形の鈍化のない出力信号が
得られることになる。
【００１３】本実施例のレベル変換回路を液晶表示素子
に適用する場合、特に水平シフトレジスタに好適であ
る。水平シフトレジスタは最近の高画素化に従って高速
動作が要求されており、数メガヘルツ以上で駆動する必
要がある。このため本実施例のレベル変換回路が有効で
ある。
に適用する場合、特に水平シフトレジスタに好適であ
る。水平シフトレジスタは最近の高画素化に従って高速
動作が要求されており、数メガヘルツ以上で駆動する必
要がある。このため本実施例のレベル変換回路が有効で
ある。
【００１４】
【発明の効果】本発明のレベル変換回路は、電圧クラン
プ回路によって、入力信号の電圧がクランプされ、その
結果、高い電圧を第１，第２の素子に供給できる。従っ
て、オン状態時に第１，第２の素子を流れる電流を大き
くすることができ、安定した動作と共に高速な出力信号
の立ち上がり、立ち下がりが実現される。特に、本発明
を液晶表示素子に用いた場合、素子の製造プロセスに起
因するばらつきに強いレベル変換回路となり、液晶表示
素子の安定した動作が得られる。
プ回路によって、入力信号の電圧がクランプされ、その
結果、高い電圧を第１，第２の素子に供給できる。従っ
て、オン状態時に第１，第２の素子を流れる電流を大き
くすることができ、安定した動作と共に高速な出力信号
の立ち上がり、立ち下がりが実現される。特に、本発明
を液晶表示素子に用いた場合、素子の製造プロセスに起
因するばらつきに強いレベル変換回路となり、液晶表示
素子の安定した動作が得られる。
【図１】本発明のレベル変換回路の一例のブロック図で
ある。
ある。
【図２】上記一例の電圧クランプされた入力信号ΦＣ
Ｋ，ΦＣＫＸを示す波形図である。
Ｋ，ΦＣＫＸを示す波形図である。
【図３】上記一例の具体的な回路図である。
【図４】上記一例において、ｎＭＯＳトランジスタの閾
値電圧Ｖthを３．５Ｖとし、オフセット電圧を２．０Ｖ
とした場合をシミュレーションした出力信号の波形図で
ある。
値電圧Ｖthを３．５Ｖとし、オフセット電圧を２．０Ｖ
とした場合をシミュレーションした出力信号の波形図で
ある。
【図５】上記一例において、ｎＭＯＳトランジスタの閾
値電圧Ｖthを３．５Ｖとし、オフセット電圧を３．５Ｖ
とした場合をシミュレーションした出力信号の波形図で
ある。
値電圧Ｖthを３．５Ｖとし、オフセット電圧を３．５Ｖ
とした場合をシミュレーションした出力信号の波形図で
ある。
【図６】従来のレベル変換回路の一例の回路図である。
【図７】その従来の一例に供給される入力信号ＶＣＫ，
ＶＣＫＸを示す波形図である。
ＶＣＫＸを示す波形図である。
【図８】上記従来の一例において、ｎＭＯＳトランジス
タの閾値電圧Ｖthを３．５Ｖとした場合をシミュレーシ
ョンした出力信号の波形図である。
タの閾値電圧Ｖthを３．５Ｖとした場合をシミュレーシ
ョンした出力信号の波形図である。
【符号の説明】 １，２…電圧クランプ回路 ３，４，８…ｎＭＯＳトランジスタ ５，６，７…ｐＭＯＳトランジスタ ２１，２２…容量 ２３，２４…バイポーラトランジスタ ２５，２６…抵抗
Claims (3)
- 【請求項１】 互いに反相の第１のレベルの入力信号が
供給される第１及び第２の素子の各一端をカレントミラ
ーを介して互いに接続させ、それら直列接続されたカレ
ントミラー及び第１及び第２の素子に第２のレベルの電
源を与えて、その接続中点から第２のレベルの出力信号
を取り出すようにしたレベル変換回路において、上記第
１及び第２の素子の信号入力端子は電圧クランプ回路を
用いてクランプされることを特徴とするレベル変換回
路。 - 【請求項２】 上記電圧クランプ回路と入力信号端の間
は容量結合されることを特徴する請求項１記載のレベル
変換回路。 - 【請求項３】 上記第１及び第２の素子は、薄膜トラン
ジスタであることを特徴とする請求項１記載のレベル変
換回路。
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