JPS60137122A - 信号遅延回路 - Google Patents
信号遅延回路Info
- Publication number
- JPS60137122A JPS60137122A JP58244336A JP24433683A JPS60137122A JP S60137122 A JPS60137122 A JP S60137122A JP 58244336 A JP58244336 A JP 58244336A JP 24433683 A JP24433683 A JP 24433683A JP S60137122 A JPS60137122 A JP S60137122A
- Authority
- JP
- Japan
- Prior art keywords
- inverter
- mos
- signal
- current limiting
- delay circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（＆） 発明の技術分野
本発明は相補型ＭＯ８（以下Ｃ−ＭＯ８とする）インバ
ータを用いた、信号遅延回路に関するものであシ、よシ
詳しく言えば、パルス入力信号を遅延する際に前記相補
型ＭＯ８インバータに過渡的に流れる電流を減少させて
低消費電力化を図った信号遅延回路に関する。
ータを用いた、信号遅延回路に関するものであシ、よシ
詳しく言えば、パルス入力信号を遅延する際に前記相補
型ＭＯ８インバータに過渡的に流れる電流を減少させて
低消費電力化を図った信号遅延回路に関する。
（ｂ） 技術の背景及び従来技術の問題点酸る信号を所
定の時間だけ遅延させる回路は従来槙々知られている。
定の時間だけ遅延させる回路は従来槙々知られている。
例えば、単なるキャパシタＣと抵抗器Ｒから成る時定数
回路で入力信号の波形をなまらせ、これをインバータで
波形成形して出力するものがある。一方、集積回路に於
いて消費電力を低減させるためにＣ−ＭＯＳインバータ
が使用される。かかるＣ−ＭＯＳインバータで前記Ｃ−
Ｒ時定数回路の出力波形を波形整形する場合につぎの様
な問題が生ずる。すなわちＣ−Ｒ時定数回路の出力信号
はゆっくシと立下シ、また立下がる。従ってＣ−ＭＯＳ
インバータを構成するｐチャネル１ｎチャネル両トラン
ジスタが同時にオンして、両トランジスタを介して電源
から接地に定常電流が流れる期間がながくなってしまい
、低消費電力が特徴であるＣ−ＭＯＳインバータの特徴
がいかされなくなってしまう。
回路で入力信号の波形をなまらせ、これをインバータで
波形成形して出力するものがある。一方、集積回路に於
いて消費電力を低減させるためにＣ−ＭＯＳインバータ
が使用される。かかるＣ−ＭＯＳインバータで前記Ｃ−
Ｒ時定数回路の出力波形を波形整形する場合につぎの様
な問題が生ずる。すなわちＣ−Ｒ時定数回路の出力信号
はゆっくシと立下シ、また立下がる。従ってＣ−ＭＯＳ
インバータを構成するｐチャネル１ｎチャネル両トラン
ジスタが同時にオンして、両トランジスタを介して電源
から接地に定常電流が流れる期間がながくなってしまい
、低消費電力が特徴であるＣ−ＭＯＳインバータの特徴
がいかされなくなってしまう。
（ｅ） 発明の目的
不発明は、入力信号に対し所定の遅延特性を持たせつつ
、低消費電力化をはかった信号遅延回路を提供すること
を目的とする。
、低消費電力化をはかった信号遅延回路を提供すること
を目的とする。
（ｄ） 発明の構成
本発明においては、入力信号を受ける時尾数回路と、該
時定数回路の出力を受ける相補型ＭＯＳインバータと、
該相補ＷＭＯ８インバータと高電位側又は低電位側の電
源線との間に接続される電流制限素子とを具備すること
を特徴とする信号遅延回路が提供される。
時定数回路の出力を受ける相補型ＭＯＳインバータと、
該相補ＷＭＯ８インバータと高電位側又は低電位側の電
源線との間に接続される電流制限素子とを具備すること
を特徴とする信号遅延回路が提供される。
（ｅ） 発明の実施例
本発明の実施例について添付図面を参照して説明する。
第１図は本発明の一実施例の信号遅延回路であシ、第２
図（ａ）〜（ｅ）はその動作を説明するだめの波形図で
ある。尚、第２図（ａ）〜（ｄ）の５Ａ−８Ｄは第１図
のノードＡ−Ｄの電圧変化を示し、（ｅ）の工はＣ−Ｍ
ＯＳインバータ３に流れる電流工の変化を示す。また第
２図（ｅ）に於いて実線は従来の場合、破線は本実施例
の場合を示す。第２図において横軸は時間ｔを示してお
シ、第２図（ａ）〜（ｅ）の時間軸は一致している。第
１図の信号遅延回路は、例えばＣ−ＭＯＳスタッティッ
ク型ラフランダムアクセスメモリＲＡＭ）において書込
可能信号ＷＥを一定遅延時間τだけ遅延させてタイミン
グＩＳ［を行なう場合等に用いる。
図（ａ）〜（ｅ）はその動作を説明するだめの波形図で
ある。尚、第２図（ａ）〜（ｄ）の５Ａ−８Ｄは第１図
のノードＡ−Ｄの電圧変化を示し、（ｅ）の工はＣ−Ｍ
ＯＳインバータ３に流れる電流工の変化を示す。また第
２図（ｅ）に於いて実線は従来の場合、破線は本実施例
の場合を示す。第２図において横軸は時間ｔを示してお
シ、第２図（ａ）〜（ｅ）の時間軸は一致している。第
１図の信号遅延回路は、例えばＣ−ＭＯＳスタッティッ
ク型ラフランダムアクセスメモリＲＡＭ）において書込
可能信号ＷＥを一定遅延時間τだけ遅延させてタイミン
グＩＳ［を行なう場合等に用いる。
第１図において、当該信号遅延回路は、Ｃ−ＭＯＳイン
バータ１、その後段に設けられたキャパシタ部２、さら
にその後段に設けられたＣ−ＭＯＳインバータ３を有し
ている。またＣ−ＭＯＳインバータ３には直列に電流制
限素子４が接続されている〇尚、図中Ａは信号入力端、
Ｄは出力端を示す。
バータ１、その後段に設けられたキャパシタ部２、さら
にその後段に設けられたＣ−ＭＯＳインバータ３を有し
ている。またＣ−ＭＯＳインバータ３には直列に電流制
限素子４が接続されている〇尚、図中Ａは信号入力端、
Ｄは出力端を示す。
Ｃ−ＭＯＳインバータ１はｎチャネル間Ｏ８ＦＥＴよシ
なる駆動トランジスタＱＤＩとこれに直列に接続された
ｐチャネルＭＯ８Ｆ’ＥＴ よシなる負荷用トランジス
タＱＬ□で構成されている。上記両トランジスタのドレ
インの結合点がキャパシタ部２に導ひかれている。キャ
パシタ部２はｐチャネルエンハンスメント形トランジス
タのソース−ドレインを共通接続し空乏層を用いて電荷
を蓄積するようにしたＭＯＳキャパシタＣ１とｎチャネ
ルデプレッション形トランジスタのソース・ドレインを
共通接続し上記同様にしたＭＯＳキャパシタＣ２から成
る。最終段のＣ−ＭＯＳインバータ３の駆動用トランジ
スタＱｐＪ■トランジスタＱＬ□はそれぞれ前述のトラ
ンジスタＱＤ、 ｌ ＱＬＩ と同様にして形成されて
いる。負荷用トランジスタＱＬ２のソースと電源ｖ０゜
との間、及び駆動用トランジスタＱＤ２のソース接地Ｇ
ＮＤ との間に、電流制限素子として抵抗器Ｒ，，Ｒ２
が接続されている。
なる駆動トランジスタＱＤＩとこれに直列に接続された
ｐチャネルＭＯ８Ｆ’ＥＴ よシなる負荷用トランジス
タＱＬ□で構成されている。上記両トランジスタのドレ
インの結合点がキャパシタ部２に導ひかれている。キャ
パシタ部２はｐチャネルエンハンスメント形トランジス
タのソース−ドレインを共通接続し空乏層を用いて電荷
を蓄積するようにしたＭＯＳキャパシタＣ１とｎチャネ
ルデプレッション形トランジスタのソース・ドレインを
共通接続し上記同様にしたＭＯＳキャパシタＣ２から成
る。最終段のＣ−ＭＯＳインバータ３の駆動用トランジ
スタＱｐＪ■トランジスタＱＬ□はそれぞれ前述のトラ
ンジスタＱＤ、 ｌ ＱＬＩ と同様にして形成されて
いる。負荷用トランジスタＱＬ２のソースと電源ｖ０゜
との間、及び駆動用トランジスタＱＤ２のソース接地Ｇ
ＮＤ との間に、電流制限素子として抵抗器Ｒ，，Ｒ２
が接続されている。
第１図に図示の回路の動作を第２図を参照して述べる。
入力端子Ａに、薔込可能信号ＷＥが第２図（ａ）の図示
の信号ＳＡの如く印加された場合、Ｃ−ＭＯＳインバー
タ１によシ反転され、その出力部（ノードＢ）における
信号ＳＢの波形は第２図（ｂ）に示すようになる。さら
にこの信号ＳＢはキャパシタ部２の静電容量で規定され
る時間おくれτを伴って立上がムノードＣにおける信号
Ｓ。の波形は第２図（ｅ）の如くなる。史に信号Ｓ。は
Ｃ−ＭＯＳインバータ３で反転され、入力信号と同極性
となる。
の信号ＳＡの如く印加された場合、Ｃ−ＭＯＳインバー
タ１によシ反転され、その出力部（ノードＢ）における
信号ＳＢの波形は第２図（ｂ）に示すようになる。さら
にこの信号ＳＢはキャパシタ部２の静電容量で規定され
る時間おくれτを伴って立上がムノードＣにおける信号
Ｓ。の波形は第２図（ｅ）の如くなる。史に信号Ｓ。は
Ｃ−ＭＯＳインバータ３で反転され、入力信号と同極性
となる。
以上は信号ＳＡの立下、！ｌｌ１時を中心に述べたが、
立上シ時は信号Ｓ。が放電特性を示すことを除きはソ上
記同様であることは容易に理解される。
立上シ時は信号Ｓ。が放電特性を示すことを除きはソ上
記同様であることは容易に理解される。
従って信号ＳＡの立下シ時から信号ＳＤの立下９時まで
一定の時間τの遅延が生ずる。
一定の時間τの遅延が生ずる。
次にＣ−ＭＯＳインバータ１，３に定常的に流れる電流
について考える。第２図（ｂ） 、 ’（ｃ）において
、Ｃ−ＭＯＳインバータへの入力電圧がΔｖ１で示ず範
囲にある期間は、ｐチャネル、ｎチャイル肉トランジス
タが導通状態となって定常電流■が第２図（ｅ）に実線
で示す如く流れる。この定常電流■が流れる期間は入力
信号の変化が急峻であれば第２図（ｂ）の如くΔＴであ
るが、第２図（Ｃ）の様に波形がなまっている場合には
ΔＴ′の期間定常電流工が流れることになり、Ｃ−ＭＯ
Ｓインバータを使用した意味がなくなってしまう。
について考える。第２図（ｂ） 、 ’（ｃ）において
、Ｃ−ＭＯＳインバータへの入力電圧がΔｖ１で示ず範
囲にある期間は、ｐチャネル、ｎチャイル肉トランジス
タが導通状態となって定常電流■が第２図（ｅ）に実線
で示す如く流れる。この定常電流■が流れる期間は入力
信号の変化が急峻であれば第２図（ｂ）の如くΔＴであ
るが、第２図（Ｃ）の様に波形がなまっている場合には
ΔＴ′の期間定常電流工が流れることになり、Ｃ−ＭＯ
Ｓインバータを使用した意味がなくなってしまう。
そこで本実施例に於いては、Ｃ−ＭＯＳインバータ３に
抵抗器Ｒ，、Ｒ２を接続して、定常型ｍＵＩを第２図（
ｅ）破線の如く制限している。すなわち、電流■のピー
ク値を低くおさえることにょシ低消費′亀力化をはかっ
ているのである。
抵抗器Ｒ，、Ｒ２を接続して、定常型ｍＵＩを第２図（
ｅ）破線の如く制限している。すなわち、電流■のピー
ク値を低くおさえることにょシ低消費′亀力化をはかっ
ているのである。
尚、抵抗器Ｒ１，Ｒ２の値は、キャパシタＣ，，Ｃ２の
静電容量値と伴う時定数、電流１１後段の回路の余ｉ、
Ｃ−ＭＯＳインバータを構成するトランジスタのオン抵
抗等を考慮して決定する。この実施例ではＶ ＝５Ｖ
とした場合、数にΩ程度である。
静電容量値と伴う時定数、電流１１後段の回路の余ｉ、
Ｃ−ＭＯＳインバータを構成するトランジスタのオン抵
抗等を考慮して決定する。この実施例ではＶ ＝５Ｖ
とした場合、数にΩ程度である。
Ｃ
また、上記抵抗器Ｒ１，Ｒ２はいずれか一方のみとする
ことができることは云うまでもない。
ことができることは云うまでもない。
また′電流制限素子４としては第１図に図示の抵抗器Ｒ
，、Ｒ２に限らず種々のものを用いることができる。例
えば第３図に図示の如く電流制限素子４としてディプレ
ーション形トランジスタＱ、、Ｑ２を抵抗成分として用
いることもできる。同様に、電流制限素子４として多結
晶シリコン、拡散層を用いることができる。
，、Ｒ２に限らず種々のものを用いることができる。例
えば第３図に図示の如く電流制限素子４としてディプレ
ーション形トランジスタＱ、、Ｑ２を抵抗成分として用
いることもできる。同様に、電流制限素子４として多結
晶シリコン、拡散層を用いることができる。
尚、本発明による信号遅延回路はＣＭＯ８−８ＲＡＭデ
バイスに用いることに限定されるものでないことは明ら
かであシ、葦だ実施例の構成に限定されるものでもない
。
バイスに用いることに限定されるものでないことは明ら
かであシ、葦だ実施例の構成に限定されるものでもない
。
（ｆ） 発明の効果
以上に述べたように、本発明によれば消費電力を増加さ
せることなく、所定の遅延特性を有する遅延回路を実現
できる。
せることなく、所定の遅延特性を有する遅延回路を実現
できる。
第１図は本発明の一芙施例としての１ぎ号遅延回路図、
第２図（ａ）〜（ｅ）は第１図回路の動作を示す波形図
であって、（ａ）〜（ｄ）は第１図回路のノードＡ〜Ｄ
における信号ＳＡ〜ＳＤヲ示すもの、及び（ｅ）は第１
図回路によシミ流が減少される状態を示すもの、８３図
は本発明の他の実施例としての信号遅延回路図、である
。 （符号の説明） １・・・Ｃ−ＭＯＳインバータ、 ２・・・キャパシタ部、 ３・・・Ｃ＝ＭＯＳインバータ、 ４・・・電流制限素子、 ＱＤｌ・ＱＤ２・ＱＬｌ・ＱＬｌ−）う７ジ７り・Ｃ＋
ｌＣ２・・・ＭＯＳキャパシタ、 Ｒ，、Ｒ２・・・抵抗器。
であって、（ａ）〜（ｄ）は第１図回路のノードＡ〜Ｄ
における信号ＳＡ〜ＳＤヲ示すもの、及び（ｅ）は第１
図回路によシミ流が減少される状態を示すもの、８３図
は本発明の他の実施例としての信号遅延回路図、である
。 （符号の説明） １・・・Ｃ−ＭＯＳインバータ、 ２・・・キャパシタ部、 ３・・・Ｃ＝ＭＯＳインバータ、 ４・・・電流制限素子、 ＱＤｌ・ＱＤ２・ＱＬｌ・ＱＬｌ−）う７ジ７り・Ｃ＋
ｌＣ２・・・ＭＯＳキャパシタ、 Ｒ，、Ｒ２・・・抵抗器。
Claims (1)
- 入力信号を受ける時定数回路と、該時定数回路の出力を
受ける相補型ＭＯ８インバータと、該相補型ＭＯ８イン
バータと高電位側又は低電位側の電源線との間に接続さ
れる電流制限素子とを具備することを特徴とする信号遅
延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58244336A JPS60137122A (ja) | 1983-12-26 | 1983-12-26 | 信号遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58244336A JPS60137122A (ja) | 1983-12-26 | 1983-12-26 | 信号遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60137122A true JPS60137122A (ja) | 1985-07-20 |
Family
ID=17117189
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58244336A Pending JPS60137122A (ja) | 1983-12-26 | 1983-12-26 | 信号遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60137122A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62190919A (ja) * | 1986-02-18 | 1987-08-21 | Matsushita Electric Ind Co Ltd | 低消費電流インバ−タ−チエイン |
| US5459424A (en) * | 1992-08-07 | 1995-10-17 | Sharp Kabushiki Kaisha | CMOS pulse delay circuit |
| EP0817383A2 (en) * | 1991-09-20 | 1998-01-07 | Motorola, Inc. | Driver circuit |
| JP2002124858A (ja) * | 2000-08-10 | 2002-04-26 | Nec Corp | 遅延回路および方法 |
| DE10200875B4 (de) * | 2001-05-29 | 2009-04-02 | Samsung Electronics Co., Ltd., Suwon | Einstellschaltung für die Übergangsverzögerung eines gepulsten Signals |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53106532A (en) * | 1977-02-28 | 1978-09-16 | Toshiba Corp | Logic circuit |
| JPS56107627A (en) * | 1980-01-31 | 1981-08-26 | Toshiba Corp | Pulse generating circuit |
-
1983
- 1983-12-26 JP JP58244336A patent/JPS60137122A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53106532A (en) * | 1977-02-28 | 1978-09-16 | Toshiba Corp | Logic circuit |
| JPS56107627A (en) * | 1980-01-31 | 1981-08-26 | Toshiba Corp | Pulse generating circuit |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62190919A (ja) * | 1986-02-18 | 1987-08-21 | Matsushita Electric Ind Co Ltd | 低消費電流インバ−タ−チエイン |
| JPH0777339B2 (ja) * | 1986-02-18 | 1995-08-16 | 松下電器産業株式会社 | 低消費電流インバ−タ−チエイン |
| EP0817383A2 (en) * | 1991-09-20 | 1998-01-07 | Motorola, Inc. | Driver circuit |
| EP0817383A3 (en) * | 1991-09-20 | 1998-01-28 | Motorola, Inc. | Driver circuit |
| US5459424A (en) * | 1992-08-07 | 1995-10-17 | Sharp Kabushiki Kaisha | CMOS pulse delay circuit |
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| DE10200875B4 (de) * | 2001-05-29 | 2009-04-02 | Samsung Electronics Co., Ltd., Suwon | Einstellschaltung für die Übergangsverzögerung eines gepulsten Signals |
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