JPS585031A - 論理素子 - Google Patents
論理素子Info
- Publication number
- JPS585031A JPS585031A JP56102789A JP10278981A JPS585031A JP S585031 A JPS585031 A JP S585031A JP 56102789 A JP56102789 A JP 56102789A JP 10278981 A JP10278981 A JP 10278981A JP S585031 A JPS585031 A JP S585031A
- Authority
- JP
- Japan
- Prior art keywords
- input
- turned
- shows
- delayed
- time constant
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、特に使用電力の少ない論理素子にかかる。
従来、ＣＭＯＳとして桐補トランジスタを共通入力で動
作させる低消費電力論理素子が用いられている。この素
子は、Ｐ，ｎ一方のトランジスタがオンとなる時他はオ
フとなって、定常状態では電源消費電力を要しないため
、低消費電力である。
作させる低消費電力論理素子が用いられている。この素
子は、Ｐ，ｎ一方のトランジスタがオンとなる時他はオ
フとなって、定常状態では電源消費電力を要しないため
、低消費電力である。
しかし、一方がオン、他方がオフとなる時両方が同時に
オンとなる期間があるので、大きい■頭電流が流れて電
力消費する欠点がある。
オンとなる期間があるので、大きい■頭電流が流れて電
力消費する欠点がある。
この発明は、オンとなるトランジスタの入力信号を若干
遅延させて、両トランジスタが共にオンとなる時間を小
にして、更に低消費電力とすることを要旨とする。
遅延させて、両トランジスタが共にオンとなる時間を小
にして、更に低消費電力とすることを要旨とする。
第１図は従来のＣＭＯＳを示す。１，２はそれぞれｎ及
びＰ型ＭＯＳトランジスタＴ１，Ｔ２であって、ゲート
電圧Ｖｉは共通で、例えば高電位入力でＴ１がオン、Ｔ
２がオフとなり出力ＶｏはＶｓｓあるいはＯとなる。
びＰ型ＭＯＳトランジスタＴ１，Ｔ２であって、ゲート
電圧Ｖｉは共通で、例えば高電位入力でＴ１がオン、Ｔ
２がオフとなり出力ＶｏはＶｓｓあるいはＯとなる。
第２図は横軸にＶｉ，縦軸にＶｏを示す。１３はＶｏを
示し、１４はスイッチ時上記の原因によりＩＤＳという
電源の通り抜け電流が生じることを示す。
示し、１４はスイッチ時上記の原因によりＩＤＳという
電源の通り抜け電流が生じることを示す。
第３図は本発明によるＣＭＯＳの改良回路を示す。Ｔ１
，Ｔ２のゲートには各々抵抗３，４、ダイオード５，６
、コンデンサ７，８並びに抵抗１０，１１とバイアスＶ
Ｂから成る回路がつながれている。ＶＢは図では３Ｖが
適当である。これらの回路はオンとなるトランジスタの
導通を少し遅らせ、両トランジスタが同時にオンとなる
ことを防止する。すなわち、Ｖｉがある正の値（図では
＋０．６Ｖ）となって、Ｔ１はオンとなる前に、抵抗３
とダイオード５を通しコンデンサ７が充電されるため、
Ｔ１のゲート電圧ＶＧ１は上昇が遅れる。同様にＶｉが
低電位となって、Ｔ１オフ、Ｔ２オンとなる前に、Ｔ２
のゲート電圧ＶＧ２は抵抗４、ダイオード６を通しコン
デンサ８を充電して、Ｔ２がオンとなる時刻が遅れる。
，Ｔ２のゲートには各々抵抗３，４、ダイオード５，６
、コンデンサ７，８並びに抵抗１０，１１とバイアスＶ
Ｂから成る回路がつながれている。ＶＢは図では３Ｖが
適当である。これらの回路はオンとなるトランジスタの
導通を少し遅らせ、両トランジスタが同時にオンとなる
ことを防止する。すなわち、Ｖｉがある正の値（図では
＋０．６Ｖ）となって、Ｔ１はオンとなる前に、抵抗３
とダイオード５を通しコンデンサ７が充電されるため、
Ｔ１のゲート電圧ＶＧ１は上昇が遅れる。同様にＶｉが
低電位となって、Ｔ１オフ、Ｔ２オンとなる前に、Ｔ２
のゲート電圧ＶＧ２は抵抗４、ダイオード６を通しコン
デンサ８を充電して、Ｔ２がオンとなる時刻が遅れる。
そこで、Ｔ１、Ｔ２共にオンとなる期間は減少する。
抵抗１０，１１はコンデンサ７，８の放電用であるが、
ダイオードに並列でもよい。この部の時定数はクロック
周期において十分放電するように選ぶ。
ダイオードに並列でもよい。この部の時定数はクロック
周期において十分放電するように選ぶ。
ダイオード５，６は抵抗３，４と直列にしてもよい。
両トランジスタが共にオンとなる時間は実質上０にもで
きるが、上記遅延が大き過ぎるとスイッチ特性が鈍くな
る。
きるが、上記遅延が大き過ぎるとスイッチ特性が鈍くな
る。
第４図は、上記の本発明の動作を波型で示す。
図は、Ｖｉがｔ１〜ｔ２の時間は高レベルに、他の時間
は低レベルとして、第３図ＶＧ１，ＶＧ２の変化の横■
を示す。
は低レベルとして、第３図ＶＧ１，ＶＧ２の変化の横■
を示す。
第５図は、第２図に対応する本発明による素子のスイッ
チ特性を示し、Ｖｏは少し緩かとなるが、ＩＤｓ，１４
’は減少している。抵抗３，４並びにコンデンサ６，７
は時定数ＣＲが第４図の過渡部に示す適当な形状となる
よう選ぶ。上記のようにＣｌが過大であると、スイッチ
波形が悪くなり、過小であると効果がない。抵抗は、例
えば１００Ω、容量１００ｐＦとすれば、過渡時間■は
Ｉｎｓ位となり、数ｎｓのスイッチング時間に適する。
チ特性を示し、Ｖｏは少し緩かとなるが、ＩＤｓ，１４
’は減少している。抵抗３，４並びにコンデンサ６，７
は時定数ＣＲが第４図の過渡部に示す適当な形状となる
よう選ぶ。上記のようにＣｌが過大であると、スイッチ
波形が悪くなり、過小であると効果がない。抵抗は、例
えば１００Ω、容量１００ｐＦとすれば、過渡時間■は
Ｉｎｓ位となり、数ｎｓのスイッチング時間に適する。
本発明における第３図３，４，５，６，７，８，９，１
０等の素子はＩＣ化することは容易であり、従来のＣＯ
ＭＳマスクにトランジスタで作られるダイオードや接合
容量その他のコンデンサ並びに拡散抵抗やＦＥＴによる
抵抗等を付加すればよい。これらは後述の保護回路と共
に生産できる。
０等の素子はＩＣ化することは容易であり、従来のＣＯ
ＭＳマスクにトランジスタで作られるダイオードや接合
容量その他のコンデンサ並びに拡散抵抗やＦＥＴによる
抵抗等を付加すればよい。これらは後述の保護回路と共
に生産できる。
本発明は、一般にスイッチトランジスタの入力電圧変化
を遅延させる他の任意の回路を応用できる。第６図はそ
の例で、第３図のＶＧ１としてトランジスタ１６を通し
そのベースの抵抗１７とコンデンサ１８により、Ｖｉの
正入力に対し、１６のベースが徐々に電位が上り、ＶＧ
１も徐々に上るようにする。Ｖｉ負入力に対しては１６
はオフになり、ＶＧ１〜０であるが、これは差支えない
。第３図Ｔ２に対しても同様にＮ型トランジスタを使え
ばよい。
を遅延させる他の任意の回路を応用できる。第６図はそ
の例で、第３図のＶＧ１としてトランジスタ１６を通し
そのベースの抵抗１７とコンデンサ１８により、Ｖｉの
正入力に対し、１６のベースが徐々に電位が上り、ＶＧ
１も徐々に上るようにする。Ｖｉ負入力に対しては１６
はオフになり、ＶＧ１〜０であるが、これは差支えない
。第３図Ｔ２に対しても同様にＮ型トランジスタを使え
ばよい。
第７図では、一般的に単安定回路２０を用いて入力信号
を遅延する場合を示す。単安定回路は周知の如く、パル
スを所定の時間遅らせるが、単安定回路２０が例えば正
入力で動作するようにして遅延パルスａ´を得て、一方
入力Ｖｉを２２で微分、２３でクリップして入力の後、
縁パルス２４を得る。
を遅延する場合を示す。単安定回路は周知の如く、パル
スを所定の時間遅らせるが、単安定回路２０が例えば正
入力で動作するようにして遅延パルスａ´を得て、一方
入力Ｖｉを２２で微分、２３でクリップして入力の後、
縁パルス２４を得る。
２１と２４でフリップフロップ２５を動作させ、Ｖｉの
入寮縁のみａ´まで遅れた波形で第３図のＴ１のゲート
ＶＧ１を駆動すればよい。このような入力の変換回路を
用いれば、入力の立上りや立下りは急峻なままとなるの
で、ＩＤｓは実際上０にできる。
入寮縁のみａ´まで遅れた波形で第３図のＴ１のゲート
ＶＧ１を駆動すればよい。このような入力の変換回路を
用いれば、入力の立上りや立下りは急峻なままとなるの
で、ＩＤｓは実際上０にできる。
本発明における第３図のような回路は、周知のゲート保
護回路と一部共通的に用いられる。
護回路と一部共通的に用いられる。
第８図は本発明素子に周知の保護回路をつけたものであ
る。ダイオード３０，３１は正の大スパイクをＶｓｓに
クランプし、ダイオード３２は負の大スパイクを０電位
にクランプする。しかし、ダイオード５，６があるので
、ダイオード３１，３２を省略することもできる。抵抗
１０，１１は勿論６，７と並列でもよく、抵抗３３，３
，４は低目に選んだ方がよい。
る。ダイオード３０，３１は正の大スパイクをＶｓｓに
クランプし、ダイオード３２は負の大スパイクを０電位
にクランプする。しかし、ダイオード５，６があるので
、ダイオード３１，３２を省略することもできる。抵抗
１０，１１は勿論６，７と並列でもよく、抵抗３３，３
，４は低目に選んだ方がよい。
第９図（ａ）は、本発明による論理素子を示す。モスト
トランジスタ１，２のゲートにはそれぞれ抵抗とダイオ
ード並びにコンデンサが図示の如くついている。
トランジスタ１，２のゲートにはそれぞれ抵抗とダイオ
ード並びにコンデンサが図示の如くついている。
第９図（ｂ）は第９図（ａ）の素子の動作を波形図で示
す。Ｖｉは入力波形で、その高い期間ｔ０〜ｔ１で抵抗
４０、ダイオード４１、抵抗４５に電流ｉ１が流れトラ
ンジスタ１のゲートは高電位でとは オンとなる。ｔ１〜ｔ２でダイオード４１にはキャリア
蓄積を持たせてあって、ｉ１は図示のように逆向きのス
パイク５５，５６を生じる。このスパイクは小容量５０
を介して、抵抗４２、ダイオード４３、抵抗４６から成
るトランジスタのゲート回路に結合し、その向きはオン
になろうとするので、ＶＧ２の立下りは６５，６６で示
すよう遅れる。同様にｉ２にも寿司のようにスパイク５
８が生じ、ＶＧ１に６０、６１のような立上りの遅れを
与える。
す。Ｖｉは入力波形で、その高い期間ｔ０〜ｔ１で抵抗
４０、ダイオード４１、抵抗４５に電流ｉ１が流れトラ
ンジスタ１のゲートは高電位でとは オンとなる。ｔ１〜ｔ２でダイオード４１にはキャリア
蓄積を持たせてあって、ｉ１は図示のように逆向きのス
パイク５５，５６を生じる。このスパイクは小容量５０
を介して、抵抗４２、ダイオード４３、抵抗４６から成
るトランジスタのゲート回路に結合し、その向きはオン
になろうとするので、ＶＧ２の立下りは６５，６６で示
すよう遅れる。同様にｉ２にも寿司のようにスパイク５
８が生じ、ＶＧ１に６０、６１のような立上りの遅れを
与える。
このようにして、ＶＧ１、ＶＧ２はオンに成る時期を遅
らされ、所期の目的を達する。第６図に示すように、バ
イポーラトランジスタをダイオードの代りに用いてもよ
い。
らされ、所期の目的を達する。第６図に示すように、バ
イポーラトランジスタをダイオードの代りに用いてもよ
い。
本発明の上記実施例はＣＭＯＳについて述べたが、勿論
相補バイポーラトランジスタ、ショクレトランジスタそ
の他のスイッチにも適用できる。
相補バイポーラトランジスタ、ショクレトランジスタそ
の他のスイッチにも適用できる。
本発明は上記特定例に限らず、種々の変形が可能である
。
。
第１図はＣＭＯＳを示す。第２図は第１図のＣＭＯＳの
特性を示す。第３図は本発明による論理素子を示す。第
４図は第３図の素子の波形図を示す。第５図は第３図の
素子の特性を示す。第６、７図は第３図の素子の部分変
形を示す。第８図は保護回路のついた本発明の回路を示
す。第９図（ａ）、（ｂ）は本発明による論理素子とそ
の動作図をそれぞれ示す。
特性を示す。第３図は本発明による論理素子を示す。第
４図は第３図の素子の波形図を示す。第５図は第３図の
素子の特性を示す。第６、７図は第３図の素子の部分変
形を示す。第８図は保護回路のついた本発明の回路を示
す。第９図（ａ）、（ｂ）は本発明による論理素子とそ
の動作図をそれぞれ示す。
Claims (1)
- Ｐ及びｎ型トランジスタの組合せから成るスイッチにお
いて、入力ディジタル信号によってオンとなる方のトラ
ンジスタの動作が実質上遅れるようにした論理素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56102789A JPS585031A (ja) | 1981-07-01 | 1981-07-01 | 論理素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56102789A JPS585031A (ja) | 1981-07-01 | 1981-07-01 | 論理素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS585031A true JPS585031A (ja) | 1983-01-12 |
Family
ID=14336884
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56102789A Pending JPS585031A (ja) | 1981-07-01 | 1981-07-01 | 論理素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS585031A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59196626A (ja) * | 1983-04-22 | 1984-11-08 | Nec Corp | 貫通電流を抑止した出力回路 |
| EP0251910A2 (en) * | 1986-06-25 | 1988-01-07 | Fujitsu Limited | CMOS output buffer circuit |
-
1981
- 1981-07-01 JP JP56102789A patent/JPS585031A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59196626A (ja) * | 1983-04-22 | 1984-11-08 | Nec Corp | 貫通電流を抑止した出力回路 |
| EP0251910A2 (en) * | 1986-06-25 | 1988-01-07 | Fujitsu Limited | CMOS output buffer circuit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4874971A (en) | Edge-sensitive dynamic switch | |
| JPS62234418A (ja) | パワ−アツプリセツト回路 | |
| US5155379A (en) | Clocked driver circuit stabilized against changes due to fluctuations in r.c. time constant | |
| JPH09121560A (ja) | フィルタコンデンサを有しないブートストラップライン電力供給レギュレータ | |
| US10804888B1 (en) | Delay circuit and electronic system equipped with delay circuit | |
| JPH0158896B2 (ja) | ||
| US4985645A (en) | BiCMOS logic circuit having a rapid output voltage falling-down property | |
| US6194935B1 (en) | Circuit and method for controlling the slew rate of the output of a driver in a push-pull configuration | |
| JPH0550892B2 (ja) | ||
| JPS585031A (ja) | 論理素子 | |
| CN110798187B (zh) | 一种上电复位电路 | |
| JPS60160726A (ja) | Ｃｍｏｓ駆動回路 | |
| JP2944277B2 (ja) | バッファ回路 | |
| JPS60137122A (ja) | 信号遅延回路 | |
| US5077492A (en) | Bicmos circuitry having a combination cmos gate and a bipolar transistor | |
| US4503344A (en) | Power up reset pulse generator | |
| JPH0116058B2 (ja) | ||
| JPS6243367B2 (ja) | ||
| JP2689628B2 (ja) | ドライバー回路 | |
| JPH0697796A (ja) | パワーオンリセット回路 | |
| JPS5880928A (ja) | 電源投入時リセツトトリガ自動発生回路 | |
| JPS604359Y2 (ja) | 双安定リレ−制御回路 | |
| JPH05145382A (ja) | パルス遅延回路 | |
| JPH04301921A (ja) | インバータ回路 | |
| JPH03248619A (ja) | 半導体出力回路 |