JPS60160726A - Ｃｍｏｓ駆動回路 - Google Patents
Ｃｍｏｓ駆動回路Info
- Publication number
- JPS60160726A JPS60160726A JP59015262A JP1526284A JPS60160726A JP S60160726 A JPS60160726 A JP S60160726A JP 59015262 A JP59015262 A JP 59015262A JP 1526284 A JP1526284 A JP 1526284A JP S60160726 A JPS60160726 A JP S60160726A
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- JP
- Japan
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- input
- channel transistor
- transistor
- gate
- inverter
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Classifications
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
- H03K17/162—Modifications for eliminating interference voltages or currents in field-effect transistor switches without feedback from the output circuit to the control circuit
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0005—Modifications of input or output impedance
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
- H03K5/151—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs
- H03K5/1515—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs non-overlapping
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、大型トランジスタで構成されたインバータ部
分を有する０ＭＯ３（ｃ ｏｍｐ ｌ ｅｍｅｎｔａｒ
ｙ ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔ
ｏｒ）駆動回路の改良に関する。
分を有する０ＭＯ３（ｃ ｏｍｐ ｌ ｅｍｅｎｔａｒ
ｙ ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔ
ｏｒ）駆動回路の改良に関する。
従来技術と問題点
一般に、ＣＭＯＳオフ・チップ・ドライバはＩＣ（ｉｎ
ｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）チップ外の重い負
荷、例えば、大入力容量或いは低入力抵抗である負荷を
駆動する為に大型、即ち、ゲート幅／ゲート長の比が大
きいトランジスタを用いている。
ｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）チップ外の重い負
荷、例えば、大入力容量或いは低入力抵抗である負荷を
駆動する為に大型、即ち、ゲート幅／ゲート長の比が大
きいトランジスタを用いている。
従って、そのインバータ部分がオンからオフに遷移する
際、即ち、ｐチャネル・トランジスタ及びｎチャネル・
トランジスタのゲートが共に中間レベルに在って両トラ
ンジスタがオンになったとき、電源−ｐチャネル・トラ
ンジスターｎチャネル・トランジスター接地の径路でか
なり大きな電流が流れる。
際、即ち、ｐチャネル・トランジスタ及びｎチャネル・
トランジスタのゲートが共に中間レベルに在って両トラ
ンジスタがオンになったとき、電源−ｐチャネル・トラ
ンジスターｎチャネル・トランジスター接地の径路でか
なり大きな電流が流れる。
この電流は、勿論、負荷を駆動するには役に立たず、単
にＩＣチップ内で消費される為、全体の消費電力の増大
を来し、特に、多数の出力ピンを有するマイクロ・プロ
セッサや同種の論理ＩＣ或いはＩＣチップ内部に於ける
メモリのアドレス・バッツァ回路等では消費電力増大の
主因をなしている。
にＩＣチップ内で消費される為、全体の消費電力の増大
を来し、特に、多数の出力ピンを有するマイクロ・プロ
セッサや同種の論理ＩＣ或いはＩＣチップ内部に於ける
メモリのアドレス・バッツァ回路等では消費電力増大の
主因をなしている。
このような無効電流が流れるのを抑制する為の一手段と
しては、インバータ部分を構成するｎチャネル及びｎチ
ャネル各トランジスタの闇値を高（し、該無効電流が流
れる時間を短くすることが考えられる。
しては、インバータ部分を構成するｎチャネル及びｎチ
ャネル各トランジスタの闇値を高（し、該無効電流が流
れる時間を短くすることが考えられる。
然しなから、そのような手段を採った場合、スイッチン
グ・スピードの低下は避けられない。
グ・スピードの低下は避けられない。
発明の目的
本発明は、インバータ部分を構成するｎチャネル・トラ
ンジスタ及びｎチャネル・トランジスタがオンからオフ
に或いはオフからオンに遷移する際に流れる無効電流を
低減できるようにすると共に各トランジスタの闇値を低
く設定することを可能にし、入力部分の駆動電圧が同一
の状態で比較した場合、出力インピーダンスをより低く
することができるようにする。
ンジスタ及びｎチャネル・トランジスタがオンからオフ
に或いはオフからオンに遷移する際に流れる無効電流を
低減できるようにすると共に各トランジスタの闇値を低
く設定することを可能にし、入力部分の駆動電圧が同一
の状態で比較した場合、出力インピーダンスをより低く
することができるようにする。
発明の構成
本発明のＣＭＯ３駆動回路は、ｎチャネル・トランジス
タ及びｎチャネル・トランジスタで構成されたインバー
タと、該インバータの入力側に設けられ該インバータの
入力波形が立ち上がる際には前記ｎチャネル・トランジ
スタに対してｎチャネル・トランジスタのゲート入力波
形を遅延させ且つ前記インバータの入力波形が立ち下が
る際には前記ｎチャネル・トランジスタに対してｎチャ
ネル・トランジスタのゲート入力波形を遅延させる回路
とを備えてなる構成になっている。
タ及びｎチャネル・トランジスタで構成されたインバー
タと、該インバータの入力側に設けられ該インバータの
入力波形が立ち上がる際には前記ｎチャネル・トランジ
スタに対してｎチャネル・トランジスタのゲート入力波
形を遅延させ且つ前記インバータの入力波形が立ち下が
る際には前記ｎチャネル・トランジスタに対してｎチャ
ネル・トランジスタのゲート入力波形を遅延させる回路
とを備えてなる構成になっている。
具体的には、インバータの入力波形が低レベルから高レ
ベルに遷移する際、オン状態に向かうｎチャネル・トラ
ンジスタのゲート入力波形を遅延させ、且つ、ｎチャネ
ル・トランジスタのそれは遅延させないようにし、また
、インバータの入力波形が高レベルから低レベルに遷移
する際は前記と逆にするものである。
ベルに遷移する際、オン状態に向かうｎチャネル・トラ
ンジスタのゲート入力波形を遅延させ、且つ、ｎチャネ
ル・トランジスタのそれは遅延させないようにし、また
、インバータの入力波形が高レベルから低レベルに遷移
する際は前記と逆にするものである。
これに依り、前記インバータのスイッチング期間中に前
記ｎチャネル・トランジスタとｎチャネル・トランジス
タの両方がオン状態となる期間を短縮することが可能と
なり無効電流は大幅に低減される。
記ｎチャネル・トランジスタとｎチャネル・トランジス
タの両方がオン状態となる期間を短縮することが可能と
なり無効電流は大幅に低減される。
発明の実施例
第１図は本発明一実施例を表す要部回路図である。
図に於いて、Ｑｌはｎチャネル・トランジスタ、Ｑ２は
ｎチャネル・トランジスタ、Ｄｌ及びＤ２はダイオード
、Ｒ１及びＲ２は抵抗、ｙ ｉｎはインバータの入力信
号、Ｖｏｔは出力信号、■ｃｃは正側電源レベル、Ｖ
ｓｓは接地側電源レベルをそれぞれ示している。
ｎチャネル・トランジスタ、Ｄｌ及びＤ２はダイオード
、Ｒ１及びＲ２は抵抗、ｙ ｉｎはインバータの入力信
号、Ｖｏｔは出力信号、■ｃｃは正側電源レベル、Ｖ
ｓｓは接地側電源レベルをそれぞれ示している。
この実施例では、抵抗Ｒ１及びトランジスタＱｌの入力
容量及び抵抗Ｒ２及びトランジスタＱ２の入力容量で、
それぞれＣＲ時定数を構成し、インバータの入力波形を
遅延させるようになっている。そして、入力信号Ｖ ｉ
ｎが立ち上がる際、導通から遮断に転するｎチャネル・
トランジスタＱ１のゲートには入力波形を遅延させずに
伝える為、ダイオードＤ１で抵抗Ｒ１をパイ・バスする
。即ち、インバータへの入力波形が立ち上がる際は、ト
ランジスタＱｌのゲート電圧は初期には接地側電源レベ
ルＶ、、であり、トランジスタＱ１の入力容量はダイオ
ードＤ１を介して急速に充電され、トランジスタＱ１は
カット・オフされる。また、その際のトランジスタＱ２
のゲート電圧も初期には接地側電源レベルＶ ｓｓであ
り、これをインバータの入力波形が立ち上がりで正側電
源レベルＶ ｃｃに上昇させる為には、ダイオードＤ２
はオフ状態であるから抵抗Ｒ２を介してトランジスタＱ
２のゲートを充電しなければならない。従って、該ゲー
トの充電は遅延を受け、トランジスタＱ１のターン・オ
フ完了以前にはトランジスタＱ２がターン・オンするこ
とはない。
容量及び抵抗Ｒ２及びトランジスタＱ２の入力容量で、
それぞれＣＲ時定数を構成し、インバータの入力波形を
遅延させるようになっている。そして、入力信号Ｖ ｉ
ｎが立ち上がる際、導通から遮断に転するｎチャネル・
トランジスタＱ１のゲートには入力波形を遅延させずに
伝える為、ダイオードＤ１で抵抗Ｒ１をパイ・バスする
。即ち、インバータへの入力波形が立ち上がる際は、ト
ランジスタＱｌのゲート電圧は初期には接地側電源レベ
ルＶ、、であり、トランジスタＱ１の入力容量はダイオ
ードＤ１を介して急速に充電され、トランジスタＱ１は
カット・オフされる。また、その際のトランジスタＱ２
のゲート電圧も初期には接地側電源レベルＶ ｓｓであ
り、これをインバータの入力波形が立ち上がりで正側電
源レベルＶ ｃｃに上昇させる為には、ダイオードＤ２
はオフ状態であるから抵抗Ｒ２を介してトランジスタＱ
２のゲートを充電しなければならない。従って、該ゲー
トの充電は遅延を受け、トランジスタＱ１のターン・オ
フ完了以前にはトランジスタＱ２がターン・オンするこ
とはない。
トランジスタＱ１及びＱ２のターン・オン或いはターン
・オフのタイミング設定は、トランジスタＱ１及びＱ２
、抵抗Ｒ１及びＲ２で構成される入力容量で任意に設定
することができ、トランジスタＱ１及びＱ２がオンして
いる期間を僅かにオーバ・ランプさせることも可能であ
るし、一方がオフしてから他方をオンさせるようにする
ことも可能である。
・オフのタイミング設定は、トランジスタＱ１及びＱ２
、抵抗Ｒ１及びＲ２で構成される入力容量で任意に設定
することができ、トランジスタＱ１及びＱ２がオンして
いる期間を僅かにオーバ・ランプさせることも可能であ
るし、一方がオフしてから他方をオンさせるようにする
ことも可能である。
第２図は第１図に見られる回路の主要な点に於ける信号
の波形を表すタイミング・チャートであり、第１図に関
して説明した部分と同部分は同記号で指示しである。
の波形を表すタイミング・チャートであり、第１図に関
して説明した部分と同部分は同記号で指示しである。
この図を参照すると本発明の原理を容易に理解すること
ができる。
ができる。
図に於いて、ｔは時間、ｖｔｈ（ｐ）はｎチャネル・ト
ランジスタＱ１の閾値電圧、ｖｔｈ（ｎ）はｎチャネル
・トランジスタＱ２の閾値電圧、ｔ。
ランジスタＱ１の閾値電圧、ｖｔｈ（ｎ）はｎチャネル
・トランジスタＱ２の閾値電圧、ｔ。
及びｔ２は時刻をそれぞれ示している。
インバータへの入力信号Ｖ ｉ ｎは略そのままの波形
でトランジスタＱ１のゲートに入力される。そして、ト
ランジスタＱ１は１＝１．以降にオフとなる。
でトランジスタＱ１のゲートに入力される。そして、ト
ランジスタＱ１は１＝１．以降にオフとなる。
トランジスタＱ２への入力波形はトランジスタＱｌに対
して遅延され、１＝１２以降にオンとなる。
して遅延され、１＝１２以降にオンとなる。
従って、トランジスタＱ１及びＱ２と抵抗Ｒ１及びＲ２
とで構成される時定数を適当に選択し、ｔ、≦ｔ２とす
れば、無効電流を完全に無くすることができる。
とで構成される時定数を適当に選択し、ｔ、≦ｔ２とす
れば、無効電流を完全に無くすることができる。
実際には、無効電流を零にする条件とすると、インバー
タの動作は遅くなる傾向があるので、消費電力との兼ね
合いで、前記ｔ、及び１．は適当な値に定める。
タの動作は遅くなる傾向があるので、消費電力との兼ね
合いで、前記ｔ、及び１．は適当な値に定める。
入力信号Ｖ ｉ ｎが立ち下がる場合は、遅延ばｎチャ
ネル・トランジスタＱ１に対して行われ、動作としては
、前記説明と逆のことが起こるだけであり、効果として
は変わりない。
ネル・トランジスタＱ１に対して行われ、動作としては
、前記説明と逆のことが起こるだけであり、効果として
は変わりない。
前記実施例に於けるダイオードＤＩ及びＤ２はＭＩＳ
（ｍｅｔａｌ １ｎｓｕｌａｔｏｒ ｓｅｍｉｃｏｎｄ
ｕｃｔｏｒ））ランジスタをダイオード接続することに
依って容易に実現することができる。このようにした方
が、ｐｎ接合ダイオードのように、少数キャリヤ注入に
伴うキャリヤの蓄積に依るスイッチング遅延等が起こら
ず、むしろ、好ましい結果が得られる。
（ｍｅｔａｌ １ｎｓｕｌａｔｏｒ ｓｅｍｉｃｏｎｄ
ｕｃｔｏｒ））ランジスタをダイオード接続することに
依って容易に実現することができる。このようにした方
が、ｐｎ接合ダイオードのように、少数キャリヤ注入に
伴うキャリヤの蓄積に依るスイッチング遅延等が起こら
ず、むしろ、好ましい結果が得られる。
第３図は本発明に於ける他の実施例の要部回路図であり
、第１図に関して説明した部分と同部分は同記号で指示
しである。
、第１図に関して説明した部分と同部分は同記号で指示
しである。
図に於いて、Ｒは抵抗を示している。
この実施例では、入力信号Ｖｉ、、が立ち上がる際は、
トランジスタＱｌに対しては、そのゲートに入力波形が
ダイオードＤ１を介して略そのまま伝達され、トランジ
スタＱ２に対しては、ダイオードＤＩ及び抵抗Ｒを介し
て伝達されるので、トランジスタＱ２への入力波形は遅
延される。また、入力信号Ｖ ｉｎが立ち下がる際は、
前記と逆の動作が行われる。
トランジスタＱｌに対しては、そのゲートに入力波形が
ダイオードＤ１を介して略そのまま伝達され、トランジ
スタＱ２に対しては、ダイオードＤＩ及び抵抗Ｒを介し
て伝達されるので、トランジスタＱ２への入力波形は遅
延される。また、入力信号Ｖ ｉｎが立ち下がる際は、
前記と逆の動作が行われる。
このようにすると、所要部品として、抵抗が１本減少す
るから、集積度向上の為に望ましい。
るから、集積度向上の為に望ましい。
第４図は本発明に於ける更に他の実施例の要部回路図で
あり、第１図に関して説明した部分と同部分は同記号で
指示しである。
あり、第１図に関して説明した部分と同部分は同記号で
指示しである。
図に於いて、Ｑ３及びＱ４はディプレッション型ＭＩＳ
トランジスタをそれぞれ示している。
トランジスタをそれぞれ示している。
この実施例では、トランジスタＱ３が第１図に見られる
実施例のダイオードＤｉ十抵抗Ｒ１の、トランジスタＱ
４が同じくダイオードＤ２＋抵抗Ｒ２のそれぞれの役目
を果しているものであり、動作としては全く変わらない
。
実施例のダイオードＤｉ十抵抗Ｒ１の、トランジスタＱ
４が同じくダイオードＤ２＋抵抗Ｒ２のそれぞれの役目
を果しているものであり、動作としては全く変わらない
。
発明の効果
本発明のＣＭＯ３駆動回路は、ｎチャネル・トランジス
タ及びｎチャネル・トランジスタで構成されたインバー
タと、該インバータの入力側に設けられ該インバータの
入力波形が立ち上がる際には前記ｎチャネル・トランジ
スタに対してｎチャネル・トランジスタのゲート入力波
形を遅延させ且つ前記インバータの入力波形が立ち下が
る際には前記ｎチャネル・トランジスタに対してｎチャ
ネル・トランジスタのゲート入力波形をちえいさせる回
路とを備える構成を採っているので、インバータのスイ
ッチング期間中にｎチャネル・トランジスタとｎチャネ
ル・トランジスタの両方がオンになる期間を任意且つ充
分に短く設定することができ、無効電流が流れる量を抑
制することができ、回路全体の消費電力を節減すること
が可能である。
タ及びｎチャネル・トランジスタで構成されたインバー
タと、該インバータの入力側に設けられ該インバータの
入力波形が立ち上がる際には前記ｎチャネル・トランジ
スタに対してｎチャネル・トランジスタのゲート入力波
形を遅延させ且つ前記インバータの入力波形が立ち下が
る際には前記ｎチャネル・トランジスタに対してｎチャ
ネル・トランジスタのゲート入力波形をちえいさせる回
路とを備える構成を採っているので、インバータのスイ
ッチング期間中にｎチャネル・トランジスタとｎチャネ
ル・トランジスタの両方がオンになる期間を任意且つ充
分に短く設定することができ、無効電流が流れる量を抑
制することができ、回路全体の消費電力を節減すること
が可能である。
また、本発明を実施すると、各トランジスタの闇値電圧
を低く設定することができるので、同一電圧で入力部分
が駆動された際、出力インピーダンスをより低くするこ
とも可能である。
を低く設定することができるので、同一電圧で入力部分
が駆動された際、出力インピーダンスをより低くするこ
とも可能である。
第１図は本発明一実施例の要部回路図、第２図は本発明
の詳細な説明する為の第１図に於ける主要な点の信号波
形を示すタイミング・チャート、第３図及び第４図はそ
れぞれ本発明に於ける他の実施例の要部回路図をそれぞ
れ表している。 図に於いて、Ｑｌはｐチャネル・トランジスタ、Ｑ２は
ｎチャネル・トランジスタ、Ｄｌ及びＤ２はダイオード
、Ｒ１及びＲ２は抵抗、Ｖ ｉｎはインバータの入力信
号、Ｖ ｏ ｔは出力信号、Ｖ ｃｃは正側電源レベル
、Ｖ ｓｓは接地側電源レベル、ｔは時間、Ｖｔｈ（１
））はｐチャネル・トランジスタＱ１の闇値電圧、Ｖい
（ｎ）はｎチャネル・トランジスタＱ２の闇値電圧、ｔ
ｌ及びｔ２は時刻をそれぞれ示している。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − 第１図 第２図 ｔ２ｏｔ 第３図 第４図
の詳細な説明する為の第１図に於ける主要な点の信号波
形を示すタイミング・チャート、第３図及び第４図はそ
れぞれ本発明に於ける他の実施例の要部回路図をそれぞ
れ表している。 図に於いて、Ｑｌはｐチャネル・トランジスタ、Ｑ２は
ｎチャネル・トランジスタ、Ｄｌ及びＤ２はダイオード
、Ｒ１及びＲ２は抵抗、Ｖ ｉｎはインバータの入力信
号、Ｖ ｏ ｔは出力信号、Ｖ ｃｃは正側電源レベル
、Ｖ ｓｓは接地側電源レベル、ｔは時間、Ｖｔｈ（１
））はｐチャネル・トランジスタＱ１の闇値電圧、Ｖい
（ｎ）はｎチャネル・トランジスタＱ２の闇値電圧、ｔ
ｌ及びｔ２は時刻をそれぞれ示している。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − 第１図 第２図 ｔ２ｏｔ 第３図 第４図
Claims (1)
- ｐチャネル・トランジスタ及びｎチャネル・トランジス
タで構成されたインバータと、該インバータの入力側に
設けられ該インバータの入力波形が立ち上がる際には前
記ｐチャネル・トランジスタに対してｎチャネル・トラ
ンジスタのゲート入力波形を遅延させ且つ前記インバー
タの入力波形が立ち下がる際には前記ｎチャネル・トラ
ンジスタに対してｐチャネル・トランジスタのゲート入
力波形を遅延させる回路とを備えてなることを特徴とす
るＣＭＯ３駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59015262A JPS60160726A (ja) | 1984-02-01 | 1984-02-01 | Ｃｍｏｓ駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59015262A JPS60160726A (ja) | 1984-02-01 | 1984-02-01 | Ｃｍｏｓ駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60160726A true JPS60160726A (ja) | 1985-08-22 |
Family
ID=11883936
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59015262A Pending JPS60160726A (ja) | 1984-02-01 | 1984-02-01 | Ｃｍｏｓ駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60160726A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS635553A (ja) * | 1986-06-25 | 1988-01-11 | Fujitsu Ltd | バツフア回路 |
| EP0327078A2 (en) * | 1988-02-04 | 1989-08-09 | Kabushiki Kaisha Toshiba | Trimming resistor network |
| JPH01228319A (ja) * | 1988-03-09 | 1989-09-12 | Fuji Electric Co Ltd | 半導体集積回路 |
| JPH0235533U (ja) * | 1988-08-26 | 1990-03-07 | ||
| JPH0286212A (ja) * | 1988-09-21 | 1990-03-27 | Nec Corp | 出力バツフア回路 |
| JPH03230618A (ja) * | 1990-02-05 | 1991-10-14 | Nec Corp | 出力バッファ回路 |
| WO1992016052A1 (en) * | 1991-03-05 | 1992-09-17 | Vlsi Technology, Inc. | Digital output buffer and method |
-
1984
- 1984-02-01 JP JP59015262A patent/JPS60160726A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS635553A (ja) * | 1986-06-25 | 1988-01-11 | Fujitsu Ltd | バツフア回路 |
| EP0327078A2 (en) * | 1988-02-04 | 1989-08-09 | Kabushiki Kaisha Toshiba | Trimming resistor network |
| JPH01228319A (ja) * | 1988-03-09 | 1989-09-12 | Fuji Electric Co Ltd | 半導体集積回路 |
| JPH0235533U (ja) * | 1988-08-26 | 1990-03-07 | ||
| JPH0286212A (ja) * | 1988-09-21 | 1990-03-27 | Nec Corp | 出力バツフア回路 |
| JPH03230618A (ja) * | 1990-02-05 | 1991-10-14 | Nec Corp | 出力バッファ回路 |
| WO1992016052A1 (en) * | 1991-03-05 | 1992-09-17 | Vlsi Technology, Inc. | Digital output buffer and method |
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