JPH03230618A - 出力バッファ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、出力バッファ回路に関し、特に、出力端子に
接続された負荷容量を充放電する際の電源、ＧＮＤの電
位変動（以下、単にノイズという）を抑制せしめた出力
バッファ回路に関する。

［従来の技術］ 第６図に、ノイズ対策を施さない従来の出力バッファ回
路を示す。ＣＣＩ、ＳＳＩはそれぞれ、出力バッファ回
路ＯＢに配線された電源線、ＧＮＤ線を示す、Ｉｎは、
本出力バッファ回路の入力信号であって、本例において
は、メモリセル内に記憶されたデータであるセンスアン
プ回路の出力信号が用いられている。○ｕｔは、本出力
バッファ回路の出力端子である。ＯＥ、στ−は制御信
号であって、読み出しモード時は、それぞれＨ”“′Ｌ
”になる信号である。本例では、読み出しモード時のみ
を説明する為、それぞれＨ”、″Ｌ″に固定されている
ものとする。Ｃ５１、Ｑ５□、Ｃ５５、Ｃ５６、Ｃ５９
、Ｑ６□、Ｑ７□はそれぞれ、ｐチャネルエンハンスメ
ント型ＭＯＳＦＥＴ　（以下、ｐＥ−ＭＯＳＦＥＴとい
う）、Ｃ５３、Ｃ５４、Ｃ５７、Ｑ５ｇ、Ｃ６０，Ｃ６
２、Ｃ７２はそれぞれ、ｎチャネルエンハンスメント型
ＭＯＳＦＥＴ　（以下、ｎＥＭＯＳＦＥＴという）であ
る。

Ｆ　Ｅ　Ｔ　Ｑ　５１〜Ｑ　５４はＮＯＲゲート１を構
成しており、また、ＦＥＴＣ５５〜、８はＮＡＮＤゲー
ト２を構成しているが、制御信号ｏＥ、σ■がそれぞれ
“Ｈ”、“Ｌ”に固定されていることにより、ゲート１
．２はそれぞれインバータとして動作している。

第９図は、出力バッファ回路と内部回路およびパッケー
ジの外部端子との間に存在する寄生インダクタンス、寄
生容量、寄生抵抗を模式的に示したものである。同図に
おいて、ｃｃ、ｓｓはそれぞれ、電源、ＧＮＤの外部端
子を、ＳＵＢは基板を示す、Ｌｃｃｓはパッケージの電
源リードの寄生インダクタンスを、Ｌ　ＣＣＰは電源の
ボンディング線の寄生インダクタンスを、Ｒｃｃｌから
ＲｅＯ２、ＣｃｃｌからＣＣＣ５は、集積回路内の電源
線の寄生抵抗、寄生容量を等価的に示したものである。

また、Ｌ　＄５３はパッケージのＧＮＤリードの寄生イ
ンダクタンスを、Ｌ　ＳＳＰはＧＮＤのボンディング線
の寄生インダクタンスを、Ｒ５５ｌからＲ５５ｓ、Ｃｓ
ｓｔからＣｓ５ｓはＧＮＤ線の寄生抵抗、寄生容量をそ
れぞれ等価的に示したものである。Ｃ，１は出力バッフ
ァ回路ＯＢのウェルと基板との間の容量、Ｃ５１は、Ｏ
ＢのＧＮＤ線Ｓ８１と同電位の拡散層と基板との間の容
量を示す。

Ｋはセンスアンプ回路等の内部回路を示し、この内部回
路に給電を行う電源線Ｐは電源パッドＣｃｐへ、同ＧＮ
Ｄ線ＱはＧＮＤパッドｓｓｐへそれぞれ接続されている
。ＣＬは出力端子Ｏｕｔへ接続された外部負荷容量を示
す。

ＣＣ１，ＣＣＪ、ＣＣＫは、それぞれ内部回路にの電源
端子を、ＳＳ１．ＳＳＪ、ＳＳＫは、それぞれ内部回路
にのＧＮＤ端子を示す、また、Ｒｃｃｒ　、ＲＣＣＪ　
、　Ｒｃｃ＊は電源パッドＣＣＰと内部回路にの各電源
端子との間の寄生抵抗であり、Ｒｓｓ＋　、　Ｒ５５Ｊ
　、Ｒ８５ＫはＧＮＤパッドＳＳＰと内部回路にの各Ｇ
ＮＤ端子との間に存在する寄生抵抗である。

以下の説明において、出力をドライブするｐＥ−ＭＯＳ
ＦＥＴとｎＥ−ＭＯＳＦＥＴを合わせて最終段バッファ
という。

第７図、第８図は、第９図の出力バッファ回路０８部分
に、第６図に示す回路を接続し、入力信号Ｉｎを’Ｌ”
−“Ｈ”、”Ｈ”　−”Ｌ”に変化させた時の各節点の
電圧波形（第７図）、ＧＮＤ線ＳＳＩ、ＧＮＤパッドｓ
ｓｐの電圧変動［第８図（ａ）］、出力バッファ回路Ｏ
Ｂの最終段バッファのＦＥＴＣ７２、Ｑフ１に流れる電
流［第８図（ｂ）］、同Ｑ７２、Ｃ７１に流れる電流の
時間微分（ｄｌ／ｄＬ）の値［第８図（Ｃ）］を示した
ものである。

次に、第６図から第９図を参照して、第６図に示す出力
バッファ回路がスイッチングした時の各節点の電圧変化
、各ＭＯＳＦＥＴに流れる電流変化について説明する。

なお、以下の説明において電源電圧Ｖ。０は８ｖである
ものとする。

（１）入力信号ＩｎがＬ′°→゛Ｈ”と変化した時節点
Ａ４、Ｃ４がＨ″→“Ｌ　”に（図示しない〉、節点Ｂ
４、Ｄ４がＬ′°→”　Ｈ”に変化する。この時、ＦＥ
ＴＣ７１、Ｃ７２が共に導通する時間が存在し、最終段
バッファで電源線ＣＣＩからＧＮＤ線ＳＳ１に向かって
貫通電流が流れる。このため、電源線ＣＣ１、電源バッ
ドＣＣＰの電圧が一瞬低下し、その後貫通電流がなくな
ると、インダクタンスＬｃｃｓ　、　Ｌｃｃｐにより逆
起電力が発生し、ＣＣＩ、ＣＣＰの電圧は、８Ｖを越し
、第７図に示すように、振動する。

また、Ｆ　Ｅ　Ｔ　Ｑ　７□が導通すると、節点Ｄ４の
“Ｌ　”→”Ｈ”の波形が急峻なため、第８図（ｂ）に
示すように、出力端子○ｕｔからＧＮＤＩ！Ｓ　Ｓ　１
に向かって放電電流が急激に流れる。このため、インダ
クタンスＬｓｓｓ　、　Ｌｓｓｐにより起電力が発生し
、ＧＮＤＩｉＳＳ　１、ＧＮＤパッドＳＳＰの電圧は、
第８図（ａ）に示すように、急激に上昇する。Ｓ８１、
ＳＳＰの電圧の値は、第８図（ｃ）に示したｄＩ　（Ｃ
７２）　／　ｄｔに比例した値である。出力端子○ｕｔ
に接続された負荷容量の放電が進み、節点０４の電圧が
低下すると、ＦＥＴＣ７２が３極管領域で動作するよう
になる。ＦＥＴＣ７２に流れる電流Ｉ（Ｑ）２）が減少
し始めると、ｄｌ（Ｑ７ｚ）／ｄｔの値が負になり、イ
ンダクタンスＬｓｓｐ　＋　Ｌｓｓｓによる逆起電力に
より、ＳＳＰの電圧は０■より低下し、以後振動するこ
とになる。

その後、節点０４の電圧が低下するに従い、Ｉ（Ｑ　７
□）の値も減少し、ＳＳＩ、ｓｓｐの電圧はＯＶで平衡
する。なお、Ｆ　Ｅ　Ｔ　Ｑ　７□の導通時に、ＧＮＤ
ＩｉＳＳ１の電圧がＧＮＤパッドｓｓｐのそれより高い
のは、ＳＳ１からＳＳＰに流れる電流による電位上昇の
ためである。

（２）入力信号Ｉｎが“Ｈ”→“Ｌ　”と変化した時節
点Ａ４、Ｃ４がＬ”→“Ｈ”に（図示しない）、節点Ｂ
４、Ｄ４が“Ｈ”→”Ｌ”に変化する。このとき、（１
）の場合と同様に、最終段バッファでＣＣＩからＳＳＩ
に向かって貫通電流が流れる。このため、第７図および
第８図（ａ）の波形に示されるように、ＲｃｃｌからＲ
Ｃｏ５による電位降下の為、電源線ＣＣＩの電圧が一旦
下がり、これに応じてＧＮＤ線ＳＳ１、ＧＮＤバッドＳ
ＳＰの電圧が上昇する。この貫通電流がなくなると、イ
ンダクタンスＬｃｃｓ　、　Ｌｃｃｐにより逆起電力が
発生し、電源パッドＣＣＰの電圧は振動する。同時に、
インダクタンスＬｓｓｓ　、　Ｌｓｓｐでも起電力が発
生し、ＧＮＤ線ＳＳ１、ＧＮＤパッドｓｓｐの電圧は振
動することになる。

また、ＦＥＴＣ７１が導通すると、節点Ｂ４のＨ”−”
Ｌ”の波形変化が急峻なため、第８図（ｂ）の波形に示
すように、電源線ＣＣＩから出力端子Ｏｕｔに向かって
充電電流が急激に流れる。このため、インダクタンスＬ
ｃｃｓ　、　Ｌｃｃｐによる起電力が発生し、その分、
電源パッドｃｃｐ、電源線ＣＣ１の電位が低下する。

ここで、Ｉ（Ｃ７１）がＩ（Ｃ７２）より少ない理由は
、Ｃ７１のゲート幅／ゲート長（以下、単にＷ／Ｌと記
す）の値が、Ｃ７２のそれよりも小さく設計されている
なめである。

出力負荷容量の充電が進み、節点０４の電圧が上昇する
と、ＦＥＴＣ７１が３極管領域で動作するようになって
、Ｃ７１に流れる電流が減少する。これに伴い、ｄｌ　
（Ｑ　７１　）　／　ｄｔの値が負になり、インダクタ
ンスし。ｃｐ　、　Ｌｃｃｓによる逆起電力のため電源
バッドＣＣＰの電圧が８Ｖより上昇する。以後、この電
位変動は貫通電流分による振動電圧に重畳して振動する
ことになる。

その後、節点０４の電圧が上昇するに従い、■（Ｑ７１
＞の値も減少し、電源線ｃｃｉ、電源パッドＣＣＰの電
圧は８Ｖで平衡する。

第９図に示すように、電源パッドＣＣＰは、電源線Ｐ、
寄生抵抗Ｒｃｃ＋　、ＲＣＣＪ　、　Ｒｃｃｘを介して
内部回路にの各電源端子に接続され、また、ＧＮＤパッ
ドＳＳＰは、ＧＮＤＩｉＱ、寄生抵抗Ｒ５５、Ｒ５５Ｊ
、Ｒ５５ｘを介して内部回路にの各ＧＮＤ端子に接続さ
れている。したがって、第６図に示す出力バッファ回路
を半導体装置に搭載した場合、出力バッファ回路がスイ
ッチングする際に電源パッド、ＧＮＤパッドに発生する
ノイズが、センスアンプ回路、入力バッファ回路等の内
部回路の電源、ＧＮＤに伝達され、これらの回路の誤動
作を誘発する。そして、このノイズが大きい場合には、
半導体装置内に正帰還がかかり、半導体装置が発振する
状態にいたることがある。

第１０図は、ノイズ対策を施した従来の出力バッファ回
路の回路図である。第６図と同一の部分には同一の記号
が付せられているので、重複した説明は省略する。Ｑ４
□、Ｑ４□、Ｑ４５、Ｑ４６はそれぞれｐＥ−ＭＯＳＦ
ＥＴであり、Ｑ４３、Ｑ４４、Ｑ４７、Ｑａａはそれぞ
れｎＥ−ＭＯＳＦＥＴである６Ｒ３１はＦＥＴＱ５９と
Ｑ６ｏとのドレイン同士の接続点（節点Ｂ３）とＦＥＴ
Ｑａ＋のゲート（節点Ｅ３）の間に接続された抵抗、Ｒ
３□はＦＥＴＱ６＋とＱ６２とのドレイン同士の接続点
く節点Ｄ３）とＦＥＴ　Ｑ　ｓ□のゲート（節点Ｆ３）
の間に接続された抵抗であって、これらの抵抗Ｒ３１、
Ｒ９２は共にＩＫΩ乃至数にΩの値に設計されている。

第１０図に示す出力バッファ回路は、上述した第６図の
出力バッファ回路の欠点を克服するために、 ■　最終段バッファで貫通電流を防止する回路構成、 ■　最終段バッファのｐＥ−ＭＯＳＦＥＴ、ｎＥＭＯ５
ＦＥＴのゲートの電圧波形をなまらせる回路構成、 を採ったものである。

すなわち、■に関してはＮＯＲゲート１の論理しきい値
をＮＡＮＤゲート２の論理しきい値よりも低く設定した
もので、例えば、ＮＯＲゲート１の論理しきい値は３Ｖ
に、ＮＡＮＤゲート２の論理しきい値は５Ｖになるよう
に、ＦＥＴＱ４１がらＦＥＴＱ４ｇの各部は設計されて
いる。このようにすることにより、入力信号Ｉｎの“Ｌ
”→“Ｈ”変化をＮＯＲゲート１がＮＡＮＤゲート２よ
りも早く検出するようになり、節点Ｂ３が“Ｌ”→Ｈ″
に立ち上がるタイミングが、節点Ｄ３が立ち上がるタイ
ミングに比べて早くなる。また、入力信号Ｉｎの“′Ｈ
”→“Ｌ″変化ＮＡＮＤゲート２がＮＯＲゲート１より
も早く検出するため、節点Ｄ３が“Ｈ”→“Ｌ”に立ち
下がるタイミングが、節点Ｂ３が立ち下がるタイミング
に比べて早くなる。

また、■に関しては、抵抗Ｒ３Ｉ、Ｒ３２をそれぞれ節
点Ｂ３とＲ３の間、節点Ｄ３とＲ３の間に接続すること
により、この抵抗と、最終段バッファのゲート容量とで
節点Ｆ３の“Ｌ”→“Ｈ”の波形、節点Ｅ３の“Ｈ”→
“Ｌ”の波形をなまらせる。

ここで、第１０図の回路では、そのスイッチングスピー
ドが、第６図の回路のそれと同一になるように、抵抗Ｒ
３１、Ｒ１２の抵抗値およびＦＥＴＱ８１、Ｑ８２のＷ
／Ｌが設計されているものとする。

例えば、第６図のＦＥＴＱフ１、Ｑフ２のＷ／Ｌが、そ
れぞれ２５０／２．５．２５０／２．５に設計されてい
る時、抵抗Ｒ３１、Ｒ３２の値は共にＩＫΩに、ＦＥＴ
Ｑｇｔ、Ｑ８□のＷ／Ｌはそれぞれ３５０／２．５．３
５０／２．５に設計されている。

第１１図、第１２図は、第１０図の回路を第９図の出力
バッファ回路ＯＢ部分に接続し、信号Ｉｎを“Ｌ″→“
Ｈ″　　”Ｈ”→“Ｌ”と変化させた時の各節点の電圧
波形（第１１図）、ＧＮＤ線ＳＳ１、ＧＮＤパッドｓｓ
ｐの電圧変動［第１２図（ａ）］、最終段バッファのＦ
ＥＴＱ８２とＱ８、に流れる電流［第１２図（ｂ）コ、
Ｆ　Ｅ　Ｔ　Ｑ８２とＱａｌに流れる電流の時間微分ｄ
ｉ／ｄｔの値［第１２図（ｃ、）］を示したものである
。

［発明が解決しようとする課題］ 第１１図に示されるように、第１０図の従来例回路では
、”　Ｌ　”→“Ｈ“変化時において、節点Ｂ３の電圧
の方が節点Ｄ３の電圧より先に立ち上がり、゛Ｈ゛°−
“Ｌ　”変化時には節点Ｄ３の電圧の方が節点Ｂ３側よ
り先に立ち下がっている。また、立ち上がり、立ち下が
り時において、節点Ｅ３、Ｒ３の電圧変化は緩やかにな
されている。しかし、第１２図（ｃ）と第８図（ｃ）と
を比較して、ｄｌ／ｄｔの値はそれ程小さくなっておら
ず、そのため電圧振動は依然として残っている。

これは、第１０図の回路構成では、入力信号ＩｎがＬ″
→”Ｈ”となった時には、節点Ｅ３の”Ｌ”→”Ｈ”の
波形が、節点Ｆ３のＬ″→Ｈ°”の波形と同様になまり
、そのため、Ｆ　ＥＴＱ８、のターンオフが遅れ、Ｆ　
Ｅ　Ｔ　Ｑ　ｓ□が導通したときにはまだ導通しており
、また、入力信号Ｉｎ’が”Ｈ″→”Ｌ″となった時に
は、節点Ｆ３の“Ｈ→°“Ｌ”の波形が、節点Ｅ３の“
Ｈ”→“Ｌ”の波形と同様になまるため、ＦＥＴＱ８２
のターンオフが遅れ、ＦＥＴＱ８ｔが導通した瞬間には
、まだＦＥＴＱ８２も導通していて、最終段バッファで
貫通電流が流れるからである。そのため、第１０図の従
来回路は、最終段バッファがスイッチングした時の電源
、ＧＮＤのノイズが大きく、センスアンプ回路、入力バ
ッファ回路等の内部回路を誤動作させる恐れのあるもの
であった。

また、第１０図の従来例回路では、ノイズ対策を強化す
るために、付加した抵抗Ｒ５１、Ｒ３２の抵抗値を高く
設定すると、ＦＥＴＱａｌ、ＱＪ１２を非導通にするた
めの時間が長期化して回路のスイッチング動作が遅くな
る。

さらに、抵抗体としては通常ポリシリコンまたは拡散層
が用いられるが、通常、ポリシリコン、拡散層の層抵抗
（ρＳ）は数１０Ω／口であるので、数にΩの抵抗を得
る場合、例えば、ρ５−４０Ω／口とし、抵抗幅を１０
μｍとすると、Ｒ−２にΩの抵抗を得るためには、拡散
層の長さを５００μｍ程度にする必要がある。そのため
、第１０図に示した回路では、出力バッファ回路がしめ
るブロックサイズが大きくなり、チップサイズの増大化
を伴う欠点がある。

［課題を解決するための手段］ 本発明の出力バッファ回路は、出力端子が第１の端子に
接続された第１の論理回路と、入力端子が前記第１の論
理回路の入力端子と共通に接続され出力端子が第２の端
子に接続された第２の論理回路と、ゲートが第１の可変
インピーダンス素子を介して前記第１の端子に、ソース
が高位側電源に、ドレインが出力端子に接続されたｐＥ
−ＭＯＳＦＥＴと、ゲートが第２の可変インピーダンス
素子を介して第２の端子に、ソースが低位側電源に、ト
レインが出力端子に接続されたｎＥ−ＭＯＳＦＥＴとを
有するものであって、前記第１の可変インピーダンス素
子は、ｐＥ−ＭＯＳＦＥＴのゲートへ向かう方向の電流
に対するインピーダンスが、逆方向の電流に対するイン
ピーダンスより低いインピーダンスを呈する素子であり
、前記第２の可変インピーダンス素子は、ｎＥ−ＭＯＳ
ＦＥＴのゲートへ向かう方向の電流に対するインピーダ
ンスが、逆方向の電流に対するインピーダンスより高い
インピーダンスを呈する素子である。

第１、第２の可変インピーダンス素子は、ゲートがトレ
インに接続されたｎチャネル（またはｐチャネル）デイ
プレッション型ＭＯＳＦＥＴにより構成されうる。

さらに、本発明によれば、第１の論理回路の論理しきい
値が、第２の論理回路のそれとは異なっており、同一の
入力信号に対する出力の立ち上がりタイミングが第１の
論理回路の方が早く、同一の入力信号に対する出力の立
ち下がりタイミングが第１の論理回路の方が遅くなるよ
うになされている。

［実施例］ 次に、本発明の実施例について、図面を参照して説明す
る。

第１図は、本発明の第１の実施例を示す回路図である。

同図において、第１０図の部分と同等の部分には同一の
記号が付せられているので、重複した説明を省略する。

Ｑｌ、はドレインとゲートが共通にＦＥＴＱ５９とＱ６
０との共通トレイン接続点（節点Ｂｌ）に、ソースがＦ
　Ｅ　Ｔ　Ｑ　１１のゲート（節点Ｅｌ）に接続された
ｎチャネルディプレッション型ＭＯＳＦＥＴ　（以下、
ｎＤ−ＭＯＳＦＥＴという）、Ｑ１０はドレインとゲー
トが共通にＦＥＴ　Ｑ　１□のゲート（節点Ｆｌ）に、
ソースがＣ６１とＱ６□との共通ドレイン接続点く節点
ＤＩ）に接続されたｎＤ−ＭＯＳＦＥＴである。ｎ　Ｄ
　−Ｍ　Ｏ５ＦＥＴのしきい値は約−３Ｖに設定されて
いる。

Ｑ　＋　１はｐ　Ｅ−ＭＯＳ　Ｆ　ＥＴ、　Ｑ１０はｎ
　Ｅ−ＭＯＳＦＥＴである。上記Ｆ　Ｅ　Ｔ　Ｑ　１□
〜Ｑ１４のＷ／Ｌの値は、第１図の回路のスイッチング
スピードが第６図の回路のスイッチングスピードと同一
になるように設計されている。例えば、第６図のＦＥＴ
　Ｑ　７１、Ｑ７□のＷ／Ｌが、それぞれ２５０／２゜
５．２５０／２．５に設計されている時、ＦＥＴＱｒｓ
、ＱｓａのＷ／Ｌは共に４０／４に、ＦＥＴＱ１０、Ｃ
１２のＷ／Ｌは、それぞれ３５０／２．５．４００／２
．５に設計されている。

また、本実施例では、説明を簡単にする為に、ＦＥＴＱ
５９、Ｃ６０，Ｃ６１、Ｃ６２はすべて同一の電流駆動
能力をもつように回路設計されているものとする。

第２図、第３図は、第１図に図示された回路を第９図に
おける出力バッファ回路０８部分に接続し、入力信号Ｉ
ｎをＬ”→”Ｈ”、“Ｈ”→Ｌ”に変化させた時の各節
点の電圧波形（第２図）　、ＧＮＤＩｉＳＳ　１、ＧＮ
ＤパッドＳＳＰの電圧変動［第３図（ａ）］、最終段バ
ッファを構成するＦＥＴＣ１２とＱｌｌに流れる電流［
第３図（ｂ）］、ＦＥＴＱＩ２とＱｌｌに流れる電流の
時間微分（ｄｉ／ｄｔ）の値［第３図（Ｃ）］を示した
ものである。

第４図（ａ）は、ＦＥＴＱｒｓとＣ６０とからなる直列
接続回路に流れる電流と、節点Ｅ１に印加される電圧と
の関係（Ｌｌ）　、ＦＥＴＣ６０が短絡され、節点Ｂ１
がＧＮＤ電位の時のＦＥＴＣ１３に流れる電流と、節点
Ｅ１に印加される電圧との関係（Ｌ＋ｉ）−およびＦＥ
ＴＱｔｉが短絡され、節点Ｂ１が節点Ｅ１の電位と同電
位となされた時のＦＥＴＱｂｏに流れる電流と、節点Ｅ
１に印加される電圧との関係（Ｌ６ｏ）を、ＶＧ＝ＳＶ
の時について示したものである。

また、第４図（ｂ）は、ＦＥＴＣ１４とＣ６２とからな
る直列接続回路に流れる電流と、節点Ｆ１に印加される
電圧との関係（Ｌ２　）　、ＦＥＴＣ６２が短絡され、
節点Ｄ１がＧＮＤ電位となされた時のＦＥＴＣ１４に流
れる電流と、節点Ｆ１に印加される電圧との関係（Ｌｅ
４）、およびＦＥＴＱｔａが短絡され、節点Ｄ１の電位
が節点Ｆ１の電位と同電位となされた時のＦＥＴＣ６２
に流れる電流と、節点Ｆ１に印加される電圧との関係（
Ｌ６２）を、Ｖａ　＝ＳＶの場合について示したもので
ある。第４図（ａ）、（ｂ）において、特性曲線Ｌ６０
とＬ６２とは同一の曲線を示している。

ところで、ＦＥＴの特性から明らかなように、ＦＥＴＱ
う９とＱｌｓとの直列接続回路がＦＥＴＱ、、のゲート
を充電する場合には、第４図（ｂ）の特性曲線Ｌ２と同
様の特性を示し、ＦＥＴＣ６１とＣ１４との直列接続回
路がＦＥＴＣ１２のゲートを充電する場合には、第４図
（ａ）の特性曲線Ｌ１と同様の特性を示す。

次に、第１図乃至第４図を参照して、本実施例回路の動
作について説明する。

（１）入力信号ＩｎがＬ°°−”Ｈ”と変化した時節点
Ａ１、Ｃ１が“Ｈ”→”　Ｌ　”に（図示しない）、節
点Ｂ１、ＤｌがＬ”→“Ｈ”に変化する。この時、従来
技術で述べたように、ＮＯＲゲート１の論理しきい値は
、ＮＡＮＤゲート２の論理しきい値より低く設定されて
いるため、節点Ｂ１のＬ”→゛″Ｈ“の立ち上がりタイ
ミングの方が節点Ｄ１の“Ｌ”→“Ｈ”の立ち上がりタ
イミングよりも早くなる。

節点Ｅ１は、ＦＥＴＱ９９とＣ１３を通して充電される
が、このときの電流電圧特性は、第４図（ｂ）のＬ２で
表わされる特性と同様な特性となり、この直列回路の電
流値は、ＦＥＴＱ５９単独の５極管領域の電流値とほぼ
同一になるため、節点Ｅ１の充電速度は高く、この節点
の電圧立ち上がり波形は、第２図に示すように急峻にな
る。

一方、節点Ｆ１は、Ｆ　Ｅ　Ｔ　Ｑ　ｂ□とＣ１４を通
して充電されるが、このときの電流電圧特性は、第４図
（ａ）のり、で表わされる特性と同様な特性となり、Ｆ
ＥＴＱ６．とＱ１４とが直列に接続されたときの節点Ｆ
１を充電する充電電流は、ＦＥＴＱ６□単独のときの充
電電流に比べ小さくなる。したがって、節点Ｆ１の充電
速度は、第２図に示すように、節点Ｅ１の充電速度より
も遅くなり、節点Ｆ１の立ち上がり波形はなまる。

したがって、最終段バッファに貫通電流が流れることな
く、かつ、出力端子Ｏｕｔに接続された負荷容量の放電
は、徐々に行なわれることになる。

このため、第３図（ｂ）、（ｃ）に示すように、Ｆ　Ｅ
　Ｔ　Ｑ　１□の放電電流の増加速度が、従来技術の第
７図のＦＥＴＱフ２、第１２図のＦＥＴ０ａｔの放電電
流の値に比べ小さくなる。したがって、ＦＥＴ　Ｑ　１
□が導通した時に発生するＧＮＤ線ＳＳＩ、ＧＮＤパッ
ドＳＳＰの電位上昇は、従来技術の場合に比べ少なく、
また、波形も滑らかであり振動振幅も小さい、また、最
終段バッファで貫通電流が流れることがないため、第２
図に示すように、電源パッドＣＣＰの電圧変動もない。

（２１入力信号Ｉｎが°′Ｈ”→“Ｌ”と変化した時節
点Ａｌ、Ｃ１が°゛Ｌ”−″Ｈ”に（図示しない）、節
点Ｂ１、Ｄｌが°Ｈ”→“Ｌ　”に変化する。この時、
ＮＯＲゲート１の論理しきい値は、ＮＡＮＤゲート２の
論理しきい値より低く設定されているため、節点Ｄ１の
“Ｈ”→“Ｌ”の立ち下がりタイミングの方が節点Ｂ１
の“Ｈ”→“Ｌ”の立ち下がりタイミングよりも早くな
る。

節点Ｆ１は、ＦＥＴ０ａｔとＱ６□を通して放電される
が、このときの電流電圧特性は、第４図（ｂ）のＬ２で
表わされる特性となり、この直列回路の電流値は、ＦＥ
ＴＱ６２単独の５極管領域の電流値とほぼ同一になる。

したがって、節点Ｆ１の放電速度は高く、この節点の電
圧立ち下がり波形は急峻となる。

一方、節点Ｅ１は、ＦＥＴＱＩＳとＱ６０を通して放電
されるが、このときの電流電圧特性は、第４図（ａ）の
Ｌｌで表わされる特性となり、このときの節点Ｅ１を放
電する放電電流は、ＦＥＴＱ６゜単独のときの放電電流
に比べ小さくなる。したがって、節点Ｅ１の放電速度は
、第２図に示すように、節点Ｆ１の放電速度よりも遅く
なり、節点Ｅ１の立ち下がり波形はなまる。

そのため、最終段バッファに貫通電流が流れることはな
く、かつ、出力端子○ｕｔに接続された負荷容量の充電
は、徐々に行なわれることになる。

その結果、第３図（ｂ）、（ｃ）に示すように、Ｆ　Ｅ
　Ｔ　Ｑ　ｌ　１の充電電流の増加速度が、従来技術の
第７図のＦＥＴ０ａｔ、第１２図のＦＥＴ０ａｔの充電
電流の増加速度に比べ緩やかになり、ｄｌ（Ｑ＋ｔ）／
ｄｔの値は、ｄｌ　（Ｑ７１）　／　ｄｔ、　ｄＩ　（
Ｑｓｓ＞　／　ｄｔの値に比べ小さくなる。したがって
、Ｆ　Ｅ　Ｔ　Ｑ　１、が導通した時に発生する電源線
ＣＣ１の電圧低下は、従来技術の場合に比べ少なくなり
、また、電源パッドＣＣＰの電圧変動の振幅は、第２図
に示すように、８Ｖからほとんど変動しないようになる
。

また、この時最終段バッファで貫通電流が流れることが
ないので、第３図（ａ）に示すように、ＧＮＤｍｓｓ　
１、ＧＮＤパッドｓｓｐの電圧変動は極めて低くなる。

第５図は、本発明の第２の実施例を示す回路図である。

この実施例は、本発明を、大容量を駆動するＸデコーダ
バッファに適用した例である。

第５区において、Ｑ２□、Ｑ２２、Ｑ２３、Ｑ２フ、Ｑ
２９、Ｑ３３は、ｐＥ−ＭＯＳＦＥＴ、Ｑ２４、Ｑ２５
、Ｑ２６、Ｑ２ｇ、Ｑ　ｓｏ、　Ｑ　ｓａは、ｎＥ−Ｍ
ＯＳＦＥＴである。

Ｑｓｔ、Ｑ３２は、本発明に従って挿入されたｐチャネ
ルディプレッション型ＭＯ５ＦＥＴ　（以下、ｐＤ−Ｍ
ＯＳＦＥＴという）であって、ここにｐチャネル型のＦ
ＥＴを用いたことにより、ゲートの接続位置が先の実施
例の場合と逆になされている。

Ａｔ、Ａｊ、Ａｋはアドレス入力であって、これらのア
ドレス入力により、１つのＸデコーダバッファが選択さ
れる０本例の場合、Ａｉ、Ａｊ、Ａｋがすべて“Ｈ”に
なると、第５図に示すＸデコーダバッファが選択される
こととなり、節点Ｇ２の電圧が０■になり、出力端子Ｘ
ｎに付加された容量に充電された電荷が放電される。ま
た、アドレス人力Ａｉ、Ａｊ、Ａｋの中のいずれかが“
Ｌ”になると、第５図に示すＸデコーダバッファは非選
択となり、節点Ｇ２の電位が電源電位に向かって立ち上
がり、出力端子Ｘｎに付加された容量が電源電位にまで
充電される。

第２の実施例においても、第１の実施例と同様に、Ｘデ
コーダバッファが選択された時は、節点Ｆ２の充電が、
電流制限効果をもつｐ　Ｄ−ＭＯ５ＦＥＴＱ３２を通し
て行なわれる為、節点Ｆ２の°゛Ｌ”→“Ｈ“の立ち上
がり速度が、節点Ｅ２のそれに比べ遅くなり、節点Ｆ２
の”Ｌ”→″゛Ｈ′の波形がなまる。

才な、Ｘデコーダバッファが非選択になった時は、節点
Ｅ２の放電が、電流制限効果をもつｐＤＭ　ＯＳ　Ｆ　
Ｅ　Ｔ　Ｑ　ｓ　１を通して行なわれる為、節点Ｅ２の
”Ｈ”→“Ｌ”の立ち下がり速度が、節点Ｆ２のそれに
比べ遅くなり、節点Ｅ２の“′Ｈ”→“Ｌ”の波形がな
まる。

従って、節点Ｂ２と節点Ｄ２の立ち上がり、立ち下がり
タイミングが同一に設定されている本実施例回路におい
ても、ＦＥＴＱ３３とＧ３４に貫通電流が流れることは
なく、かつ、ＦＥＴＱｓｓによる出力端子Ｘｎの充電、
Ｇ３４による出力端子Ｘｎの放電が徐々に行われること
になる。

なお、ＦＥＴＱ３３とＱＳ４に流れる貫通電流をより完
全に阻止するために、第２の実施例に対し、第１のイン
バータ３の論理しきい値と第２のインバータ４の論理し
きい値とを、例えば、前者を５Ｖ、後者を３ｖというよ
うに、異ならしめる変更を加えることができる。

［発明の効果コ 以上述べたように、本発明の出力バッファ回路は、最終
段バッファを構成するｐＥ−ＭＯＳＦＥＴおよびｎ　Ｅ
　−Ｍ　ＯＳ　Ｆ　Ｅ　Ｔと、そのそれぞれのゲートを
駆動する論理回路との間に、ｎ　Ｄ　−Ｍ　０ＳＦＥＴ
あるいはｐＤ−ＭＯＳＦＥＴのような可変インピーダン
ス素子を接続し、その可変インピーダンス素子が最終段
バッファを構成する各ＦＥＴを導通させる信号に対して
電流制限効果をもつようにしたものであるので、次の効
果を奏することができる。

１、最終段バッファに貫通電流が流れない。

２、　出力負荷容量を充放電する電流の増加スピードが
緩やかであり（ｄＩ／ｄｔ）の値が小さい。

従って、本発明によれば、出力バッファ回路がスイッチ
ングした時に発生する電源およびＧＮＤの電位変動（ノ
イズ）が少なくなり、高速度、低ノイズで動作する出力
バッファ回路を提供することができる。

また、本発明は、電流制限素子としてポリシリコン抵抗
等を用いるものではないので、第１０図の従来例の場合
より出力バッファを縮小化することができ、チップサイ
ズの増大化を防ぐことができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示す回路図、第２図乃
至第４図はその動作説明図、第５図は本発明の第２の実
施例を示す回路図、第６図は従来例を示す回路図、第７
図、第８図はその動作説明図、第９図は、出力バッファ
回路に関連した寄生素子を示す等価回路図、第１０図は
改良従来例を示す回路図、第１１図、第１２図はその動
作説明図ある。 Ｉｎ・・・入力信号、　Ｏｕｔ・・・出力端子、　Ａ１
〜Ｆ１．０１、Ｂ２、Ｄ２、Ｇ２、Ａ３〜Ｆ３．０３、
Ａ４〜Ｄ４．０４・・・節点、　ＣＣＩ、ＣＣＫ・・・
電源線、　ＣＣＰ・・・電源パッド、　ＳＳＩ、ＳＳＫ
・・・ＧＮＤ線、　　ｓｓｐ・・・ＧＮＤバッド、　Ａ
ｉ、Ａｊ、Ａｋ・・・アドレス入力、　Ｘｎ・・・出力
端子、　Ｇ１３、Ｇ１４・・・ｎチャネルディプレッシ
ョン型ＭＯＳＦＥＴ、　　Ｑｓｌ、Ｇ３２・・・ｐチャ
ネルディプレッション型ＭＯＳＦＥＴ。

Claims (3)

【特許請求の範囲】
1. （１）第１の論理回路と、 入力端子が前記第１の論理回路の入力端子と共通に接続
   され、前記第１の論理回路の出力信号と同相の信号を出
   力する第２の論理回路と、 ソースが高位側電源に接続されドレインが出力端子に接
   続されたｐチャネルエンハンスメント型ＭＯＳＦＥＴと
   、 ソースが低位側電源に接続されドレインが出力端子に接
   続されたｎチャネルエンハンスメント型ＭＯＳＦＥＴと
   、 前記第１の論理回路の出力端子と前記ｐチャネルエンハ
   ンスメント型ＭＯＳＦＥＴのゲートとの間に接続された
   、前記第１の論理回路の出力端子から前記ｐチャネルエ
   ンハンスメント型ＭＯＳＦＥＴのゲートへ向かう電流に
   対するインピーダンスが逆方向の電流に対するインピー
   ダンスより低い第１の可変インピーダンス素子と、 前記第２の論理回路の出力端子と前記ｎチャネルエンハ
   ンスメント型ＭＯＳＦＥＴのゲートとの間に接続された
   、前記第２の論理回路の出力端子から前記ｎチャネルエ
   ンハンスメント型ＭＯＳＦＥＴのゲート方向へ向かう電
   流に対するインピーダンスが逆方向の電流に対するイン
   ピーダンスより高い第２の可変インピーダンス素子と、 を具備する出力バッファ回路。
2. （２）前記第１の可変インピーダンス素子が、ゲートが
   前記第１の論理回路の出力端子に接続されたｎチャネル
   ディプレッション型ＭＯＳＦＥＴまたはゲートが前記ｐ
   チャネルエンハンスメント型ＭＯＳＦＥＴのゲートに接
   続されたｐチャネルディプレッション型ＭＯＳＦＥＴで
   あり、前記第２の可変インピーダンス素子が、ゲートが
   前記ｎチャネルエンハンスメント型ＭＯＳＦＥＴのゲー
   トに接続されたｎチャネルディプレッション型ＭＯＳＦ
   ＥＴまたはゲートが前記第２の論理回路の出力端子に接
   続されたｐチャネルディプレッション型ＭＯＳＦＥＴで
   ある請求項１記載の出力バッファ回路。
3. （３）前記第１の論理回路の出力信号の立ち上がりタイ
   ミングが前記第２の論理回路の出力信号のそれより早く
   、かつ、前記第１の論理回路の出力信号の立ち下がりタ
   イミングが前記第２の論理回路の出力信号のそれより遅
   くなるように、前記第１の論理回路の論理しきい値が前
   記第２の論理回路の論理しきい値とは異ならしめられて
   いる請求項１または２記載の出力バッファ回路。