JP2585128Y2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2585128Y2 JP2585128Y2 JP11256890U JP11256890U JP2585128Y2 JP 2585128 Y2 JP2585128 Y2 JP 2585128Y2 JP 11256890 U JP11256890 U JP 11256890U JP 11256890 U JP11256890 U JP 11256890U JP 2585128 Y2 JP2585128 Y2 JP 2585128Y2
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- Japan
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Description
【考案の詳細な説明】 産業上の利用分野 この考案は、半導体集積回路に関し、特に薄膜トラン
ジスタ液晶パネルのドライバの最終段のアンプ等の高速
のスイッチングを必要とする出力バッファを含む半導体
集積回路に関する。
ジスタ液晶パネルのドライバの最終段のアンプ等の高速
のスイッチングを必要とする出力バッファを含む半導体
集積回路に関する。
従来の技術 従来、この種の出力バッファは、オペアンプを用いた
ボルテージホロアで構成され、第２図に示すように出力
端子OUTが逆相入力端子−と接続されたオペアンプ１個
で構成されていた。
ボルテージホロアで構成され、第２図に示すように出力
端子OUTが逆相入力端子−と接続されたオペアンプ１個
で構成されていた。
ところでこのオペアンプは例えば図３に示す回路のオ
ペアンプAMP1のように、ＰチャンネルMOSトランジスタQ
1,Q2,NチャンネルMOSトランジスタQ3,Q4,Q5により差動
アンプを構成し、トランジスタQ3,Q4のそれぞれのゲー
トを逆相入力端子−，正相入力端子＋とする。電源ライ
ンVccと接地ラインGndの間にＰチャンネルMOSトランジ
スタQ6とＮチャンネルMOSトランジスタQ7をドレインど
うしで直列接続して配置し、そのドレインをオペアンプ
AMP1の出力端子OUTとする。ＮチャンネルMOSトランジス
タQ5,Q7のゲートは共通接続されて一定の電圧Vr1が与え
られ、トランジスタQ5,Q7にはそれぞれドレインに所定
値以上の電圧が印加されるとき一定の電流I1,I2が流
れ、差動アンプの正相出力でＰチャンネルMOSトランジ
スタQ6を駆動して両入力端子＋，−の電圧に応じた電圧
を出力端子OUTに出力する。
ペアンプAMP1のように、ＰチャンネルMOSトランジスタQ
1,Q2,NチャンネルMOSトランジスタQ3,Q4,Q5により差動
アンプを構成し、トランジスタQ3,Q4のそれぞれのゲー
トを逆相入力端子−，正相入力端子＋とする。電源ライ
ンVccと接地ラインGndの間にＰチャンネルMOSトランジ
スタQ6とＮチャンネルMOSトランジスタQ7をドレインど
うしで直列接続して配置し、そのドレインをオペアンプ
AMP1の出力端子OUTとする。ＮチャンネルMOSトランジス
タQ5,Q7のゲートは共通接続されて一定の電圧Vr1が与え
られ、トランジスタQ5,Q7にはそれぞれドレインに所定
値以上の電圧が印加されるとき一定の電流I1,I2が流
れ、差動アンプの正相出力でＰチャンネルMOSトランジ
スタQ6を駆動して両入力端子＋，−の電圧に応じた電圧
を出力端子OUTに出力する。
出力バッファの動作は、入力端子INからの時間と共に
変動する電圧がオペアンプを通して出力端子OUTから出
力される。
変動する電圧がオペアンプを通して出力端子OUTから出
力される。
ところで、出力端子OUTに接続された負荷を等価的に
負荷容量Ｃとすると、負荷容量Ｃが例えば100PF程度と
比較的大きい場合はその充放電、すなわち出力電圧VOUT
の波形的な傾きの立ち上がり及び立ち下がりに時間を要
し、その周期を速くしにくくする。
負荷容量Ｃとすると、負荷容量Ｃが例えば100PF程度と
比較的大きい場合はその充放電、すなわち出力電圧VOUT
の波形的な傾きの立ち上がり及び立ち下がりに時間を要
し、その周期を速くしにくくする。
図３の回路の動作において、まずオペアンプ入力端子
＋の電圧VINが低い時、トランジスタQ4の抵抗は大き
く、そのドレイン電圧は高く、したがってトランジスタ
Q6の抵抗が大きくなっている。一方トランジスタQ7のゲ
ートには一定の電圧が与えられて、一定の抵抗に保持さ
れて、トランジスタQ6-Q7の接続点、すなわち出力端子O
UTの出力電圧VOUTは低くなっている。この状態でオペア
ンプの入力端子＋の電圧VINが高く変わった際には、ト
ランジスタQ4の抵抗は小さくなり、そのドレイン電圧が
低くなり、トランジスタQ6の抵抗が低くなり、トランジ
スタQ7に流れる電流I2に加え負荷容量Ｃを充電する電流
が流れ出力電圧VOUTを比較的急速に高める。
＋の電圧VINが低い時、トランジスタQ4の抵抗は大き
く、そのドレイン電圧は高く、したがってトランジスタ
Q6の抵抗が大きくなっている。一方トランジスタQ7のゲ
ートには一定の電圧が与えられて、一定の抵抗に保持さ
れて、トランジスタQ6-Q7の接続点、すなわち出力端子O
UTの出力電圧VOUTは低くなっている。この状態でオペア
ンプの入力端子＋の電圧VINが高く変わった際には、ト
ランジスタQ4の抵抗は小さくなり、そのドレイン電圧が
低くなり、トランジスタQ6の抵抗が低くなり、トランジ
スタQ7に流れる電流I2に加え負荷容量Ｃを充電する電流
が流れ出力電圧VOUTを比較的急速に高める。
この状態でオペアンプの入力端子＋の電圧VINが低く
なると、前記の通りトランジスタQ6の抵抗が高くなり電
流は少なくなり、負荷容量Ｃに貯えられた電荷はトラン
ジスタQ7の電流I2により放電し、出力電圧VOUTは低くな
る。しかしながらトランジスタQ7はゲート電圧が一定に
保たれているので抵抗が低く成り得ず、出力電圧VOUTの
波形的な傾きの立ち下がりは時間がかかる。そこで出力
電圧VOUTの波形的な傾きの立ち下がりを速くしようとす
るとトランジスタQ7の電流I2、すなわちゲート電圧Vr1
を大きくする必要がある。しかしながらこの電流I2は常
時流れているので回路の消費電流が大きくなる。
なると、前記の通りトランジスタQ6の抵抗が高くなり電
流は少なくなり、負荷容量Ｃに貯えられた電荷はトラン
ジスタQ7の電流I2により放電し、出力電圧VOUTは低くな
る。しかしながらトランジスタQ7はゲート電圧が一定に
保たれているので抵抗が低く成り得ず、出力電圧VOUTの
波形的な傾きの立ち下がりは時間がかかる。そこで出力
電圧VOUTの波形的な傾きの立ち下がりを速くしようとす
るとトランジスタQ7の電流I2、すなわちゲート電圧Vr1
を大きくする必要がある。しかしながらこの電流I2は常
時流れているので回路の消費電流が大きくなる。
一方、出力電圧VOUTの波形的な傾きの立ち下がりを速
くする方法は、図４に示す回路のオペアンプAMP2があ
る。この回路は前述の図３に示すオペアンプAMP1のＰチ
ャンネルMOSトランジスタQ1,Q2,Q6にかえてＮチャンネ
ルMOSトランジスタQ11,Q12,Q16とし、ＮチャンネルMOS
トランジスタQ3,Q4,Q5,Q7にかえてＰチャンネルMOSトラ
ンジスタQ13,Q14,Q15,Q17で構成する。この回路によれ
ば前述のオペアンプAMP1において説明したと同様な理由
により出力電圧VOUTの波形的な傾きの立ち下がりは速く
なるが立ち上がりは遅くなる。かくして、オペアンプAM
P1のように出力電圧の波形的な傾きの立ち上がりが速い
動作特性を有するオペアンプとオペアンプAMP2のように
出力電圧の波形的な傾きの立ち下がりの速い動作特性を
有するオペアンプとが具体的に構成される。
くする方法は、図４に示す回路のオペアンプAMP2があ
る。この回路は前述の図３に示すオペアンプAMP1のＰチ
ャンネルMOSトランジスタQ1,Q2,Q6にかえてＮチャンネ
ルMOSトランジスタQ11,Q12,Q16とし、ＮチャンネルMOS
トランジスタQ3,Q4,Q5,Q7にかえてＰチャンネルMOSトラ
ンジスタQ13,Q14,Q15,Q17で構成する。この回路によれ
ば前述のオペアンプAMP1において説明したと同様な理由
により出力電圧VOUTの波形的な傾きの立ち下がりは速く
なるが立ち上がりは遅くなる。かくして、オペアンプAM
P1のように出力電圧の波形的な傾きの立ち上がりが速い
動作特性を有するオペアンプとオペアンプAMP2のように
出力電圧の波形的な傾きの立ち下がりの速い動作特性を
有するオペアンプとが具体的に構成される。
考案が解決しようとする課題 ところで、上記の従来の出力バッファは、オペアンプ
１個で構成しているので出力電圧の波形的な傾きの立ち
上がりと立ち下がりの速いものを得るのは消費電流を大
きくするので容易でなかった。
１個で構成しているので出力電圧の波形的な傾きの立ち
上がりと立ち下がりの速いものを得るのは消費電流を大
きくするので容易でなかった。
そこで、この考案は、出力電圧の波形的な傾きの立ち
上がりおよび立ち下がりとも速い動作を行う出力バッフ
ァを含む半導体集積回路を提供することを目的とする。
上がりおよび立ち下がりとも速い動作を行う出力バッフ
ァを含む半導体集積回路を提供することを目的とする。
課題を解決するための手段 この考案の半導体集積回路は正相入力が入力端子側
に、出力が逆相入力及び出力端子側に接続された立上が
りの速いオペアンプと立ち下がりの速いオペアンプとを
それぞれの出力端子側に配置したセレクタを介して並列
に接続し、セレクタにより、出力電圧を正に変化させる
ときは立ち上がりの速いオペアンプを選択し、出力電圧
を負に変化させるときは立ち下がりの速いオペアンプを
選択するようにしたことを特徴とする出力バッファを含
んでいる。
に、出力が逆相入力及び出力端子側に接続された立上が
りの速いオペアンプと立ち下がりの速いオペアンプとを
それぞれの出力端子側に配置したセレクタを介して並列
に接続し、セレクタにより、出力電圧を正に変化させる
ときは立ち上がりの速いオペアンプを選択し、出力電圧
を負に変化させるときは立ち下がりの速いオペアンプを
選択するようにしたことを特徴とする出力バッファを含
んでいる。
作用 上記の構成によると、出力の電圧を正に変化させると
きは、立ち上がりの速いオペアンプを選択的に使い、出
力の電圧を負に変化させるときは、立ち下がりの速いオ
ペアンプを選択的に使うことにより、出力の電圧の波形
的な傾きの立ち上がり，立ち下がりが急峻となり、立ち
上がり、立ち下がりともに、スイッチング速度を速くす
ることができ、動作速度の速い出力バッファを提供でき
る。
きは、立ち上がりの速いオペアンプを選択的に使い、出
力の電圧を負に変化させるときは、立ち下がりの速いオ
ペアンプを選択的に使うことにより、出力の電圧の波形
的な傾きの立ち上がり，立ち下がりが急峻となり、立ち
上がり、立ち下がりともに、スイッチング速度を速くす
ることができ、動作速度の速い出力バッファを提供でき
る。
実施例 以下、この考案について図面を参照して説明する。
第１図はこの考案の一実施例の出力バッファの回路図
であり、立ち上がりの速いオペアンプAMP1、立ち下がり
の速いオペアンプAMP2及びこれらのオペアンプを選択す
るセレクタＳで構成する。
であり、立ち上がりの速いオペアンプAMP1、立ち下がり
の速いオペアンプAMP2及びこれらのオペアンプを選択す
るセレクタＳで構成する。
次に、上記の出力バッファの動作について説明する。
この実施例によれば、出力電圧の正に変化させるとき
は、セレクタＳにより、立ち上がりの速いオペアンプAM
P1を選択し、出力電圧を負に変化させるときは、セレク
タＳにより、立ち下がりの速いオペアンプAMP2を選択す
ることにより、出力電圧の波形的な傾きの立ち上がり，
立ち下がりが急峻となり、立ち上がり、立ち下がりとも
スイッチング速度を速くするという利点がある。
は、セレクタＳにより、立ち上がりの速いオペアンプAM
P1を選択し、出力電圧を負に変化させるときは、セレク
タＳにより、立ち下がりの速いオペアンプAMP2を選択す
ることにより、出力電圧の波形的な傾きの立ち上がり，
立ち下がりが急峻となり、立ち上がり、立ち下がりとも
スイッチング速度を速くするという利点がある。
考案の効果 以上説明したように、この考案は、立ち上がりの速い
オペアンプと、立ち下がりの速いオペアンプを並列的に
接続し、選択して使うことにより、出力バッファの出力
電圧の波形的な立ち上がり，立ち下がり傾きが急峻とな
り、スイッチング速度を速くできるという効果がある。
オペアンプと、立ち下がりの速いオペアンプを並列的に
接続し、選択して使うことにより、出力バッファの出力
電圧の波形的な立ち上がり，立ち下がり傾きが急峻とな
り、スイッチング速度を速くできるという効果がある。
第１図はこの考案の一実施例の出力バッファの回路図、
第２図は従来の出力バッファの回路図、第３図は立ち上
がりの速いオペアンプの回路図、第４図は立ち下がりの
速いオペアンプの回路図である。 IN……入力端子、OUT……出力端子、AMP1……立ち上が
りの速いオペアンプ、AMP2……立ち下がりの速いオペア
ンプ、Ｓ……セレクタ。
第２図は従来の出力バッファの回路図、第３図は立ち上
がりの速いオペアンプの回路図、第４図は立ち下がりの
速いオペアンプの回路図である。 IN……入力端子、OUT……出力端子、AMP1……立ち上が
りの速いオペアンプ、AMP2……立ち下がりの速いオペア
ンプ、Ｓ……セレクタ。
Claims (1)
- 【請求項１】正相入力が入力端子側に、出力が逆相入力
及び出力端子側に接続された立上がりの速いオペアンプ
と立ち下がりの速いオペアンプとをそれぞれの出力端子
側に配置したセレクタを介して並列に接続し、前記セレ
クタにより、出力電圧を正に変化させるときは立ち上が
りの速いオペアンプを選択し、出力電圧を負に変化させ
るときは立ち下がりの速いオペアンプを選択するように
したことを特徴とする出力バッファを含む半導体集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11256890U JP2585128Y2 (ja) | 1990-06-27 | 1990-10-25 | 半導体集積回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6812090 | 1990-06-27 | ||
| JP2-68120 | 1990-06-27 | ||
| JP11256890U JP2585128Y2 (ja) | 1990-06-27 | 1990-10-25 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0446713U JPH0446713U (ja) | 1992-04-21 |
| JP2585128Y2 true JP2585128Y2 (ja) | 1998-11-11 |
Family
ID=31948657
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11256890U Expired - Fee Related JP2585128Y2 (ja) | 1990-06-27 | 1990-10-25 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2585128Y2 (ja) |
-
1990
- 1990-10-25 JP JP11256890U patent/JP2585128Y2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0446713U (ja) | 1992-04-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |