JPH0286212A - 出力バツフア回路 - Google Patents
出力バツフア回路Info
- Publication number
- JPH0286212A JPH0286212A JP63237416A JP23741688A JPH0286212A JP H0286212 A JPH0286212 A JP H0286212A JP 63237416 A JP63237416 A JP 63237416A JP 23741688 A JP23741688 A JP 23741688A JP H0286212 A JPH0286212 A JP H0286212A
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- Japan
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- time constant
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- output
- inverter
- charge
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Links
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- 239000003990 capacitor Substances 0.000 abstract description 12
- 238000007599 discharging Methods 0.000 abstract description 7
- 238000010586 diagram Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
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- 235000003351 Brassica cretica Nutrition 0.000 description 1
- 235000003343 Brassica rupestris Nutrition 0.000 description 1
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Landscapes
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- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
遣丘欠1
本発明は出力バッファ回路に関し、特にCMO8型O8
型半S に米韮韮 従来この種の出力バッファ回路は集積回路の外部に接続
された回路を駆動するため、大駆動能力が必要であった
.そのため、インバータ回路の縦続接続となっていた。
型半S に米韮韮 従来この種の出力バッファ回路は集積回路の外部に接続
された回路を駆動するため、大駆動能力が必要であった
.そのため、インバータ回路の縦続接続となっていた。
上述した従来の出力バッファ回路は半導体製造プロセス
技術の進歩にともない高駆動能力、高速を同時に実現し
ている.しかしながら、駆動能力が必要な用途が必ずし
も高速を必要としないことが多かった。
技術の進歩にともない高駆動能力、高速を同時に実現し
ている.しかしながら、駆動能力が必要な用途が必ずし
も高速を必要としないことが多かった。
また、高速であるために半導体集積回路の外部に接ルさ
れる容量の充放電の突入電流が大きくなり、ゲートアレ
イ方式集積回路あるいはスタンダードセル方式集積回路
等のセミカスタム集積回路の電源配線を設計する際、電
源配線のDCインピーダンスのみならずACインピーダ
ンスを小さくすることが必要であった。
れる容量の充放電の突入電流が大きくなり、ゲートアレ
イ方式集積回路あるいはスタンダードセル方式集積回路
等のセミカスタム集積回路の電源配線を設計する際、電
源配線のDCインピーダンスのみならずACインピーダ
ンスを小さくすることが必要であった。
さらにまた、通常のセミカスタム集積回路において高駆
動能力の出力バッファ回路を多数用いようとすると、上
述した突入tKに起因する電源雑音のために回路の誤動
作を引きおこすことがあった、そのなめ、高駆動能力の
出力バッファ回路の使用数が制限されるという欠点があ
った。
動能力の出力バッファ回路を多数用いようとすると、上
述した突入tKに起因する電源雑音のために回路の誤動
作を引きおこすことがあった、そのなめ、高駆動能力の
出力バッファ回路の使用数が制限されるという欠点があ
った。
i皿座1菫
本発明の目的は、外部に接続される容量の充放電の突入
電流を小さくすることができ、かつ大駆動能力を持つ出
力バッファ回路を提供することである。
電流を小さくすることができ、かつ大駆動能力を持つ出
力バッファ回路を提供することである。
及jレソ1處
本発明の出力バッファ回路は、相補導電型MOSトラン
ジスタからなるインバータ回路が複数並列接続されて構
成され、前段からの入力信号に応じた出力信号を送出す
る出力バッファ回路であって、前記インバータ回路の1
つを構成するPチャネル型MO3)ランジスタのゲート
に接続され、充電時定数より放電時定数が大きい第1の
時定数回路と、Nチャネル型MOSトランジスタのゲー
トに接続され、放電時定数より充電時定数が大きい第2
の時定数回路とを有することを特徴とする。
ジスタからなるインバータ回路が複数並列接続されて構
成され、前段からの入力信号に応じた出力信号を送出す
る出力バッファ回路であって、前記インバータ回路の1
つを構成するPチャネル型MO3)ランジスタのゲート
に接続され、充電時定数より放電時定数が大きい第1の
時定数回路と、Nチャネル型MOSトランジスタのゲー
トに接続され、放電時定数より充電時定数が大きい第2
の時定数回路とを有することを特徴とする。
X鳳コ
以下、図面を用いて本発明の詳細な説明する。
第1図は本発明による出力バッファ回路の一実施例の回
路図である0図において、本発明の一実施例による出力
バッファ回路は、Pチャネル型MOSトランジスタ3及
びNチャネル型MOSトランジスタ2から構成されるC
MOSインバータ回路と、Pチャネル型MOSトランジ
スタ8及びNチャネル型MOSトランジスタ5から構成
されるCMOSインバータ回路とを含んで構成され、ド
ライバ回路1の出力を出力端子4に接続された図示せぬ
回路に伝えるものである。なお、13は電源端子である
。
路図である0図において、本発明の一実施例による出力
バッファ回路は、Pチャネル型MOSトランジスタ3及
びNチャネル型MOSトランジスタ2から構成されるC
MOSインバータ回路と、Pチャネル型MOSトランジ
スタ8及びNチャネル型MOSトランジスタ5から構成
されるCMOSインバータ回路とを含んで構成され、ド
ライバ回路1の出力を出力端子4に接続された図示せぬ
回路に伝えるものである。なお、13は電源端子である
。
また、Pチャネル型MOSトランジスタ8及びNチャネ
ル型MO3)ランジスタ5のゲートGには夫々時定数回
路20及び30が夫々接続されている。
ル型MO3)ランジスタ5のゲートGには夫々時定数回
路20及び30が夫々接続されている。
時定数回路20は、容量(コンデンサ)9と、抵抗10
と、ダイオード12とを含んで構成されている。また、
時定数回路30は容量6と、抵抗7と、ダイオード11
とを含んで構成されている。
と、ダイオード12とを含んで構成されている。また、
時定数回路30は容量6と、抵抗7と、ダイオード11
とを含んで構成されている。
Nチャネル型MOSトランジスタ2及びPチャネル型M
OSトランジスタ3は周知のCMOSインバータ回路を
構成し、その入力はドライバ回路1の出力、出力は出力
端子4に夫々接続されている。
OSトランジスタ3は周知のCMOSインバータ回路を
構成し、その入力はドライバ回路1の出力、出力は出力
端子4に夫々接続されている。
Nチャネル型MOSトランジスタ5のゲートGは容量6
を介して接地されるとともに抵抗7を介してドライバ回
路1の出力に接続されている。さらに、ソースSは接地
されドレインDは出力端子4に接続されている。
を介して接地されるとともに抵抗7を介してドライバ回
路1の出力に接続されている。さらに、ソースSは接地
されドレインDは出力端子4に接続されている。
Pチャネル型MOSトランジスタ8は容量9を介して接
地されるとともに抵抗lOを介してドライバ回路1の出
力に接続されている4さらに、ソースSは電源端子13
に接続されドレインDは出力端子4に接続されている。
地されるとともに抵抗lOを介してドライバ回路1の出
力に接続されている4さらに、ソースSは電源端子13
に接続されドレインDは出力端子4に接続されている。
ダイオード11はカソードがドライバ回路1の出力に接
続されるよう抵抗7と並列に接続され、ダイオード12
はアノードがドライバ回路1の出力に接続されるよう抵
抗10と並列に接続されている。
続されるよう抵抗7と並列に接続され、ダイオード12
はアノードがドライバ回路1の出力に接続されるよう抵
抗10と並列に接続されている。
かかる構成によれば、時定数回路20は出力端子4がハ
イレベル(H)からロウレベル(L)に変化するとき(
すなわち、ドライバ回路1の出力がLからH)、ダイオ
ード12を介してPチャネル型MOSトランジスタ8の
ゲートGをすみやかに充電し、出力端子4がLからHに
変化するとき(すなわち、ドライバ回路1の出力がHか
らし)、容量9及び抵抗10の時定数でゲートGを放電
することになる。したがって、時定数回路20は充電時
定数より放電時定数が大きいのである。
イレベル(H)からロウレベル(L)に変化するとき(
すなわち、ドライバ回路1の出力がLからH)、ダイオ
ード12を介してPチャネル型MOSトランジスタ8の
ゲートGをすみやかに充電し、出力端子4がLからHに
変化するとき(すなわち、ドライバ回路1の出力がHか
らし)、容量9及び抵抗10の時定数でゲートGを放電
することになる。したがって、時定数回路20は充電時
定数より放電時定数が大きいのである。
一方、時定数回路30は出力端子4がLからHに変化す
るとき、ダイオード11を介してNチャネル型MOSト
ランジスタ5のゲートGをすみやかに放電し、出力端子
4がHからLに変化するとき、容量6及び抵抗7の時定
数でゲートGを充電することになる。したがって、時定
数回路30は放電時定数より充電時定数が大きいのであ
る。
るとき、ダイオード11を介してNチャネル型MOSト
ランジスタ5のゲートGをすみやかに放電し、出力端子
4がHからLに変化するとき、容量6及び抵抗7の時定
数でゲートGを充電することになる。したがって、時定
数回路30は放電時定数より充電時定数が大きいのであ
る。
つまり、本実施例の出力バッファ回路は、通常のCMO
Sインバータ回路と、容量、抵抗及びダイオードから構
成された時定数回路がゲートに接続されたCMOSイン
バータ回路とが並列に接続された構成となっているので
ある。
Sインバータ回路と、容量、抵抗及びダイオードから構
成された時定数回路がゲートに接続されたCMOSイン
バータ回路とが並列に接続された構成となっているので
ある。
このような構成とすれば、スイッチング時、ゲ−トGに
時定数回路を持たないインバータ回路の出力がまず変化
して外部に接続された負荷容量の充放電を行い、その後
時定数回路を持つインバータ回路の出力が変化して所要
の電流駆動能力を得ることができるために、大駆動能力
を持つとともに負荷容量充放電のための突入電流が小さ
な出力バッファ回路を実現ずLことができるのである。
時定数回路を持たないインバータ回路の出力がまず変化
して外部に接続された負荷容量の充放電を行い、その後
時定数回路を持つインバータ回路の出力が変化して所要
の電流駆動能力を得ることができるために、大駆動能力
を持つとともに負荷容量充放電のための突入電流が小さ
な出力バッファ回路を実現ずLことができるのである。
また、抵抗10にダイオード12、抵抗7にダイオード
11が夫々並列に接続されているため、出力端子4がL
からHに変化する時はダイオード11を介してNチャネ
ル型MOSトランジスタ5のゲートGの電荷を放電し、
逆にHからしに変化するときはダイオード12を介して
Pチャネル型MOSトランジスタ8のゲートGを充電す
ることによりスイッチング時導通状態のトランジスタを
すみやかに非導通状態にすることができるのである。そ
のため、スイッチング時の貫通電流を防ぐことができる
とともに動作速度が異なるインバータ回路を並列に接続
したことによる出力の競合を防ぐことができるのである
。
11が夫々並列に接続されているため、出力端子4がL
からHに変化する時はダイオード11を介してNチャネ
ル型MOSトランジスタ5のゲートGの電荷を放電し、
逆にHからしに変化するときはダイオード12を介して
Pチャネル型MOSトランジスタ8のゲートGを充電す
ることによりスイッチング時導通状態のトランジスタを
すみやかに非導通状態にすることができるのである。そ
のため、スイッチング時の貫通電流を防ぐことができる
とともに動作速度が異なるインバータ回路を並列に接続
したことによる出力の競合を防ぐことができるのである
。
1五立夏1
以上説明したように本発明は、充電時定数及び放電時定
数が互いに異なる時定数回路がゲートに接続されたイン
バータと、時定数回路が接続されていないインバータと
を並列に接続したことにより、外部に接続される容量の
充放電の突入電流を小さくすることができるとともに大
駆動能力を持つ出力バッフ1回路が実現できるという効
果がある。
数が互いに異なる時定数回路がゲートに接続されたイン
バータと、時定数回路が接続されていないインバータと
を並列に接続したことにより、外部に接続される容量の
充放電の突入電流を小さくすることができるとともに大
駆動能力を持つ出力バッフ1回路が実現できるという効
果がある。
第1図は本発明の実施例による出力バッファ回路の回路
図である。 主要部分の符号の説明 25・・・・・・Nチャネル型MO3)ランジスタ3.
8・・・・・・Pチャネル型MOSトランジスタ6.9
・・・・・・容量 7.10・・・・・・抵抗 11、t’2・・・・・・ダイオード
図である。 主要部分の符号の説明 25・・・・・・Nチャネル型MO3)ランジスタ3.
8・・・・・・Pチャネル型MOSトランジスタ6.9
・・・・・・容量 7.10・・・・・・抵抗 11、t’2・・・・・・ダイオード
Claims (1)
- (1)相補導電型MOSトランジスタからなるインバー
タ回路が複数並列接続されて構成され、前段からの入力
信号に応じた出力信号を送出する出力バッファ回路であ
って、前記インバータ回路の1つを構成するPチャネル
型MOSトランジスタのゲートに接続され、充電時定数
より放電時定数が大きい第1の時定数回路と、Nチャネ
ル型MOSトランジスタのゲートに接続され、放電時定
数より充電時定数が大きい第2の時定数回路とを有する
ことを特徴とする出力バッファ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63237416A JPH0286212A (ja) | 1988-09-21 | 1988-09-21 | 出力バツフア回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63237416A JPH0286212A (ja) | 1988-09-21 | 1988-09-21 | 出力バツフア回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0286212A true JPH0286212A (ja) | 1990-03-27 |
Family
ID=17015040
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63237416A Pending JPH0286212A (ja) | 1988-09-21 | 1988-09-21 | 出力バツフア回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0286212A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015520882A (ja) * | 2012-04-12 | 2015-07-23 | コーニンクレッカ フィリップス エヌ ヴェ | 個々に調節可能な遷移エッジを伴うラインペア用のデジタル通信インターフェイス回路 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60160726A (ja) * | 1984-02-01 | 1985-08-22 | Fujitsu Ltd | Cmos駆動回路 |
JPS61133722A (ja) * | 1984-12-03 | 1986-06-21 | Oki Electric Ind Co Ltd | Mos駆動回路 |
-
1988
- 1988-09-21 JP JP63237416A patent/JPH0286212A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60160726A (ja) * | 1984-02-01 | 1985-08-22 | Fujitsu Ltd | Cmos駆動回路 |
JPS61133722A (ja) * | 1984-12-03 | 1986-06-21 | Oki Electric Ind Co Ltd | Mos駆動回路 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015520882A (ja) * | 2012-04-12 | 2015-07-23 | コーニンクレッカ フィリップス エヌ ヴェ | 個々に調節可能な遷移エッジを伴うラインペア用のデジタル通信インターフェイス回路 |
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