JP2011192084A - 半導体集積回路および電子情報機器 - Google Patents

Abstract

【課題】半導体集積回路において、スタンバイモードからの復帰時間を短くでき、スタンバイモードからの復帰のための不揮発性メモリなどの付加的な回路は不要で余分なコストが発生しないという利点を維持したまま、スタンバイモードにおける電源電圧をさらに下げることでリーク電流を抑えた低消費電力動作を実現する。
【解決手段】半導体集積回路１００において、複数の内部回路のうちの主要なコア回路の動作モードを、通常動作モードとスタンバイモードとの間で切り替えるモード切替回路１０８と、該モード切替回路に該スタンバイモードを解除するよう指示するスタンバイ解除要因検出回路１０７とを備え、該モード切替回路１０８及び該スタンバイ解除要因検出回路１０７を、該スタンバイモードでのスタンバイ電圧により該システムクロックとは非同期で動作するよう構成した。
【選択図】図１

Description

本発明は、半導体集積回路および電子情報機器に関し、特に、組み込み向けＩＣなど低消費電力動作を要求される半導体集積回路、および該半導体集積回路を搭載した電子情報機器に関するものである。

従来から、半導体集積回路の消費電力低減は大きな課題であり、その対策のひとつとして半導体集積回路に通常動作モードとスタンバイモードの２つのモードを設け、半導体集積回路が機能を停止しても良い期間、例えばＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔｓ）端末でキー入力がしばらく無い場合などにおいては、システムクロックを停止させることで回路の消費電力を減少させるスタンバイモードに移行させるという方法がとられてきた。

図８は、このような従来の半導体集積回路を説明する図である。

この半導体集積回路２００は、電源供給回路２０１からの動作電圧により動作するものである。この半導体集積回路２００は、コア電源端子（ＶＤＤ−ＣＯＲＥ）１００ａ、ＩＯ電源端子（ＶＤＤ−ＩＯ）１００ｂ、および接地電源端子（ＶＳＳ）１００ｃを有しており、コア電源端子１００ａおよびＩＯ電源端子１００ｂには、電源供給回路２０１の対応する端子１０１ａおよび１０１ｂから、ＶＤＤ−ＣＯＲＥ電圧およびＶＤＤ−ＩＯ電圧が供給されるようになっている。

なお、半導体集積回路２００の接地電源端子１００ｃおよび電源供給回路２０１の接地電源端子１０１ｃは接地電位に設定されている。

この半導体集積回路２００は、内部回路である各種機能を実行する機能ブロック１１３と、該機能ブロック１１３の動作を制御するプロセッサ１０６とを有し、該機能ブロック１１３とプロセッサ１０６とはバスを介して接続されている。また、半導体集積回路２００は、該機能ブロック１１３およびプロセッサ１０６を動作させるシステムクロックを生成するクロックジェネレータ（ＣＧ）１１２と、該クロックジェネレータ１１２で生成されるシステムクロックの周波数を決定する位相ロックトループ回路（ＰＬＬ回路）１１１とを有し、このＰＬＬ回路１１１は、該ＰＬＬ回路１１１に供給するクロック信号（ｉ＿ＣＬＫ）を生成する水晶発振子１０２と接続されている。

また、半導体集積回路２００は、複数のスタンバイ解除要因１、２、・・・、ｘに応じたウェークアップ信号（ｉ＿ＷＡＫＥＵＰ＿１、ｉ＿ＷＡＫＥＵＰ＿２、・・・、ｉ＿ＷＡＫＥＵＰ＿ｘ）が入力されるスタンバイ解除要因入力端子１０５ａ、１０５ｂ、・・・、１０５と、これらの端子に入力されたウェークアップ信号に基づいて、スタンバイ解除信号を出力するスタンバイ解除要因検出回路１０７と、プロセッサ１０６からのスタンバイモード信号に基づいて、ＰＬＬ回路１１１および発振子１０２を停止させ、スタンバイ解除要因検出回路１０７からのスタンバイ解除信号により、ＰＬＬ回路１１１および発振子１０２の停止状態を解除して動作を再開させるモード切替回路２０８とを有している。

ここで、上記半導体集積回路２００を構成する内部回路としての各種機能ブロック１１３、プロセッサ１０６、クロックジェネレータ１１２、ＰＬＬ回路１１１、スタンバイ解除要因検出回路１０７、モード切替回路２０８は、ＶＤＤ−ＣＯＲＥ電圧により動作するようになっている。また、半導体集積回路２００には、ＶＤＤ−ＩＯ電圧により駆動される回路、例えば入出力端子を構成するドライブ回路（図示せず）も含まれている。ここでは、ＶＤＤ−ＣＯＲＥ電圧は１．２Ｖ±０．１Ｖ、ＶＤＤ−ＩＯ電圧は１．８Ｖ±０．１Ｖとなっている。

このような構成の半導体集積回路２００では、例えばその内部のプロセッサ１０６が、キー入力の無い時間が一定期間に達したことを検出すると、モード切替回路２０８に通常動作モードからスタンバイモードへのモード切替をモード切替信号により指示する。モード切替回路２０８は、プロセッサ１０６からモード切替信号を受けると、水晶発振子１０２およびＰＬＬ回路１１１を停止させることで、通常動作モードからスタンバイモードに動作モードを切り替える。

一方、スタンバイモードから通常動作モードへの復帰は、キー入力が入ったことを半導体集積回路２００自身が検出することで行われる。ここでは、半導体集積回路２００におけるスタンバイ解除要因検出回路１０７が、スタンバイ解除要因の１つとしてキー入力が発生したことを検出して、モード切替回路２０８にスタンバイモードから通常動作モードへの復帰をスタンバイ解除信号により指示する。モード切替回路２０８は、スタンバイ解除信号を受けると、水晶発振子１０２およびＰＬＬ回路１１１の動作を再開させる。これにより半導体集積回路２００の動作モードが通常動作モードに復帰することになる。

従来は、このように通常動作モードとスタンバイモードとを切り替えることで半導体集積回路２００の低消費電力化を実現してきたが、近年は半導体集積回路の微細化が進み、システムクロックを停止させても無視できないほどのリーク電流が流れるために、動作モードをスタンバイモードにしてもそれほど低消費電力化が図れないという新たな課題が生まれている。

その課題に対応する方法としては、半導体集積回路の一部の内部回路の電源を切ってしまうことでリーク電流自体を抑える方法（特許文献１）や、スタンバイモード時に通常の動作電圧よりも少し低い電圧を供給することでリーク電流を抑える方法（特許文献２）が考えられている。

特開２００２−１３２３９７号公報 特開昭６３−６５７１４号公報

しかしながら、上記従来の構成では、前者の方法、つまり特許文献１に開示の、半導体集積回路の一部の内部回路の電源を切ってしまう方法は、低消費電力化にとっては大きな効果が期待できるが、電源を切ってしまうため、半導体集積回路の状態を保持できず、スタンバイモードからの復帰時に再度回路の設定をやり直すか、もしくは、あらかじめ半導体集積回路の内部もしくは外部に用意した不揮発性メモリに内部状態を保存しておき、スタンバイモードからの復帰時に保存した状態を復元する必要がある。このため、スタンバイモードからの復帰に時間がかかったり、不揮発性メモリを別途用意することで追加コストがかかったりするといった問題がある。

それに対して、後者の方法、つまり特許文献２に開示の、スタンバイモード時に通常の動作電圧よりも少し低い電圧を供給することでリーク電流を抑える方法は、電源が常時供給されているため半導体集積回路内の状態がスタンバイモード中保持されており、スタンバイモードからの復帰時間も短くて済み、また余分な不揮発性メモリも必要ないという利点があるが、前者の方法よりも、低消費電力化の効果が薄いという欠点がある。

特に、特許文献２に開示の方法では、スタンバイモードからの復帰時には、発振停止も同時に解除されて発振が再開するため、スタンバイモード時に下げることができる電圧は、発振回路が動作可能な電圧までしか下げることができない。このようなことから、近年は特にリーク電流の増大のために、多少動作電圧を下げて動作モードを通常動作モードからスタンバイモードに切り替えてもリーク電流が余り減らないことが大きな問題となっている。

本発明は、このような問題点に鑑みてなされたものであり、スタンバイモードからの復帰時間を短くでき、スタンバイモードからの復帰のための不揮発性メモリなどの付加的な回路は不要で余分なコストが発生しないという利点を維持したまま、スタンバイモードにおける電源電圧をさらに下げることでリーク電流を抑えた低消費電力動作を実現することができる半導体集積回路およびこのような半導体集積回路を搭載した電子情報機器を提供することを目的とする。

本発明に係る半導体集積回路は、複数の内部回路を備え、該複数の内部回路のうちの主要なコア回路がシステムクロックに基づいた動作を行う通常動作モードと、該コア回路の動作電圧を、該通常動作モードでの動作電圧より低いスタンバイ電圧まで低下させるスタンバイモードとを有する半導体集積回路であって、該コア回路の動作モードを、該通常動作モードと該スタンバイモードとの間で切り替えるモード切替回路と、該モード切替回路に該スタンバイモードを解除するよう指示するスタンバイ解除回路とを備え、該モード切替回路及び該スタンバイ解除回路を、該スタンバイ電圧により該システムクロックとは非同期で動作するよう構成し、該スタンバイモードでは、該コア回路の動作電圧を該システムクロックに基づいた動作の限界以下のスタンバイ電圧まで低下させるものであり、そのことにより上記目的が達成される。

本発明は、上記半導体集積回路において、前記モード切替回路から出力されるモード切替を指示するモード切替信号を外部の電源供給回路に出力するモード切替通知出力端子部を有し、該モード切替通知出力端子部は、前記スタンバイ電圧で動作する閾値電圧の低いトランジスタを含むことが好ましい。

本発明は、上記半導体集積回路において、前記モード切替通知出力端子部は、前記複数の内部回路に動作電圧を供給する前記電源供給回路に接続されており、該電源供給回路は、前記コア回路に、前記動作電圧として前記動作モードに応じたコア電圧を供給するとともに、前記複数の内部回路のうちの該コア回路以外の内部回路に、前記動作モードに関係なく一定電位の動作電圧を供給することが好ましい。

本発明は、上記半導体集積回路において、前記電源供給回路が、前記モード切替通知出力端子からスタンバイモード解除の指示を受けた後、前記コア電圧を前記スタンバイ電圧から前記通常動作モードでの動作電圧まで上昇させたときに出力する電圧安定化信号を入力するための端子を備えていることが好ましい。

本発明は、上記半導体集積回路において、前記システムクロックの基準となるクロック信号を生成する発振子の発振停止および停止解除を制御する発振停止解除回路を有し、該発振停止解除回路は、前記モード切替回路からのモード切替信号に基づいて、該発振子の発振が停止するよう該発振子を制御し、前記電源供給回路からの電圧安定化信号に基づいて、該発振子の発振が再開されるよう該発振子を制御することが好ましい。

本発明は、上記半導体集積回路において、前記複数の内部回路は、前記コア回路として、種々のデータを記憶するメモリ回路を含み、前記スタンバイ電圧は、該メモリ回路でのデータの記憶状態が保持される限界以上の電圧であることが好ましい。

本発明は、上記半導体集積回路において、前記スタンバイ解除回路は、複数のスタンバイ解除要因のうちの所定のスタンバイ解除要因に応じて、前記モード切替回路に前記スタンバイモードの解除を行うよう指示するものであることが好ましい。

本発明は、上記半導体集積回路において、前記スタンバイ解除回路は、前記複数のスタンバイ解除要因の各々に対して、それぞれのスタンバイ解除要因を有効とするか無効とするかに応じた値を設定するための複数の設定領域を有する選択レジスタを備え、該選択レジスタの設定領域に設定された値によって、該複数のスタンバイ解除要因のうちの所定のスタンバイ解除要因を、該所定のスタンバイ解除要因によるスタンバイモードの解除が行われることがないようマスクすることが好ましい。

本発明は、上記半導体集積回路において、前記コア回路を制御するプロセッサを有し、前記モード切替回路は、該プロセッサからの指令信号に基づいて、前記コア回路の動作モードを、前記通常動作モードから該スタンバイモードに切り替えることが好ましい。

本発明に係る電子機器は、上述した本発明に係る半導体集積回路を備えたものであり、そのことにより上記目的が達成される。

以下、本発明の作用について説明する。

この発明においては、複数の内部回路のうちの主要なコア回路の動作モードを、通常動作モードとスタンバイモードとの間で切り替えるモード切替回路と、該モード切替回路に該スタンバイモードを解除するよう指示するスタンバイ解除回路とを備え、該モード切替回路及び該スタンバイ解除回路を、該スタンバイモードでのスタンバイ電圧により該システムクロックとは非同期で動作するよう構成したので、該スタンバイモードでは、該コア回路の動作電圧を該システムクロックに基づいた動作の限界以下のスタンバイ電圧まで低下させても、モード切替回路及び該スタンバイ解除回路は、スタンバイモードでシステムクロックによらずに動作可能であり、動作モードをスタンバイモードから通常動作モードに復帰させることできる。

つまり、スタンバイモードでは、電源電圧をシステムクロックに基づいたコア回路の動作の限界以下に下げることが可能となり、リーク電流をさらに抑えることができる。また、電源電圧をシステムクロックに基づいたコア回路の動作の限界以下に下げても、この電源電圧をメモリ回路などでデータが保持される電圧より高く保持することで、半導体集積回路の状態を保持することができ、スタンバイモードへの復帰後に、再度回路の設定をやり直したり、もしくは、あらかじめ半導体集積回路の内部もしくは外部に用意した不揮発性メモリに内部状態を保存しておいたりする必要はない。

この結果、スタンバイモードからの復帰時間を短くでき、スタンバイモードからの復帰のための不揮発性メモリなどの付加的な回路は不要で余分なコストが発生しないという利点を維持したまま、スタンバイモードにおける電源電圧をさらに下げることでリーク電流を抑えることができる。

また、本発明においては、モード切替回路から出力されるモード切替信号を外部に出力するモード切替通知出力端子部を、スタンバイ電圧で動作する閾値電圧の低いトランジスタを含む構成としているので、スタンバイモードで、スタンバイモードから通常モードへの復帰を外部の電源供給回路などに通知することができる。

本発明においては、電源供給回路は、半導体集積回路における複数の内部回路のうちのコア回路には、動作電圧として動作モードに応じたコア電圧を供給するとともに、複数の内部回路のうちのコア回路以外の内部回路に、動作モードに関係なく一定電位の動作電圧を供給するので、コア回路以外の電流リークの少ない内部回路では、スタンバイモードでも通常の動作電圧を維持することができる。

本発明においては、電源供給回路は、モード切替通知出力端子からスタンバイモード解除の指示を受けた後、コア電圧をスタンバイ電圧から通常動作モードでの動作電圧まで上昇させたとき電圧安定化信号を出力するので、半導体集積回路では、電源供給回路からの電圧安定化信号を受けた後に、システムクロックの生成を再開することで、スタンバイモードからの通常動作モードへの復帰を、誤動作の発生などを招くことなく安定に行うことができる。

本発明においては、スタンバイ解除回路は、複数のスタンバイ解除要因のうちの所定のスタンバイ解除要因に応じて、前記モード切替回路に前記スタンバイモードの解除を行うよう指示するので、半導体集積回路の用途や動作状態によって、所定のスタンバイ解除要因をマスクすることができる。

例えば、携帯電話などのモバイル機器において、その蓋を閉じて収納状態に折りたたんだときにスタンバイモードに移行した場合には、蓋を開けたときにスタンバイモードから通常モードへ復帰するようにし、蓋を閉じた状態で、操作ボタンが押されてもスタンバイモードから通常モードへの復帰が行われないようするといったことが可能となる。

本発明においては、モード切替回路は、コア回路を制御するプロセッサからの指令信号に基づいて、コア回路の動作モードを、通常動作モードから該スタンバイモードに切り替えるので、コア回路の動作モードが、コア回路がプロセッサの制御により動作している途中でスタンバイモードに移行するのを回避することができ、これにより半導体集積回路のハングアップや誤動作を回避することができる。

本発明によれば、複数の内部回路のうちの主要なコア回路の動作モードを、通常動作モードとスタンバイモードとの間で切り替えるモード切替回路と、該モード切替回路に該スタンバイモードを解除するよう指示するスタンバイ解除回路とを備え、該モード切替回路及び該スタンバイ解除回路を、該スタンバイモードでのスタンバイ電圧により該システムクロックとは非同期で動作するよう構成したので、スタンバイモードからの復帰時間を短くでき、スタンバイモードからの復帰のための不揮発性メモリなどの付加的な回路は不要で余分なコストが発生しないという利点を維持したまま、スタンバイモードにおける電源電圧をさらに下げることでリーク電流を抑えた低消費電力動作を実現することができる半導体集積回路およびこのような半導体集積回路を搭載した電子情報機器を得ることができる。

図１は、本発明の実施形態１による半導体集積回路１００を示すブロック図である。 図２は、本発明の実施形態１による半導体集積回路の動作を説明する図であり、通常動作モードとスタンバイモードとの切替のシーケンスを波形により示している。 図３は、本発明の実施形態１による半導体集積回路１００におけるスタンバイ解除要因検出回路１０７を説明する図である。 図４は、本発明の実施形態１による半導体集積回路１００におけるモード切替回路１０８を説明する図である。 図５は、本発明の実施形態１による半導体集積回路１００における発振停止・解除回路１０９を説明する図である。 図６は、本発明の実施形態１による半導体集積回路１００におけるＰＬＬ停止・解除回路１１０を説明する図である。 図７は、本発明の実施形態１による半導体集積回路におけるモード切替通知出力端子１０３を説明する図であり、図７（ａ）は、該端子を構成する回路を示し、図７（ｂ）および図７（ｃ）は、該端子を構成する回路における具体的なトランジスタ回路を示している。 図８は、従来の半導体集積回路２００を説明するブロック図である。

以下、本発明の実施形態について図面を参照しながら説明する。

（実施形態１）
図１は、本発明の実施形態１による半導体集積回路の構成を説明する図である。

この実施形態１による半導体集積回路１００は、モード切替通知出力端子１０３、電源安定通知入力端子１０４、スタンバイ解除要因入力端子１０５ａ、１０５ｂ、１０５、プロセッサ１０６、スタンバイ解除要因検出回路１０７、モード切替回路１０８、発振停止・解除回路１０９、ＰＬＬ停止・解除回路１１０、及び、ＰＬＬ回路１１１、ＣＧ（クロックジェネレータ）１１２、各種機能ブロック１１３やプロセッサと各種機能ブロックを接続するバスなどから構成されている。

つまり、この実施形態１の半導体集積回路１００は、図８に示す従来の半導体集積回路２００におけるモード切替回路２０８に代えて、このモード切替回路２０８とは異なるモード切替回路１０８、発振停止・解除回路１０９、およびＰＬＬ停止・解除回路１１０を備え、さらに、モード切替回路１０８によるモード切替指令を、外部の電源供給回路１０１に通知するための端子（モード切替通知出力端子）１０３と、外部の電源供給回路１０１から、電源電圧が安定したことを知らせる通知を受けるための端子（電源安定通知入力端子）１０４とを備えたものである。

また、この実施形態１の半導体集積回路１００に電源を供給する電源供給回路１０１は、図８に示す従来の半導体集積回路２００に電源を供給する電源供給回路２０１とはその構成が異なり、また、半導体集積回路２００における端子１０１ａ〜１０１ｃに加えて、半導体集積回路１００のモード切替通知出力端子１０３からの信号を受ける端子１１５と、半導体集積回路１１０の電源安定通知入力端子１０４に、電圧が安定したことを通知する信号を出力するための端子１１４とを有している。

また、この電源供給回路１０１から半導体集積回路１００には、半導体集積回路における複数の内部回路のうちのコア回路１０６〜１１３以外の、端子部分（ドライブ回路や保護回路などを含む）に対する電源電圧であるＶＤＤ−ＩＯ（例えば１．８Ｖ±０．１Ｖ）と、コア部分（コア回路）を動作させるためのコア電圧ＶＤＤ−ＣＯＲＥ（例えば通常動作モード時は１．２Ｖ±０．１Ｖ）が安定的に供給されており、半導体集積回路１００は、通常動作モードにおいてはＣＧ回路１１２から出力されたシステムクロックに同期して動作する。また、この電源供給回路１０１は、半導体集積回路１００からモード切替指令を受けたとき、コア電圧ＶＤＤ−ＣＯＲＥを通常動作モードでの電圧（１．２Ｖ±０．１Ｖ）からスタンバイ電圧（例えば０．８Ｖ±０．１Ｖ）まで低下させるよう構成されている。

そして、この実施形態１の半導体集積回路１００では、モード切替回路１０８は、プロセッサ１０６からのスタンバイモードへの移行指令を受けたときは、外部の電源供給回路１０１にコア電圧を低下させるよう、モード切替信号（ｏ＿ＳＴＢＹｎ）により指示するとともに、ＰＬＬ停止・解除回路１１０および発振停止・解除回路１０９に、ＰＬＬ回路１１１および水晶発振子１０２を停止させるよう指令し、スタンバイ解除要因検出回路１０７からのスタンバイ解除指令を受けたときは、外部の電源供給回路１０１にコア電圧を復帰させるよう、モード切替信号（ｏ＿ＳＴＢＹｎ）により指示する構成となっている。

また、この実施形態では、外部の電源供給回路１０１は、モード切替回路１０８からのスタンバイモード解除を指令するモード切替信号に応じて、コア電圧をスタンバイモード時の電圧から通常動作モード時の電圧に復帰させる動作が完了し、電圧が安定したとき、電圧安定化信号（ｉ＿ＰＯＷＳＴＢＬ）を出力するよう構成されている。発振停止・解除回路１０９は、電圧安定化信号を受けたとき、水晶発振子１０２の発振を開始させる構成となっている。この水晶発振子１０２の発振の再開により、ＰＬＬ停止・解除回路１１０およびＰＬＬ回路１１１は動作を開始することとなる。

以下、この実施形態１の半導体集積回路を構成するスタンバイ解除要因検出回路１０７、モード切替回路１０８、発振停止・解除回路１０９、およびＰＬＬ停止・解除回路１１０の具体的な構成について説明する。

図３から図６はそれぞれ、スタンバイ解除要因検出回路１０７、モード切替回路１０８、発振停止・解除回路１０９、ＰＬＬ停止・回路回路１１０の具体的な回路構成を例示したものである。なお図３から図６で非同期リセット・セット付のＦＦ（フリップフロップ）回路をいくつか例示しているが、このＦＦ回路は非同期リセットと非同期セットが両方アサートされている場合は非同期リセットが優先して働くＦＦ回路である（つまり非同期リセットがアサートされればＦＦ回路の出力は必ず“０”になる）と仮定する。

まず、図３は、スタンバイ解除要因検出回路１０７の具体的な構成例を示している。

このスタンバイ解除要因検出回路１０７は、複数のスタンバイ解除要因選択回路（ＡＮＤゲート）３０１ａ、３０１ｂ、・・・、３０１を有し、各スタンバイ解除要因選択回路（ＡＮＤゲート）の一方の入力は、スタンバイ解除要因入力端子１０５ａ、１０５ｂ、・・・、１０５に接続されている。また、このスタンバイ解除要因検出回路１０７は、スタンバイ解除要因選択レジスタ３００を有しており、該レジスタ３００の各格納領域としてのＦＦ回路に設定された値が、スタンバイ解除要因選択回路（ＡＮＤゲート）３０１ａ、３０１ｂ、・・・、３０１の他方の入力に供給されるようになっている。さらに、スタンバイ解除要因検出回路１０７は、各スタンバイ解除要因選択回路３０１ａ、３０１ｂ、・・・、３０１に対応するスタンバイ解除要因選択回路（非同期セット付ＦＦ回路）３０２ａ、３０２ｂ、・・・、３０２と、これらのＦＦ回路の出力（ｗｕｐ＿１、ｗｕｐ＿２、・・・、ｗｕｐ＿ｘ）を入力とするＮＯＲ回路３０３とを有し、各レジスタ（ＦＦ回路）は、スタンバイ解除要因選択回路（ＡＮＤゲート）３０１ａ、３０１ｂ、・・・、３０１からのＨｉｇｈレベルの信号により非同期にセットされ、さらに、これらのＦＦ回路の出力がＮＯＲ回路３０３を介してモード切替回路１０８に出力される構成となっている。

また、図４は、モード切替回路１０８の具体的な構成例を示している。

このモード切替回路１０８は、プロセッサ１０６によって格納値が“０”から“１”にセットされ、スタンバイ解除要因検出回路１０７から出力されたｗｕｐ＿ｃｌｒｎ信号がＨｉｇｈ→Ｌｏｗに変化したとき、非同期にリセットするスタンバイモード移行切替レジスタ４００と、スタンバイモード移行切替レジスタ４００の出力（ｗｕｐ＿ｓｅｔ）に基づいて、非同期にセットし、スタンバイ解除要因検出回路１０７から出力されたｗｕｐ＿ｃｌｒｎ信号がＨｉｇｈ→Ｌｏｗに変化したとき、非同期にリセットするスタンバイモード切替信号制御回路４０１とを有している。

また、図５は、発振停止解除回路１０９の具体的な構成例を示している。

この発振停止解除回路１０９は、電源供給回路１０１からのｉ＿ＰＯＷＳＴＢＬ信号としてＨｉｇｈパルスが入力されると、“１”にセットされる発振停止信号生成回路５００と、回路５００の出力信号（ｃｔｋ＿ｃｔｒｌ）と、モード切替回路１０８の出力（ｏ＿ＳＴＢＹｎ）とを入力とするＡＮＤゲート５０１と、該ＡＮＤゲート５０１の出力と水晶発振子１０２の一端とを入力とするＮＡＮＤゲート５０２とを備え、該ＮＡＮＤゲート５０２の出力には水晶発振子１０２の他端が接続されている。

また、図６は、ＰＬＬ停止解除回路１１０の具体的の構成例を示す図である。

このＰＬＬ停止解除回路１１０は、水晶発振子１０２から発振クロック（ｉ＿ＣＬＫ）によりカウント動作を行い、モード切替回路１０８からのモード切替信号（ｏ＿ＳＴＢＹｎ）によりリセットされるカウント６００と、該カウンタ６００の各ビットを入力とし、ｐｌｌ＿ｅｎ信号をＰＬＬ回路１１１に出力するＡＮＤゲート６０１とを有している。

さらに、図７は、半導体集積回路１００におけるモード切替通知出力端子１０３を説明する図であり、図７（ａ）はその回路構成を示し、図７（ｂ）および図７（ｃ）は具体的なトランジスタ回路を示している。

この出力端子１０３は、図７（ａ）に示すように、モード切替回路１０８からのモード切替信号（ｏ＿ＳＴＢＹ）を反転して出力する第１のインバータ回路Ｔｄ１と、この第１のインバータ回路Ｔｄ１の出力を反転して出力する第２のインバータ回路Ｔｄ２とを有している。ここで、第１のインバータ回路Ｔｄ１は、図７（ｂ）に示すように、コア電源（ＶＤＤ−ＣＯＲＥ）と接地との間に接続されたＰ型ＭＯＳトランジスタＴｒ１ａおよびＮ型ＭＯＳトランジスタＴｒ１ｂとを有し、これらのトランジスタは、スタンバイモードでのＣＯＲＥ電圧（０．８Ｖ±０．１Ｖ）で動作するよう閾値が低く設定されており、このインバータＴｄ１の出力のハイレベルはＣＯＲＥ電圧のレベルであり、その出力のローレベルは接地レベルである。また、第２のインバータ回路Ｔｄ２は、図７（ｃ）に示すように、ＩＯ電圧（ＩＯ−ＶＤＤ）と接地との間に接続されたＰ型ＭＯＳトランジスタＴｒ２ａおよびＮ型ＭＯＳトランジスタＴｒ２ｂとを有し、これらのトランジスタは、スタンバイモードでのＣＯＲＥ電圧（０．８Ｖ±０．１Ｖ）で動作するよう閾値が低く設定されており、またこのインバータＴｄ２の出力のハイレベルは、ＩＯ電圧（１．８Ｖ±０．１Ｖ）のレベル、その出力のローレベルは接地レベルである。

次に動作について説明する。

図２は、図１で示した半導体集積回路１００が通常動作モードからスタンバイモードに切り替わり、その後またスタンバイモードから通常動作モードに復帰する時のシーケンスを表した波形を示す図である。

ここで、時刻Ｔ１まで（Ｔ１から左側）においては、半導体集積回路１００は通常動作モードで動作しており、時刻Ｔ１においてスタンバイモードへの移行を行うことがプロセッサ１０６により決定されたものとする。スタンバイモードへの移行については、半導体集積回路の所定の端子（図示せず）からのスタンバイモード移行要求信号入力があるといった外部要因の場合も、キー入力が一定期間無い場合にそれをプロセッサ１０６が検出してスタンバイモードへ移行するといった内部要因の場合もある。

時刻Ｔ１でプロセッサ１０６がスタンバイモードへの移行を決断すると、プロセッサ１０６はスタンバイモードを解除するための外部要因としていくつかのスタンバイ解除要因をスタンバイ解除要因検出回路１０７に設定する。具体的には、プロセッサ１０６は、スタンバイ解除要因検出回路１０７におけるレジスタ３００の、有効とすべきスタンバイ解除要因に対応する格納領域（ＦＦ回路）に“１”をセットする。その後、プロセッサ１０６はモード切替回路１０８へ信号を送り半導体集積回路１００のモードをスタンバイモードへと切替える（時刻Ｔ２）。

この時、モード切替回路１０８は、半導体集積回路１００の内部制御信号をスタンバイモードに切替え、この内部制御信号のモード切替によって、ＰＬＬ停止・回路回路１１０は内部制御信号によりＰＬＬを停止し、発振停止・解除回路１０９は、内部制御信号により水晶発振子の発振を停止させるように動作する。また、モード切替回路１０８は内部制御信号をスタンバイモードに切替えると同時に、モードを切替えたことを電源供給回路１０１に通知するため、モード切替通知出力端子１０３を通じてｏ＿ＳＴＢＹｎ信号のレベルをＨｉｇｈからＬｏｗへ変化させる。

時刻Ｔ２で半導体集積回路１００がスタンバイモードに移行したことをｏ＿ＳＴＢＹｎ信号のＨｉｇｈ→Ｌｏｗ遷移によって電源供給回路１０１が検知し、時刻Ｔ３〜Ｔ４の間に電源供給回路１０１は半導体集積回路１００のコア電圧を通常の動作使用範囲（例えば１．２Ｖ±０．１Ｖ）をさらに下回る電圧（例えば０．８Ｖ±０．１Ｖ）に降下させる。

この降下させる電圧値は、半導体集積回路１００内のＳＲＡＭやＦＦ（フリップフロップ）回路などでデータを保持でき、かつ、スタンバイモードから通常動作モードに復帰するための内部回路駆動と、ドライブ回路を含む出力端子での信号レベルの切替などに必要となる最低限の電圧値であることが望ましい。なお、電圧降下はコア電圧（ＶＤＤ−ＣＯＲＥ）のみとし、端子電圧（ＶＤＤ−ＩＯ）、つまり出力端子を構成するドライブ回路の駆動電圧は変更させないこととする。

その後、時刻Ｔ５にてあらかじめ選択されたスタンバイ解除要因が発生すると、半導体集積回路１００はスタンバイ解除要因入力端子１０５を通じて要因を内部信号として伝達し、スタンバイ解除要因検出回路１０７でその要因としての内部信号を検出する。検出した信号によって、さらにモード切替回路１０８で制御しているモードが通常動作モードへ切替わると、モード切替通知出力端子１０３に現われるｏ＿ＳＴＢＹｎ信号はＬｏｗ→Ｈｉｇｈへと変化する（時刻Ｔ６）。

電源供給回路１０１は、ｏ＿ＳＴＢＹｎ信号がＬｏｗ→Ｈｉｇｈへ変化したことを検知し、時刻Ｔ７〜Ｔ８の間に半導体集積回路１００のコア電圧（ＶＤＤ−ＣＯＲＥ）を再び通常動作時の電圧（例えば１．２Ｖ±０．１Ｖ）に昇圧する。電源供給回路１０１は、昇圧が完了したことを待って、時刻Ｔ９に電源供給回路１０１はｉ＿ＰＯＷＳＴＢＬ信号としてＨｉｇｈパルスを出力する。

半導体集積回路１００はｉ＿ＰＯＷＳＴＢＬ信号のＨｉｇｈパルスを電源安定通知入力端子１０４を通じて受け取り、発振停止・解除回路１０９は再び水晶発振子１０２が発振を開始するように発振停止を解除する（時刻Ｔ１０）。

その後、発振安定時間を一定時間待った後、ＰＬＬ停止・解除回路１１０はＰＬＬ回路１１１を再度イネーブルとし、システム全体にクロック供給を再開することでスタンバイモードから通常動作モードへの復帰を果たす。

以下、上記スタンバイ解除要因検出回路１０７、モード切替回路１０８、発振停止・解除回路１０９、ＰＬＬ停止・回路回路１１０の具体的な動作について説明する。

まず、図３に示すスタンバイ解除要因検出回路１０７では、プロセッサ１０６によりスタンバイ解除要因選択レジスタ３００の一部のＦＦ回路に“１”が設定されることにより、時刻Ｔ２でスタンバイ解除要因が選択される。

スタンバイ解除要因検出回路１０７では、スタンバイ解除要因選択回路３０１（ＡＮＤゲート）の働きにより、スタンバイ解除要因選択レジスタ３００に“１”が設定された要因だけが、スタンバイモードからの復帰要因として使われる。プロセッサによりスタンバイ解除要因として選択された要因についてスタンバイ解除要因入力端子１０５にＨｉｇｈレベルの信号が入力されると、対応するスタンバイ解除要因選択回路３０２（非同期セット付ＦＦ回路）が非同期にセットされ、スタンバイ解除要因生成回路３０３（ＮＯＲゲート）によって束ねられたｗｕｐ＿ｃｌｒｎ信号がＨｉｇｈ→Ｌｏｗに遷移する（時刻Ｔ５）。なお、スタンバイモードから通常動作モードに復帰し、プロセッサが通常動作を始めた後にスタンバイ解除要因選択回路３０２の状態を読み出すことで、どのスタンバイ解除要因によって半導体集積回路１００が通常動作モードに復帰したかを確認することが可能である。確認後は、後に再度スタンバイモードに移行することを想定し、スタンバイ解除要因選択レジスタ３００とスタンバイ解除要因選択回路３０２の全レジスタ（ＦＦ回路）に“０”を設定しておくことが望ましい。

図４に示すモード切替回路１０８において、まず通常動作モードからスタンバイモードに切り替わる際に時刻Ｔ２においてプロセッサ１０６によってモード切替回路１０８内のスタンバイモード移行切替レジスタ（ＦＦ回路）４００が“０”から“１”にセットされるものとする。それによりｗｕｐ＿ｓｅｔ信号もＬｏｗ→Ｈｉｇｈに変化し、スタンバイモード切替信号制御回路４０１であるＦＦ回路が非同期にセットされ、この制御回路４０１は、ｏ＿ＳＴＢＹｎ信号をＨｉｇｈ→Ｌｏｗに変化させる。

一方、モード切替回路１０８において、スタンバイモードから通常動作モードに復帰する際には、スタンバイ解除要因検出回路１０７から出力されたｗｕｐ＿ｃｌｒｎ信号がＨｉｇｈ→Ｌｏｗに変化するため、スタンバイモード移行切替レジスタ４００、及びスタンバイモード切替信号制御回路４０１が共に非同期にリセットする。このため、結果としてｏ＿ＳＴＢＹｎ信号はＬｏｗ→Ｈｉｇｈに遷移する（時刻Ｔ６）。遷移したｏ＿ＳＴＢＹｎ信号は発振停止・解除回路１０９、及びＰＬＬ停止・解除回路１１０に伝えられると共に、モード切替通知出力端子１０３を通じて半導体集積回路１００の外部へと伝達される。

図５に示す発振停止・解除回路１０９においては、まず通常動作モードからスタンバイモードへ移行する際に、ｏ＿ＳＴＢＹｎはＨｉｇｈ→Ｌｏｗへ変化するので、発振停止信号生成回路５００及び５０１によって発振停止回路５０２（ＮＡＮＤゲート）の一方の入力がＬｏｗに固定される。このとき、水晶発振子の一方の端子がＨｉｇｈに固定されるため、水晶発振が停止し、このため半導体集積回路１００全体のクロックも停止することになる（時刻Ｔ２）。スタンバイモードから通常動作モードへの復帰時は、ｏ＿ＳＴＢＹｎがＬｏｗ→Ｈｉｇｈに遷移（時刻Ｔ６）した後、コア電圧が通常動作時の電位に戻ってから電源安定通知入力端子１０４を通じてｉ＿ＰＯＷＳＴＢＬ信号としてＨｉｇｈパルスが入力される（時刻Ｔ９）。これにより、発振停止信号生成回路５００の出力信号（ｃｔｋ＿ｃｔｒｌ）は“１”にセットされ、結果として発振停止信号回路５０１の出力も“１”となる。発振停止回路５０２（ＮＡＮＤゲート）は、この時、入力と出力を水晶発振子の両端に接続されたインバータ回路と等価であるので、水晶発振子は固有の周波数で再び発振を開始する（時刻Ｔ１０）。この発振信号はｃｌｋ＿ｉｎ信号としてＰＬＬ停止・解除回路１１０とＰＬＬ回路１１１に伝えられる。

図６に示すＰＬＬ停止・解除回路１１０において、まず通常動作モードからスタンバイモードへ移行する際にはｏ＿ＳＴＢＹｎ信号がＨｉｇｈ→Ｌｏｗに変化するため、ＰＬＬ解除時間計測回路（カウンタ）６００がリセットされて、ＰＬＬイネーブル信号生成回路６０１（ＡＮＤゲート）の入力信号が全て“０”になる。このため、ＰＬＬイネーブル信号生成回路６０１の出力信号ｐｌｌ＿ｅｎも“０”となる。このｐｌｌ＿ｅｎ信号はＰＬＬの動作イネーブル信号であるため、ＰＬＬ回路１１１はスタンバイモードに移行する際に機能を停止する。また、図５に示す発振停止・解除回路１０９の動作でも説明したとおり、同時に水晶発振子も停止してＰＬＬ回路１１１へのクロック入力ｃｌｋ＿ｉｎも止まる（時刻Ｔ２）。

また、スタンバイモードから通常動作モードへ復帰する際は、水晶発振子１０２が再発振してもその発振が固有周波数で安定するまでに時間がかかるのが一般的である。このため、ＰＬＬ停止・解除回路１１０は、ＰＬＬ解除時間計測回路６００としてカウンタを設け、このカウンタが水晶発振子１０２からのｃｌｋ＿ｉｎ信号をクロックとしてカウントアップし、全ビットが“１”になるまでカウントアップを続ける回路構成としている。

ここで、カウンタのビット数は水晶発振子の発振が安定するまでの時間によって適切なビット数が選ばれるものとする。全ビットが“１”になるとＰＬＬイネーブル信号生成回路６０１の出力信号ｐｌｌ＿ｅｎが“１”になり、この出力信号ｐｌｌ＿ｅｎによりＰＬＬ解除時間計測回路６００としてのＦＦ回路自身を非同期セットすることで、カウンタを全ビット“１”の状態で強制的に停止させている。ｐｌｌ＿ｅｎ信号はＰＬＬ回路１１１へ伝達し、ＰＬＬ回路１１１がイネーブルとなり、ＰＬＬ回路１１１からは、ｐｌｌ＿ｃｌｋ＿ｏｕｔ信号として所定の逓倍されたクロックがクロックジェネレータ１１２に出力される。これにより半導体集積回路１００は、再び通常動作モードとして動作を再開することができる。

以下、本発明の実施形態の効果について説明する。

上述したように、図２で示す時刻Ｔ２〜Ｔ１０では、システムクロックの無い状態、時刻Ｔ３〜Ｔ８の期間は、さらにコア電圧が通常動作時よりも低い電位に設定されている状態で、半導体集積回路１００は動作する必要があるが、図３〜図６で例示したように、スタンバイ解除要因をスタンバイ解除要因入力端子１０５を通じて入力し、スタンバイ解除要因検出回路１０７であらかじめ選択された要因のみを選択して、モード切替回路１０８で保持しているモードを通常動作モードに変更し、ｏ＿ＳＴＢＹｎ信号をモード切替通知出力端子１０３を通じて出力しつつ、ｏ＿ＳＴＢＹｎ信号を発信停止・解除回路１０９とＰＬＬ停止・解除回路１１０に伝えて発振停止信号生成回路５００やＰＬＬ解除時間計測回路６００を構成するＦＦ回路を非同期リセットする、という一連の動作がクロックレスで動作することは例示した回路からも明らかである。

また、この一連の動作を行う回路は、スタンバイモードにおける低い電圧時にも動作させることができるように必要に応じて専用のゲート回路や入力端子、出力端子を用意することにはなるが、半導体集積回路１００のごく一部の回路だけの限定的な対応で済ませることができ、かつ、前記一連の動作はクロックレスで信号が伝播するために通常の半導体集積回路１００が動作するような動作スピードを要求されない。このため、一連の回路を構成する各ゲート回路も低電圧下において論理的な動作をさせる（入力の組み合わせに対して適切な出力信号を出す）ことさえできればよいため、多くの条件下においては専用のゲート回路を必要としないで、本実施形態の半導体集積回路を実現可能である。

具体的には、この実施形態の半導体集積回路１００では、コア電圧を通常動作時の電源電圧範囲よりもさらに下げた状態で、一部の回路（図１を例にとると、スタンバイ解除要因検出回路１０７、モード切替回路１０８、モード切替通知出力端子１０３）をクロックレス動作させることによって、スタンバイモード時のコア電圧を下げ、半導体集積回路１００のリーク電流を大幅に低減させることができる。

前記一部の回路以外は通常動作モードにおけるコア電圧で動作すればよいため、半導体集積回路１００のごく一部の回路についてのみ低い電圧で動作させることさえ確認できれば良いことから、半導体集積回路１００の設計・検証における手間も最小限に抑えることが可能である。

このように、本発明によれば、余分な外付け部品や通常動作モードへの余分な復帰時間を要することなく、スタンバイモード時のリーク電流を抑えてシステムの消費電力を低減できる。つまり、本発明の実施形態による半導体集積回路１００では、スリープモード時に電源遮断は行わないために、半導体集積回路１００内部のＳＲＡＭブロックやＦＦはスリープモード中データを保持し続けている。このため、スリープモードから通常動作モードへの移行時に内部状態を復帰させるための余分な回路や外付け部品を必要とせず、また状態復帰のための時間も必要としない。その結果、半導体集積回路１００を含むシステムの低コスト化、及び、システムの通常動作モードへの高速復帰が実現できる。

以下、本実施形態の半導体集積回路１００におけるさらなる効果について説明する。

本実施形態においては、モード切替回路１０８から出力されるモード切替信号を外部に出力するモード切替通知出力端子１０３を、スタンバイ電圧で動作する閾値電圧の低いトランジスタを含むインバータＴｄ１およびＴｄ２で構成しているので、スタンバイモードで、スタンバイモードから通常モードへの復帰を外部の電源供給回路などに通知することができる。

また、本実施形態においては、電源供給回路１０１は、半導体集積回路における複数の内部回路のうちのコア回路１０６〜１１３には、動作電圧として動作モードに応じたコア電圧を供給するとともに、複数の内部回路のうちのコア回路以外の内部回路（ＩＯ端子１００ｂを構成するドライブ回路など）に、動作モードに関係なく一定電位の動作電圧を供給するので、コア回路以外の電流リークの少ない内部回路では、スタンバイモードでも通常の動作電圧を維持することができる。

また、本実施形態においては、電源供給回路１０１は、モード切替回路からスタンバイモード解除の指示を受けた後、コア電圧をスタンバイ電圧から通常動作モードでの動作電圧まで上昇させたとき電圧安定化信号（ｉ＿ＰＯＷＳＴＢＬ）を出力するので、半導体集積回路では、電源供給回路からの電圧安定化信号を受けた後に、システムクロックの生成を再開することで、スタンバイモードからの通常動作モードへの復帰を、誤動作の発生などを招くことなく安定に行うことができる。

また、本実施形態においては、スタンバイ解除要因検出回路１０７は、複数のスタンバイ解除要因のうちの所定のスタンバイ解除要因に応じて、前記モード切替回路に前記スタンバイモードの解除を行うよう指示するので、半導体集積回路の用途や動作状態によって、所定のスタンバイ解除要因をマスクすることができる。

例えば、携帯電話などのモバイル機器において、その蓋を閉じて収納状態に折りたたんだときにスタンバイモードに移行した場合には、蓋を開けたときにスタンバイモードから通常モードへ復帰するようにし、蓋を閉じた状態で、操作ボタンが押されてもスタンバイモードから通常モードへの復帰が行われないようするといったことが可能となる。

また、本実施形態においては、モード切替回路１０８は、コア回路を制御するプロセッサ１０６からの指令信号に基づいて、コア回路の動作モードを、通常動作モードから該スタンバイモードに切り替えるので、コア回路の動作モードが、コア回路がプロセッサの制御により動作している途中でスタンバイモードに移行するのを回避することができ、これにより半導体集積回路のハングアップや誤動作を回避することができる。

さらに、上記実施形態１の半導体集積回路１００は、携帯電話やノートパソコンなどのバッテリー駆動のモバイル機器に適したものであり、これらのモバイル機器に搭載することにより、消費電力の削減によりバッテリーによる動作時間を増大させたモバイル機器を実現することができる。

以上のように、本発明の好ましい実施形態を用いて本発明を例示してきたが、本発明は、この実施形態に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。

本発明は、半導体集積回路および半導体集積回路を搭載した電子情報機器の分野において、スタンバイモードからの復帰時間の短さや余分なコストが発生しないという点を維持したまま、スタンバイモードにおける電源電圧をこれまでの従来技術よりもさらに下げることでリーク電流を抑え低消費電力動作を実現した半導体集積回路を提供できるものであり、携帯電話やノードパソコンなどのバッテリー駆動のモバイル機器の分野において有用なものである。

１００、２００：半導体集積回路
１０１、２０１：電源供給回路
１０２：水晶発振子
１０３：モード切替通知出力端子
１０４：電源安定通知入力端子
１０５ａ、１０５ｂ、１０５：スタンバイ解除要因入力端子
１０６：プロセッサ
１０７：スタンバイ解除要因検出回路
１０８、２０８：モード切替回路
１０９：発振停止・解除回路
１１０：ＰＬＬ停止・解除回路
１１１：ＰＬＬ回路
１１２：クロックジェネレータ（ＣＧ）
１１３：各種機能ブロック
１００ａ〜１００ｃ、１１４、１１５、１０１ａ〜１０１ｃ：端子
３００：スタンバイ解除要因選択レジスタ
３０１ａ、３０１ｂ、３０１：スタンバイ解除要因選択回路（ＡＮＤゲート）
３０２ａ、３０２ｂ、３０２：スタンバイ解除要因選択回路（非同期セット付レジスタ）
３０３：スタンバイ解除要因生成回路（ＮＯＲゲート）
４００：スタンバイモード移行切替レジスタ
４０１：スタンバイモード切替信号制御回路（非同期リセット・セット付ＦＦ）
５００：発振停止信号生成回路（非同期リセット・セット付ＦＦ）
５０１：発振停止信号生成回路（ＡＮＤゲート）
５０２：発振停止回路（ＮＡＮＤゲート）
６００：ＰＬＬ解除時間計測回路（カウンタ）
６０１：ＰＬＬイネーブル信号生成回路（ＡＮＤゲート）

Claims (10)

1. 複数の内部回路を備え、該複数の内部回路のうちの主要なコア回路がシステムクロックに基づいた動作を行う通常動作モードと、該コア回路の動作電圧を、該通常動作モードでの動作電圧より低いスタンバイ電圧まで低下させるスタンバイモードとを有する半導体集積回路であって、
   該コア回路の動作モードを、該通常動作モードと該スタンバイモードとの間で切り替えるモード切替回路と、
   該モード切替回路に該スタンバイモードを解除するよう指示するスタンバイ解除回路とを備え、
   該モード切替回路及び該スタンバイ解除回路を、該スタンバイ電圧により該システムクロックとは非同期で動作するよう構成し、
   該スタンバイモードでは、該コア回路の動作電圧を該システムクロックに基づいた動作の限界以下のスタンバイ電圧まで低下させる、半導体集積回路。
2. 請求項１に記載の半導体集積回路において、
   前記モード切替回路から出力されるモード切替を指示するモード切替信号を外部の電源供給回路に出力するモード切替通知出力端子部を有し、
   該モード切替通知出力端子部は、前記スタンバイ電圧で動作する閾値電圧の低いトランジスタを含む、半導体集積回路。
3. 請求項２に記載の半導体集積回路において、
   前記モード切替通知出力端子部は、前記複数の内部回路に動作電圧を供給する前記電源供給回路に接続されており、
   該電源供給回路は、前記コア回路に、前記動作電圧として前記動作モードに応じたコア電圧を供給するとともに、前記複数の内部回路のうちの該コア回路以外の内部回路に、前記動作モードに関係なく一定電位の動作電圧を供給する、半導体集積回路。
4. 請求項２に記載の半導体集積回路において、
   前記電源供給回路が、前記モード切替通知出力端子からスタンバイモード解除の指示を受けた後、前記コア電圧を前記スタンバイ電圧から前記通常動作モードでの動作電圧まで上昇させたときに出力する電圧安定化信号を入力するための端子を備えた、半導体集積回路。
5. 請求項４に記載の半導体集積回路において、
   前記システムクロックの基準となるクロック信号を生成する発振子の発振停止および停止解除を制御する発振停止解除回路を有し、
   該発振停止解除回路は、前記モード切替回路からのモード切替信号に基づいて、該発振子の発振が停止するよう該発振子を制御し、前記電源供給回路からの電圧安定化信号に基づいて、該発振子の発振が再開されるよう該発振子を制御する、半導体集積回路。
6. 請求項１に記載の半導体集積回路において、
   前記複数の内部回路は、前記コア回路として、種々のデータを記憶するメモリ回路を含み、
   前記スタンバイ電圧は、該メモリ回路でのデータの記憶状態が保持される限界以上の電圧である、半導体集積回路。
7. 請求項１に記載の半導体集積回路において、
   前記スタンバイ解除回路は、
   複数のスタンバイ解除要因のうちの所定のスタンバイ解除要因に応じて、前記モード切替回路に前記スタンバイモードの解除を行うよう指示するものである、半導体集積回路。
8. 請求項７に記載の半導体集積回路において、
   前記スタンバイ解除回路は、
   前記複数のスタンバイ解除要因の各々に対して、それぞれのスタンバイ解除要因を有効とするか無効とするかに応じた値を設定するための複数の設定領域を有する選択レジスタを備え、
   該選択レジスタの設定領域に設定された値によって、該複数のスタンバイ解除要因のうちの所定のスタンバイ解除要因を、該所定のスタンバイ解除要因によるスタンバイモードの解除が行われることがないようマスクする、半導体集積回路。
9. 請求項１に記載の半導体集積回路において、
   前記コア回路を制御するプロセッサを有し、
   前記モード切替回路は、該プロセッサからの指令信号に基づいて、前記コア回路の動作モードを、前記通常動作モードから該スタンバイモードに切り替える、半導体集積回路。
10. 請求項１に記載の半導体集積回路を備えた電子情報機器。

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