TWI435222B - 半導體積體電路及電子資訊裝置 - Google Patents

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Description

半導體積體電路及電子資訊裝置
本發明係關於一半導體積體電路及一電子資訊裝置。更特定言之，本發明係關於需要在一低電力消耗下操作之一半導體積體電路(諸如一嵌入式IC)及裝備有該半導體積體電路之一電子資訊裝置。
此非臨時申請案主張在2010年3月15日於日本申請之專利申請案第2010-058480號之35 U.S.C. §119(a)之優先權，該申請案之全部內容以引用的方式併入本文中。
減少一半導體積體電路中之電力消耗向來為一主要目的。達成該目的之方式之一係在一半導體積體電路中提供諸如一正常操作模式及一待機模式之兩個模式，以藉由在該半導體積體電路可關閉其功能(諸如當一PDA(個人數位助理)終端經過一段時間無按鍵輸入)之一期間關閉一系統時脈以減少電路中之電力消耗之一方法。
圖8 係描述此一習知半導體積體電路之一圖。
一半導體積體電路200 以來世一電源供應電路201 之一操作電壓操作。該半導體積體電路200 包含：一核心電源終端(VDD-CORE)100a ；一IO電源終端(VDD-IO)100b ；及一接地電源終端(VSS)100c 。自該電源供應電路201 之對應之終端101a 及101b 供應VDD-CORE電壓及VDD-IO電壓至該核心電源終端100a 及該IO電源終端100b 。
該半導體積體電路200 之該接地電源終端100c 及該電源供應電路201 之一接地電源終端101c 係設定有一接地電位。
該半導體積體電路200 包含：用於執行各種功能之一功能區塊113 ，其係該半導體積體電路200 之一內部電路；及用於控制該功能區塊113 之操作之一處理器106 。該功能區塊113 及該處理器106 係透過一匯流排彼此連接。該半導體積體電路200 亦包含：用於產生用於操作該功能區塊113 及該處理器106 之一系統時脈之一時脈產生器(CG)112 ；及用於確定由該時脈產生器112 產生之系統時脈之一頻率之一鎖相迴路電路(PLL電路)111 。該PLL電路111 係與用以產生供應至該PLL電路111 之一時脈信號(i_CLK)之一晶體振盪器102 連接。
該半導體積體電路200 亦包含：根據複數個待機取消因素1、2...x而被輸入喚醒信號(i_WAKEUP_1、i_WAKEUP_2、...i_WAKEUP_x)之待機取消因素輸入終端105a 、105b ...105 ；基於輸入於該等終端之喚醒信號而輸出一待機取消信號之一待機取消因素偵測電路107 ；及一模式切換電路208 ，其基於來自該處理器106 之待機信號而關閉該PLL電路111 及該振盪器102 ，且藉由來自該待機取消因素偵測電路107 之待機取消信號而取消該PLL電路111 及該振盪器102 之關閉狀態以恢復操作。
構成該半導體積體電路200 之內部電路(亦即，各種功能區塊113 、處理器106 、時脈產生器112 、PLL電路111 、待機取消因素偵測電路107 及模式切換電路208 )係經組態為以VDD-CORE電壓操作。該半導體積體電路200 亦包含以VDD-IO電壓驅動之一電路，諸如構成輸入及輸出終端之一驅動電路(未展示)。本文中，該VDD-CORE電壓係1.2V±0.1V，且該VDD-IO電壓係1.8V±0.1V。
在具有上述組態之該半導體積體電路200 中，當該內部處理器106 例如偵測到在一特定時段無按鍵輸入時，該處理器106 使用一模式切換信號指示該模式切換電路208 以將其模式自一正常操作模式切換至一待機模式。當該模式切換電路208 自該處理器106 接收該模式切換信號時，該模式切換電路208 關閉該晶體振盪器102 及該PLL電路111 以將該操作模式自該正常操作模式切換至該待機模式。
另一方面，當偵測到一按鍵輸入時，藉由該半導體積體電路200 本身執行自該待機模式返回至該正常操作模式。此處，由該半導體積體電路200 中之該待機取消因素偵測電路107 偵測一按鍵輸入之產生而作為該等待機取消因素之一者，且使用該待機取消信號指示該模式切換電路208 自該待機模式返回至該正常操作模式。當接收該待機取消信號時，該模式切換電路208 允許該晶體振盪器102 及該PLL電路111 恢復其等之操作。藉此，該半導體積體電路200 之操作模式返回至該正常操作模式。
習知已藉由在該正常操作模式與該待機模式之間切換而達成減少該半導體積體電路200 中之電力消耗。然而，近年來，半導體積體電路之微型化有所進展，因此即便在該系統時脈關閉時，仍會流通無法忽略之量之洩漏電流。因此，即使將操作模式切換至該待機模式，依然產生無法達到如先前般電力消耗減少之程度之一新問題。
作為應付該問題之一方法，設想藉由關閉一半導體積體電路中之部分內部電路之電源而限制其本身之洩漏電流之一方法(專利文獻1)，及藉由在待機期間供應略微低於一正常操作電壓之一電壓限制洩漏電流之一方法(專利文獻2)。
專利文獻1：日本特許公開案第2002-132397號
專利文獻2：日本特許公開案第63-65714號
藉由上述習知組態，前者之方法(即用於關閉一半導體積體電路中之部分內部電路之一電源之方法，如專利文獻1所揭示)可望對於減少電力消耗非常有效。然而，該方法中關閉該電源，會導致無法保持該半導體積體電路之狀態。這使得必須在自待機模式返回後重做電路設定，或將內部狀態保存在該半導體積體電路內或外之經預先準備之一非揮發性記憶體中，且在自該待機模式返回後還原所保存之狀態。由於此，故存在自該待機模式返回耗時較久、或額外地準備一非揮發性記憶體需花費較多成本之一問題。
另一方面，由於持續地供應電力，故後者之方法(即用於藉由在待機期間供應略微低於一正常操作電壓之一電壓而限制洩漏電流之方法)可在待機模式期間保持該半導體積體電路之狀態。因此，該方法之優點在於自該待機模式返回僅需一較短時段，且無需一多餘非揮發性記憶體。然 而，該後者之方法之缺點在於未達到如前者之方法般之電力消耗減少之程度。
特定言之，在專利文獻2所揭示之方法中，同時取消關閉振盪且在自該待機模式返回時恢復振盪。因此，在該待機模式期間只能將電壓減小至可允許操作一振盪電路之電壓。出於此一理由，由於尤其近年來洩漏電流增加，已出現一重大問題，亦即，即使將操作電壓減小至某程度，且將操作模式自該正常操作模式切換至該待機模式，洩漏電流仍未大幅減少。
本發明旨在解決上述習知問題。本發明之目的係提供一半導體積體電路及裝備有該半導體積體電路之一電子資訊裝置，該半導體積體電路可藉由在一待機模式期間進一步減小電源電壓而達成減小電力消耗且使洩漏電流受限之操作，同時保有縮短自該待機模式返回所需之時間、及無需用於自該待機模式返回之額外電路(諸如非揮發性記憶體)因而無需額外成本之優點。
根據本發明之一半導體積體電路係藉由以下而達成上述目的，即，該半導體積體電路包含複數個內部電路且具有一正常操作模式及一待機模式，於該正常操作模式中，該複數個內部電路中之一主核心電路執行一基於一系統時脈之操作；於該待機模式中，該核心電路之一操作電壓經減小至低於該正常操作模式中之該操作電壓之一待機電壓；該半導體積體電路進一步包含：一模式切換電路，其用於在該正常操作模式與該待機模式之間切換該核心電路之一 操作模式；及一待機取消電路，其用於指示該模式切換電路以取消該待機模式，其中：該模式切換電路及該待機取消電路係經組態為以該待機電壓與該系統時脈非同步操作；且，在該待機模式中，該核心電路之該操作電壓減小至小於基於該系統時脈之該操作限值的該待機電壓。
較佳地，在根據本發明之一半導體積體電路中，進一步包含一模式切換資訊輸出終端區段，其用於輸出自該模式切換電路輸出之用於指示模式切換之一模式切換信號至一外部電源供應電路，該模式切換資訊輸出終端區段包含可以該待機電壓及一低臨限電壓操作之一電晶體。
仍較佳地，在根據本發明之一半導體積體電路中，該模式切換資訊輸出終端區段係與用於供應操作電壓至該複數個內部電路之該電源供應電路連接；且該電源供應電路根據該操作模式將一核心電壓作為該操作電壓而供應至該核心電路，且無論操作模式為何，皆供應一恆定電位之一操作電壓至該複數個內部電路中除了核心電路以外之內部電路。
仍較佳地，在根據本發明之一半導體積體電路中，該電源供應電路包含用於輸入一電壓穩定信號之一終端，其係在該電源供應電路自該模式切換資訊輸出終端區段接收一指示以取消待機模式後，當該核心電壓自該待機電壓升高至該正常操作模式中之操作電壓時輸出該信號。
仍較佳地，在根據本發明之一半導體積體電路中，進一步包含一振盪關閉取消電路，其用於控制一振盪器之一振 盪關閉及關閉取消，以產生成為該系統時脈之一參考之一時脈信號；該振盪關閉取消電路控制該振盪器使得基於來自該模式切換電路之該模式切換信號而關閉由該振盪器所產生之振盪，且控制該振盪器使得基於來自該電源供應電路之該電壓穩定信號而恢復由該振盪器所產生之該振盪。
仍較佳地，在根據本發明之一半導體積體電路中，該複數個內部電路包含作為核心電路之用於儲存各種資料之一記憶體電路；且該待機電壓係大於用於保持該記憶體電路中之資料之一儲存狀態之一限值之一電壓。
仍較佳地，在根據本發明之一半導體積體電路中，該待機取消電路根據複數個待機取消因素中之一預定待機取消因素而指示該模式切換電路以取消待機模式。
仍較佳地，在根據本發明之一半導體積體電路中，該待機取消電路包含一選擇暫存器，其含有根據該複數個待機取消因素之各者經確定為有效或無效而設定該複數個待機取消因素之各者之一值之複數個設定區域；且藉由在該選擇暫存器之該等設定區域中設定之該值，使該複數個待機取消因素中之一預定待機取消因素受遮蔽，以避免藉由該預定待機取消因素而取消該待機模式。
仍較佳地，在根據本發明之一半導體積體電路中，進一步包含用於控制該核心電路之一處理器，其中該模式切換電路基於來自該處理器之一指示信號，將該核心電路之該操作模式自該正常操作模式切換至該待機模式。
根據本發明之一電子資訊裝置包含根據本發明之該半導 體積體電路，藉此達成上述目的。
下文將描述本發明之功能。
本發明包含用於在一正常操作模式與一待機模式之間切換複數個內部電路中之該主核心電路之一操作模式之模式切換電路；及用於指示該模式切換電路以取消待機模式之待機取消電路，且該模式切換電路及該待機取消電路係經組態為在該待機模式中以一待機電壓而與系統時脈非同步操作。因此，在該待機模式中，即使當該核心電路之操作電壓減小至小於基於該系統時脈之一操作限值之一待機電壓時，該模式切換電路及該待機取消電路仍可在該待機模式中操作而不依存於該系統時脈，且該操作模式可自該待機模式返回至該正常操作模式。
即，在該待機模式中，該電源電壓可減小至小於基於系統時脈之該核心電路之可操作限值，藉此進一步限制洩漏電流。此外，即使當該電源電壓減小至小於基於該系統時脈之該核心電路之可操作限值，該電源電壓仍保持在高於一記憶體電路或類似物中保持資料之一電壓。藉此，可保持該半導體積體電路之狀態，且因此不必在返回至該待機模式後重做電路設定，或將該內部狀態儲存在該半導體積體電路之內部或外部之經預先準備之一非揮發性記憶體中。
因此，可藉由進一步減小該待機模式中之電源電壓而限制洩漏電流，同時保有縮短自該待機模式返回所需之時間、及無需用於自該待機模式返回之額外電路(諸如非揮發性記憶體)因而無需額外成本之優點。
此外，根據本發明，一模式切換資訊輸出終端區段向外部輸出來自該模式切換電路輸出之一模式切換信號，且該模式切換資訊輸出終端區段係經組態以包含可以一待機電壓及一低臨限電壓操作之一電晶體，而可向一外部電源供應電路或類似物通知自該待機模式返回至該正常模式。
根據本發明，該電源供應電路根據一操作模式將核心電壓作為一操作電壓而供應至該半導體積體電路中之該複數個內部電路中之核心電路，且無論操作模式為何，皆供應一恆定電位之操作電壓至該複數個內部電路中之核心電路以外之其他內部電路。藉此，除了核心電路以外之具有少量洩漏電流之內部電路即使在待機模式期間仍可維持正常操作電壓。
根據本發明，在自該模式切換資訊輸出終端區段接收一指示以取消一待機模式後，當該核心電壓自該待機電壓升高至該正常操作模式中之一操作電壓時，該電源供應電路輸出一電壓穩定信號。因此，在自該電源供應電路接收該電壓穩定信號後，該半導體積體電路恢復產生系統時脈，藉此穩定地自該待機模式返回至該正常操作模式，而不會引起一故障或類似物。
根據本發明，該待機取消電路根據複數個待機取消因素中之一預定待機取消因素，指示該模式切換電路以取消一待機模式。藉此，可根據該半導體積體電路之使用或操作狀態而遮擋一預定待機取消因素。
例如，下文操作係可能的。當藉由關閉諸如一行動電話之一行動裝置之一蓋使其摺疊成關閉狀態以切換至一待機模式時，可將模式設定為當該蓋打開時自該待機模式返回至一正常模式，且在該蓋關閉期間即使按壓一操作按鈕，該模式將不會自該待機模式切換至該正常模式。
根據本發明，該模式切換電路基於來自用於控制該核心電路之處理器之一指示信號而將該核心電路之操作模式自一正常操作模式切換至一待機模式，藉此避免該核心電路在該處理器之控制下處於操作中之情形時切換至該待機模式。因此，可避免該半導體積體電路之掛斷及故障。
根據本發明，本發明包含用於在一正常操作模式與一待機模式之間切換複數個內部電路中之主核心電路之一操作模式之模式切換電路；及用於指示該模式切換電路以取消該待機模式之待機取消電路，且該模式切換電路及該待機取消電路係經組態以在該待機模式中以待機電壓而與系統時脈非同步操作。因此，可獲得一半導體積體電路及裝備有該半導體積體電路之一電子資訊裝置，該半導體積體電路可藉由在一待機模式期間進一步減小電源電壓而達成減小電力消耗且使洩漏電流受限之操作，同時保有縮短自該待機模式返回所需之時間、及無需用於自該待機模式返回之額外電路(諸如非揮發性記憶體)因而無需額外成本之優點。
參考附圖，在閱讀及理解下文詳細描述後，熟悉此項技術者將明白本發明之此等及其他優點。
在下文中將參考附圖描述本發明之一實施例。
(實施例1)
圖1 係描述根據本發明之實施例1之一半導體積體電路之一組態之一圖。
根據實施例1 之一半導體積體電路100 包含：一模式切換資訊輸出終端103 ；一電源穩定資訊輸入終端104 ；待機取消因素輸入終端105a 、105 b及105 ；一處理器106 ；一待機取消因素偵測電路107 ；一模式切換電路108 ；一振盪關閉/取消電路109 ；一PLL關閉/取消電路110 ；一PLL電路111 ；一CG(時脈產生器)電路112 ；一各種功能區塊113 ，及用於連接該處理器及該各種功能區塊之一匯流排等。
亦即，不同於且替代圖8 所繪示之習知半導體積體電路200 中之模式切換電路208 ，根據實施例1之該半導體積體電路100 包含：一模式切換電路108 ；一振盪關閉/取消電路109 ；及一PLL關閉/取消電路110 ；且該該半導體積體電路100 進一步包含用於通知一外部電源供應電路101 來自該模式切換電路108 之一模式切換指示之一終端(模式切換資訊輸出終端)103 ；及用於自該外部電源供應電路101 接收通知一電源供應電壓為穩定之資訊之一終端(電源穩定資訊輸入終端)104 。
用於供應電力至根據實施例1之該半導體積體電路100 之該電源供應電路101 ，具有不同於用於供應電力至圖8所繪示之該習知半導體積體電路200 之電源供應電路201 之組態之一組態。此外，除了該半導體積體電路200 之終端101a 至101c 之外，該電源供應電路101 包含：用於自該半導體積體電路100 之該模式切換資訊輸出終端103 接收一信號之一終端115 ；及用於輸出用於向該半導體積體電路100 之該電源穩定資訊輸入終端104 通知電壓已穩定之一信號之一終端114 。
一電源供應電壓VDD-IO(例如，1.8V±0.1V)及一核心電壓VDD-CORE(例如，在一正常操作模式下為1.2V±0.1V)自該電源供應電路101 被穩定地供應至該半導體積體電路100 。該電源供應電壓VDD-IO係用於在該半導體積體電路100 中之複數個內部電路中除了核心電路106 至113 之外之終端部分(包含一驅動電路、一保護電路及類似物)。該核心電壓VDD-CORE係用於操作核心部分(核心電路)。在該正常操作模式期間，該半導體積體電路100 與自該CG電路112 輸出之一系統時脈同步操作。此外，該電源供應電路101 係經組態以當自該半導體積體電路100 接收到一模式切換指示時，將核心電壓(即，該核心電路之操作電壓)VDD-CORE自該正常操作模式中之一電壓(1.2V±0.1V)降低至小於基於該系統時脈之該核心電路操作之限值之一待機電壓(例如，0.8V±0.1V)。
在根據實施例1之該半導體積體電路100 中，在自該處理器106 接收到切換至該待機模式之一指示時，該模式切換電路108 係經組態以使用一模式切換信號(o_STBYn)指示該外部電源供應電路101 以降低該核心電壓，且指示該PLL關閉/取消電路110 及該振盪關閉/取消電路109 關閉該PLL電 路111 及該晶體振盪器102 。在自該待機取消因素偵測電路107 接收到一待機取消指示時，該模式切換電路108 係經組態以使用一模式切換信號(o_STBYn)指示該外部電源供應電路101以還原該核心電壓。
此外，在實施例1中，該外部電源供應電路101 係經組態以當回應於來自該模式切換電路108 之用於指示取消該待機模式之該模式切換信號將恢復該核心電壓自待機模式期間之電壓還原至正常操作模式期間之電壓之一操作完成且電壓穩定時，輸出一電壓穩定信號(i_POWSTBL)。當接收到該電壓穩定信號時，該振盪關閉/取消電路109 係經組態以開始使該晶體振盪器102 振盪。藉由恢復該晶體振盪器102 中之振盪，該PLL關閉/取消電路110 及該PLL電路111 將開始其等之操作。
在下文中，將描述關於構成根據實施例1之該半導體積體電路100 之該待機取消因素偵測電路107 、模式切換電路108 、振盪關閉/取消電路109 及PLL關閉/取消電路110 之特定組態。
圖3 至圖6 各繪示該待機取消因素偵測電路107 、模式切換電路108 、振盪關閉/取消電路109 及PLL關閉/取消電路110 之一特定電路組態。請注意，圖3 至圖6 繪示具有一非同步重設/設定之FF(正反器)電路之一部分，且將該等FF電路假定為當確證一非同步重設及一非同步設定兩者時以一非同步重設優先運作(即，當確證該非同步重設時該FF電路之輸出始終為「0」)者。
首先，圖3 繪示該待機取消因素偵測電路107 之一例示性特定組態。
該待機取消因素偵測電路107 包含複數個待機取消因素選擇電路(及閘)301a 、301b ...301 。各自之待機取消因素選擇電路(及閘)之一側上之輸入端分別連接至待機取消因素輸入終端105a 、105b ...105 。該待機取消因素偵測電路107 亦包含一待機取消因素選擇暫存器300 ，且將在該等FF電路中設定為該暫存器300 之各自之儲存區域之值供應至該等待機取消因素選擇電路(及閘)301a 、301b ...301 之另一側上之輸入端。該待機取消因素偵測電路107 進一步包含：對應於各自之待機取消因素選擇電路301a 、301b ...301 之待機取消因素選擇電路(具有一非同步設定之FF電路)302a 、302b ...302 ；及將該等FF電路之一輸出端(wup_1、wup_2...wup_x)視為一輸入端之一非或電路303 。該等待機取消因素選擇電路(具有一非同步設定之FF電路)302a 、302b ...302 之各者係經組態以藉由來自該等待機取消因素選擇電路(及閘)301a 、301b ...301 之一高位準信號予以非同步設定，且該等FF電路之輸出係透過該非或電路303 輸出至該模式切換電路108 。
圖4 繪示該模式切換電路108 之一例示性特定組態。
該模式切換電路108 包含：當藉由該處理器106 將一儲存值自「0」設定至「1」時，且當自該待機取消因素偵測電路107 輸出之一wup_clrn信號自高改變至低時重設為非同步之一待機模式切換暫存器400 ；及基於該待機模式切換暫存器400 之一輸出(wup_set)而設定為非同步，且當自該待機取消因素偵測電路107 輸出之該wup_clrn信號自高改變至低時重設為非同步之一待機模式切換信號控制電路401 。
圖5 繪示該振盪關閉/取消電路109 之一例示性特定組態。
該振盪關閉/取消電路109 包含：當一高脈衝作為來自該電源供應電路101 之一i_POWSTBL信號而被輸入時設定為「1」之一振盪關閉信號產生電路500 ；視該電路500 之一輸出端信號(ctk_ctrl)及該模式切換電路108 之一輸出端(o_STBYn)作為一輸入端之一及閘501 ；及視該及閘501 之一輸出端及該晶體振盪器102 之一終端為一輸入端之一反及閘502 。該晶體振盪器102 之另一終端係連接至該反及閘502 之輸出端。
圖6 係繪示該PLL關閉/取消電路110 之一例示性特定組態之一圖。
該PLL關閉/取消電路110 包含：用於以來自該晶體振盪器102 之一振盪時脈(i_CLK)執行一計數操作，且藉由來自該模式切換電路108 之一模式切換信號(o_STBYn)而重設之一計數器600 ；及用於視該計數器600 之各位元為一輸入且輸出一pll_en信號至該PLL電路111 之一及閘601 。
圖7係繪示在該半導體積體電路100 中之該模式切換資訊輸出終端103 之一圖。圖7(a) 繪示構成其一電路之組態，且圖7(b) 及圖7(c) 各繪示一特定電晶體電路。
如圖7(a) 所繪示，該模式切換資訊輸出終端103 包含：用於倒轉及輸出來自該模式切換電路108 之一模式切換信號(o_STBY)之一第一反相器電路Td1 ；及用於倒轉及輸出該第一反相器電路Td1 之一輸出之一第二反相器電路Td2 。如圖7(b) 所繪示，該第一反相器電路Td1 包含在一核心電源(VDD-CORE)與一接地之間連接之一P型MOS電晶體Tr1a 及一N型MOS電晶體Tr1b 。此等電晶體係設定有一低臨限值使得其等可在該待機模式中以一核心電壓(0.8 V±0.1 V)操作。該第一反相器電路Td1 之輸出端之高位準係該核心電壓之位準，且其輸出端之低位準係一接地位準。此外，如圖7(c) 所繪示，該第二反相器電路Td2 包含在一IO電壓(IO-VDD)與該接地之間連接之一P型MOS電晶體Tr2a及一N型MOS電晶體Tr2b 。此等電晶體係設定有一低臨限值，使得其等可在該待機模式中以一核心電壓(0.8 V±0.1 V)操作。該第二反相器電路Td2 之輸出端之高位準係一IO電壓(1.8 V±0.1 V)之位準，且其輸出端之低位準係一接地位準。
接著，下文中將描述一操作。
圖2 係繪示表示當圖1 所繪示之該半導體積體電路100自一正常操作模式切換至一待機模式、且其後自該待機模式還原至該正常操作模式時一序列之一波形。
本文中，假設藉由該處理器106 確定當到達一時間T1 (T1 之左側)時，該半導體積體電路100 在一正常操作式中操作，而在該時間T1 ，該半導體積體電路100 切換至一待機模式。對該待機模式之切換包含一外部因素及一內部因素，該外部因素係存在來自該半導體積體電路100 之一預定終端(未展示)之一待機模式切換請求信號之一輸入之一情況；該內部因素係由該處理器106 在一特定時段未偵測到按鍵輸入而切換至該待機模式)之一情況。
作為用於取消該待機模式之一外部因素，當該處理器106 確定在該時間T1 切換至該待機模式時，該處理器106 對該待機取消因素偵測電路107 設定若干待機取消因素。更特定言之，該處理器106 將「1」設定至對應於該待機取消因素偵測電路107 中之該暫存器300 之一有效待機取消因素之一儲存區域(FF電路)。其後，該處理器106 發送一信號至該模式切換電路108 ，以將該半導體積體電路100 之模式切換至該待機模式(時間T2 )。
同時，該模式切換電路108 將該半導體積體電路100 之一內部控制信號切換至該待機模式。藉由該內部控制信號中之此模式切換，該PLL關閉/取消電路110 使用該內部控制信號操作以關閉一PLL，且該振盪關閉/取消電路109 使用該內部控制信號操作以關閉該晶體振盪器102 之振盪。此外，該模式切換電路108 將該內部控制信號切換至該待機模式，且同時透過該模式切換資訊輸出終端103 使該o_STBYn信號之位準自高改變至低，以向該電源供應電路101 通知模式切換。
在該時間T2 ，藉由該o_STBYn信號之該高至低變化，該電源供應電路101 偵測到該半導體積體電路100 已切換其本身至該待機模式。在時間T3 至T4 期間，該電源供應電路101 使該半導體積體電路100 之核心電壓降低至遠小於一正常操作使用範圍(例如，1.2 V±0.1 V)之一電壓(例如，0.8 V±0.1 V)。
較佳為待降低之電壓值係一最小電壓值，該最小電壓值係經保持作為在該半導體積體電路100 中之一SRAM或FF(正反器)電路中之資料、且係用於驅動內部電路以用於自該待機模式還原至該正常操作模式所需、且用於在包含一驅動電路之輸出終端處切換信號位準。請注意，只有在該核心電壓(VDD-CORE)中且一終端電壓(VDD-IO)(即，構成一輸出終端之一驅動電路之一驅動電壓)未改變的情況下可觀察到電壓降。
其後，當一預選擇待機取消因素在時間T5 發生時，該半導體積體電路100 透過該待機取消因素輸入終端105 傳輸該因素作為一內部信號，且該待機取消因素偵測電路107 偵測該內部信號作為該因素。當由該模式切換電路108 控制之模式藉由所偵測之信號而切換至該正常操作模式時，出現於該模式切換資訊輸出終端103 上之該o_STBYn信號自低改變至高(時間T6 )。
該電源供應電路101 偵測該o_STBYn信號自低改變至高，而在時間T7 至T8 期間，該電源供應電路101 再次將該半導體積體電路100 之該核心電壓(VDD-CORE)升壓至該正常操作之電壓(例如，1.2 V±0.1 V)。該電源供應電路101 等待升壓完成，且接著在時間T9 ，該電源供應電路101 輸出一高脈衝作為一i_POWSTBL信號。
該半導體積體電路100 透過該電源穩定資訊輸入終端104 接收該i_POWSTBL信號之高脈衝，且該振盪關閉/取消電路109 取消振盪關閉，使得該晶體振盪器102 再次開始振盪(時間T10 )。
其後，等待一振盪穩定時間之一特定時段後，該PLL關閉/取消電路110 再次啟用該PLL電路111 且恢復對整個系統之時脈供應，以達成自該待機模式返回至該正常操作模式。
在下文中，將描述該待機取消因素偵測電路107 、模式切換電路108 、振盪關閉/取消電路109及PLL關閉/取消電路110 之特定操作。
首先，在圖3 所繪示之該待機取消因素偵測電路107 中，藉由在該待機取消因素選擇暫存器300 中之一部分FF電路中之該處理器106設定「1」，使得在該時間T2 選擇一待機取消因素。
在該待機取消因素偵測電路107 中，由於一待機取消因素選擇電路(及閘)301 之運作，僅由在該待機取消因素選擇暫存器300 中之「1」之設定所選擇之因素被用作自該待機模式之一返回因素。當相對於藉由該處理器106 選擇為該待機取消因素之該因素一高位準信號被輸入至一待機取消因素輸入終端105 時，將一對應之待機取消因素選擇電路(具有一非同步設定之FF電路)302 設定為非同步，且將由一待機取消因素產生電路(非或閘)303 附帶之該等wup_clrn信號自高改變至低(時間T5 )。在該模式自該待機模式返回至該正常操作模式且該處理器106 開始正常操作後，藉由讀取該待機取消因素選擇電路302 之狀態，可確認哪個待機取消因素允許該半導體積體電路100 返回至該正常操作模式。在該確認後，假定該模式將再次切換至該待機模式，較佳為該待機取消因素選擇暫存器300 及該待機取消因素選擇電路302 之所有暫存器(FF電路)設定為「0」。
在圖4 所繪示之該模式切換電路108 中，首先假設在自該正常操作模式切換至該待機模式時，該模式切換電路108 中之該待機模式切換暫存器(FF電路)400 在該時間T2 藉由該處理器106 自「0」設定至「1」。因此，該wup_set信號自低改變至高，作為該待機模式切換信號控制電路401 之該FF電路被設定為非同步，且該待機模式切換信號控制電路401 將該o_STBYn信號自高改變至低。
同時，當該模式切換電路108 中之模式自該待機模式返回至該正常操作模式時，自該待機取消因素偵測電路107 輸出之該wup_clrn信號自高改變至低。因此，該待機模式切換暫存器400 及該待機模式切換信號控制電路401 皆重設為非同步。由於此，於是該o_STBYn信號自低改變至高(時間T6 )。該經改變之o_STBYn信號不僅透過該模式切換資訊輸出終端103 而被傳輸至該振盪關閉/取消電路109 及該PLL關閉/取消電路110 ，且亦被傳輸至該半導體積體電路100 外部。
在圖5 所繪示之該振盪關閉/取消電路109 中，首先，當該模式自該正常操作模式切換至該待機模式時，該o_STBYn信號自高改變至低。因此，在該振盪關閉電路(反及閘)502 之一側上之輸入端藉由該等振盪關閉信號產生電路500 及501 予以固定為低。同時，在該晶體振盪器102 之一側上之終端被固定為高，使得晶體振盪被關閉，且因此該整體半導體積體電路100 之時脈亦被關閉(時間T2 )。在自該待機模式返回至該正常操作模式時，該o_STBYn信號自低改變至高(時間T6 )，且其後，該核心電壓返回至該正常操作模式中之電位。其後，透過該電源穩定資訊輸入終端104 ，使高脈衝被輸入為i_POWSTBL信號(時間T9 )。藉此，該振盪關閉信號產生電路500 之輸出信號(ctk_ctrl)被設定為「1」，且因此，該振盪關閉信號產生電路501 之輸出亦為「1」。由於該振盪關閉電路(反及閘)502 現在變成相當於一反相器電路，其輸入端及輸出端係連接至該晶體振盪器102 之兩端，該晶體振盪器102 以一特定頻率開始振盪(時間T10 )。此振盪信號被傳輸至該PLL關閉/取消電路110 及該PLL電路111 作為一clk_in信號。
在圖6 所繪示之該PLL關閉/取消電路110 中當該模式自該正常操作模式切換至該待機模式時，該o_STBYn信號自高改變至低。相應地，使該PLL取消時間量測電路(計數器)600 重設，且該PLL啟用信號產生電路(及閘)601 之所有輸入信號變為「0」。因此，該PLL啟用信號產生電路601 (及閘)之輸出信號pll_en亦變為「0」。由於該pll_en信號係該PLL之一操作啟用信號，當切換至該待機模式時，該PLL電路111 關閉其功能。此外，如圖5所繪示之該振盪關閉/取消電路109 之操作中所述，該晶體振盪器102 被同時關閉且對該PLL電路111 之時脈輸入clK_in亦被關閉(時間T2 )。
當該模式自該待機模式返回至該正常操作模式時，即使在該晶體振盪器102 再次開始振盪後，通常需耗費一時間才能以一特定頻率穩定振盪。因此，該PLL關閉/取消電路110 具有一電路組態，其中提供一計數器作為一PLL取消時間量測電路600 ，該計數器計數來自該晶體振盪器102 之該clk_in信號作為一時脈，且繼續計數直至所有位元變為「1」。
本文中，根據該晶體振盪器102 之振盪變得穩定之時間而將該計數器之位元數目選擇為一適當位元數目。當所有位元變為「1」時，該PLL啟用信號產生電路601 之輸出信號pll_en變為「1」。藉由該輸出信號pll_en將發揮該PLL取消時間量測電路600 之功能之該FF電路本身設定為非同步，使該計數器強制關閉且其中所有該等位元為「1」。該pll_en信號被傳輸至該PLL電路111 ，而啟用該PLL電路111。將一預定之多時脈自該PLL電路111 輸出至該時脈產生器112 作為一pll_clk_out信號。藉此，該半導體積體電路100 再次恢復操作為一正常操作模式。
在下文中，將描述本發明之實施例之作用。
如上所述，該半導體積體電路100 需要在圖2 所繪示之時間T2 至T10 期間無系統時脈之一狀態、及在時間T3 至T8 期間該核心電壓被設定為低於在該正常操作期間之一電位之一狀態下操作。然而，如圖3 至圖6 所例示，自該等所例示之電路亦明白，可以一無時脈方式操作一系列操作，該系列操作係：透過該待機取消因素輸入終端105 輸入待機取消因素；在該待機取消因素偵測電路107 中選擇僅一預選擇因素；將在該模式切換電路108 所保持之模式改變至一正常操作模式；透過該模式切換資訊輸出終端103 輸出一o_STBYn信號；及傳輸該o_STBYn信號至該振盪關閉/取消電路109 及該PLL關閉/取消電路110 以重設該FF電路，其將該振盪關閉信號產生電路500 或PLL取消時間量測電路600 組態為非同步。
在用於執行該系列操作之電路中，隨著需要增加，可於需要時準備一閘極電路、一輸入終端及一輸出終端，使得該電路可在一待機模式期間以一低電壓操作。然而，對於該半導體積體電路100 中之一部分電路可僅藉由一限制量測完成。此外，由於以一無時脈方式傳輸信號，故該系列操作不需要以與一普通半導體積體電路100 操作一樣快之一操作速度執行。因此，構成一系列電路之各自閘極電路邏輯上足以能夠在一低電壓下操作(相對於輸入組合而輸出一適當輸出信號)。因此，在許多條件下，不需要專用的閘極電路以達成根據實施例1之該半導體積體電路100 。
更特定言之，在根據實施例1之該半導體積體電路100 中，一部分電路(在圖1 之實例中為待機取消因素偵測電路107 、模式切換電路108 及模式切換資訊輸出終端103 )係以一無時脈方式操作，且使該核心電壓進一步降低至小於在一正常操作期間之一電源電壓範圍，使得在一待機模式下可減小該核心電壓，藉此顯著減小該半導體積體電路100 之洩漏電流。
除了上述該等部分電路之外之電路可在該正常操作模式中以核心電壓操作。因此，足以確認該半導體積體電路100 之僅一部分電路可以一低電壓操作。因此，可將設計及檢測該半導體積體電路100 之麻煩降至最低。
同樣地，根據實施例1，該半導體積體電路100 包含：用於在一正常操作模式與一待機模式之間切換複數個內部電路中之主核心電路之一操作模式之該模式切換電路108 ；及用於指示該模式切換電路108 以取消該待機模式之該待機取消因素偵測電路107 ，且該模式切換電路108 及該待機取消因素偵測電路107 係經組態以在該待機模式中以一待機電壓與該系統時脈非同步操作。因此，在該待機模式中，即使當基於該系統時脈使該核心電路之操作電壓減小至小於一操作限值之一待機電壓時，該模式切換電路及該待機取消電路仍可在該待機模式中操作而不依存於該系統時脈，且該操作模式可自該待機模式返回至該正常操作模式。因此，可限制在該待機模式期間之洩漏電流，且可在無過多之外部部分或無過多之返回一正常操作模式之時間下減少該系統之電力消耗。也就是說，在根據本發明之實施例1之該半導體積體電路100 中，在一睡眠模式期間不關閉電力，使得在該半導體積體電路100 中之SRAM區塊及FF在該睡眠模式期間繼續保持資料。因此，不需要多餘電路或外部部分以使內部狀態自該睡眠模式返回至該正常操作模式。此外，不需要用於恢復之時間。因此，可達成包含該半導體積體電路100 之一系統之成本減少及使該系統快速復原至一正常操作模式。
在下文中，將描述該半導體積體電路100 之進一步作用。
在實施例1中，用於向外部輸出自該模式切換電路108 輸出之一模式切換信號之該模式切換資訊輸出終端103 ，係由包含可以一待機電壓及一低臨限電壓操作之一電晶體之反相器Td1 及Td2 所組成，而可向一外部電源電路或類似物通知自該待機模式返回至該正常模式。
此外，在實施例1中，該電源供應電路101 根據一操作模式將一核心電壓作為一操作電壓供應至該半導體積體電路100 中之該複數個內部電路中之核心電路106 至113 ，且無論該操作模式為何，該電源供應電路101 皆供應一恆定電位之一操作電壓至該複數個內部電路中除了核心電路以外之內部電路(諸如構成一IO終端100b 之一驅動電路)，使得即使在該待機模式期間仍可在除了該等核心電路以外之具有少量洩漏電流之該等內部電路中維持一正常操作電壓。
此外，在實施例1中，該電源供應電路101 自該模式切換電路108 接收一指示以取消一待機模式，且接著當該核心電壓自一待機電壓在一正常操作模式下被升壓至一操作電壓時，該電源供應電路101 輸出一電壓穩定信號(i_POWSTBL)。自該電源供應電路101 接收到該電壓穩定信號後，該半導體積體電路100 恢復產生一系統時脈，使得可在不引起一故障下穩定地自該待機模式返回至該正常操作模式。
此外，在實施例1中，該待機取消因素偵測電路107 根據複數個待機取消因素中之一預定待機取消因素，指示該模式切換電路108 取消該待機模式，使得可根據該半導體積體電路100 之使用或操作狀態而遮擋一預定待機取消因素。
例如，下文操作係可能的。當藉由關閉諸如一行動電話之一行動裝置之一蓋使其摺疊成關閉狀態以切換至一待機模式時，可將模式設定為當該蓋打開時自該待機模式返回至一正常模式，且在該蓋關閉期間即使按壓一操作按鈕，該模式將不會自該待機模式切換至該正常模式。
此外，在實施例1中，該模式切換電路108 基於來自用於控制該核心電路之該處理器106 之一指示信號而將該核心電路之操作模式自一正常操作模式切換至一待機模式，而得以可避免該核心電路在該處理器之控制下處於操作中之情形時，使該核心電路之操作切換至該待機模式。因此，可避免該半導體積體電路之掛斷及故障。
此外，根據實施例1之該半導體積體電路100 可應用於諸如一蜂巢式電話裝置及一筆記型電腦之一電池驅動行動裝置。藉由在此一行動裝置中裝備該半導體積體電路100 ，由於電力消耗減少，可達成具有一較長電池操作時間之一行動裝置。
如上所述，本發明係藉由使用本發明之較佳實施例1來例示。然而，本發明不應僅基於上述實施例1解釋。應理解，本發明之範疇應僅基於申請專利範圍而解釋。亦應理解，熟悉此項技術者可基於本發明之描述及自本發明之詳細較佳實施例1之描述之共識而實施相等技術範疇。此外，應理解，本說明書所列舉之任一專利、任一專利申請案及任一參考文獻應以與本說明書特定描述內容相同之引用方式併入本說明書中。
[產業應用性]
在一半導體積體電路及裝備有該半導體積體電路之一電子資訊裝置之領域中，本發明係提供可藉由在一待機模式期間較先前技術進一步減小電源電壓而能夠達成減小電力消耗且使洩漏電流受限之操作之一半導體積體電路，同時保有縮短自該待機模式返回所需之時間及無需額外成本之優點。因此本發明適用於諸如一蜂巢式電話裝置或一筆記型電腦之一電池驅動行動裝置之領域。
在不脫離本發明之範疇及精神下，熟悉此項技術者應明白本發明之各種其他修改且可容易進行各種其他修改。相應地，至此隨附之申請專利範圍之範疇並不受限於本文所提出之描述，而是概括地解釋申請專利範圍。
100、200 ．．．半導體積體電路
100a至100c、101a至101c、114、115 ．．．終端
101、201 ．．．電源供應電路
102 ．．．晶體振盪器
103 ．．．模式切換資訊輸出終端
104 ．．．電源穩定資訊輸入終端
105、105a、105b ．．．待機取消因素輸入終端
106 ．．．處理器
107 ．．．待機取消因素偵測電路
108、208 ．．．模式切換電路
109 ．．．振盪關閉/取消電路
110 ．．．PLL關閉/取消電路
111 ．．．PLL電路
112 ．．．時脈產生器(CG)
113 ．．．各種功能區塊
300 ．．．待機取消因素選擇暫存器
301、301a、301b ．．．待機取消因素選擇電路(及閘)
302、302a、302b ．．．待機取消因素選擇電路(具有一非同步設定之FF電路)
303 ．．．待機取消因素產生電路(非或閘)
400 ．．．待機模式切換暫存器
401 ．．．待機模式切換信號控制電路(具有一非同步重設/設定之FF)
500 ．．．振盪關閉信號產生電路(具有一非同步重設/設定之FF)
501 ．．．振盪關閉信號產生電路(及閘)
502 ．．．振盪關閉電路(反及閘)
600 ．．．PLL取消時間量測電路(計數器)
601 ．．．PLL啟用信號產生電路(及閘)
圖1 係繪示根據本發明之實施例1之一半導體積體電路100之一方塊圖。
圖2 係描述根據本發明之實施例1之一半導體積體電路100之一操作之一圖，該圖繪示在一正常操作模式與一待機模式之間以一波形切換之一序列。
圖3 係繪示在根據本發明之實施例1之一半導體積體電路100中之一待機取消因素偵測電路107之一圖。
圖4 係繪示在根據本發明之實施例1之一半導體積體電路100中之一模式切換電路108之一圖。
圖5 係繪示在根據本發明之實施例1之一半導體積體電路100中之一振盪關閉/取消電路109之一圖。
圖6 係繪示在根據本發明之實施例1之一半導體積體電路100中之一PLL關閉/取消電路110之一圖。
圖7 係繪示在根據本發明之實施例1之一半導體積體電路100 中之一模式切換資訊輸出終端103 之一圖。圖7(a) 繪示構成該終端之一電路，且圖7(b) 及圖7(c) 各繪示在構成該終端之電路中之一特定電晶體電路。
圖8 係描述一習知半導體積體電路200之一方塊圖。
100．．．半導體積體電路
100a至100c、101a至101c、114、115．．．終端
101．．．電源供應電路
102．．．晶體振盪器
103．．．模式切換資訊輸出終端
104．．．電源穩定資訊輸入終端
105、105a、105b．．．待機取消因素輸入終端
106．．．處理器
107．．．待機取消因素偵測電路
108．．．模式切換電路
109．．．振盪關閉/取消電路
110．．．PLL關閉/取消電路
111．．．PLL電路
112．．．時脈產生器(CG)
113．．．各種功能區塊

Claims (10)

  1. 一種半導體積體電路，其包括複數個內部電路且具有一正常操作模式及一待機模式，於該正常操作模式中，該複數個內部電路中之一主核心電路執行一基於一系統時脈之操作；於該待機模式中，該核心電路之一第1操作電壓經減小至小於該正常操作模式中之該第1操作電壓之一待機電壓；該半導體積體電路進一步包括：該核心電路之一模式切換電路，其用於在該正常操作模式與該待機模式之間切換該核心電路之一操作模式；及該核心電路之一待機取消電路，其用於指示該模式切換電路以取消該待機模式，其中：該模式切換電路及該待機取消電路係經組態為與該系統時脈非同步地操作，且其中該模式切換電路之操作用的一臨限電壓與該待機取消電路之操作用的一臨限電壓係小於該待機電壓；且在該待機模式中，該核心電路之該第1操作電壓經減小至小於基於該系統時脈之核心電路操作用之一最小電壓之該待機電壓。
  2. 如請求項1之半導體積體電路，其進一步包含一模式切換資訊輸出終端區段，其用於輸出自該模式切換電路輸出之用於指示模式切換之一模式切換信號至一外部電源供應電路，該模式切換資訊輸出終端區段包含可以該待機電壓及一低臨限電壓操作之一電晶體。
  3. 如請求項2之半導體積體電路，其中： 該模式切換資訊輸出終端區段係連接至用以供應該第1操作電壓至該複數個內部電路之該電源供應電路；且該電源供應電路根據該操作模式將一核心電壓作為該第1操作電壓而供應至該核心電路，且無論該操作模式為何，皆供應一恆定電位之一第2操作電壓至該複數個內部電路中除了該核心電路以外之內部電路。
  4. 如請求項2之半導體積體電路，其中該電源供應電路包含用於輸入一電壓穩定信號之一終端，其係在該電源供應電路自該模式切換資訊輸出終端區段接收一指示以取消該待機模式後，當該核心電壓自該待機電壓升高至該正常操作模式中之該第1操作電壓時輸出該電壓穩定信號。
  5. 如請求項4之半導體積體電路，其進一步包含一振盪關閉取消電路，其用於控制一振盪器之一振盪關閉及關閉取消，以產生成為該系統時脈之一參考之一時脈信號；該振盪關閉取消電路控制該振盪器使得基於來自該模式切換電路之該模式切換信號而關閉由該振盪器所產生之振盪，且控制該振盪器使得基於來自該電源供應電路之該電壓穩定信號而恢復由該振盪器所產生之該振盪。
  6. 如請求項1之半導體積體電路，其中：該複數個內部電路包含作為該核心電路之用於儲存各種資料之一記憶體電路；且該待機電壓係大於用於保持該記憶體電路中之資料之一儲存狀態之一限值之一電壓。
  7. 如請求項1之半導體積體電路，其中該待機取消電路根據複數個待機取消因素中之一預定待機取消因素而指示該模式切換電路以取消該待機模式。
  8. 如請求項7之半導體積體電路，其中：該待機取消電路包含一選擇暫存器，其具有複數個設定區域用以根據該複數個待機取消因素之各者經確定為有效或無效而對該複數個待機取消因素之各者設定一值；且藉由在該選擇暫存器之該等設定區域中所設定之該值，使該複數個待機取消因素中之一預定待機取消因素受遮蔽，以避免藉由該預定待機取消因素而取消該待機模式。
  9. 如請求項1之半導體積體電路，其進一步包含用於控制該核心電路之一處理器，其中該模式切換電路基於來自該處理器之一指示信號，將該核心電路之該操作模式自該正常操作模式切換至該待機模式。
  10. 一種電子資訊裝置，其包括如請求項1之半導體積體電路。
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