JP3080819B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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Description
【０００１】
【産業上の利用分野】この発明は発振回路を有し、電池
によって駆動されるシステムに使用される半導体集積回
路装置に関する。
によって駆動されるシステムに使用される半導体集積回
路装置に関する。
【０００２】
【従来の技術】民生用の半導体集積回路装置（以下、Ｌ
ＳＩと称する）では、素子の微細化が進み、付加価値の
高い製品が要求されている。中でも、低電圧低消費電力
の市場要求は強く、８ビットＣＰＵでも電卓並の低消費
電力が要求されている。この様な低消費電力化は、ＬＳ
Ｉ動作の中で消費電流が多い発振回路を低消費電流化に
することによって実現されている。
ＳＩと称する）では、素子の微細化が進み、付加価値の
高い製品が要求されている。中でも、低電圧低消費電力
の市場要求は強く、８ビットＣＰＵでも電卓並の低消費
電力が要求されている。この様な低消費電力化は、ＬＳ
Ｉ動作の中で消費電流が多い発振回路を低消費電流化に
することによって実現されている。
【０００３】図１０は、発振回路を有し、この発振回路
の低消費電流化が図られた従来のＬＳＩを用いたシステ
ムの一例である電子手帳の構成を示すブロック図であ
る。図において、10はＬＳＩ本体であり、このＬＳＩ本
体10には電池による高電位側の電源電圧ＶDDと低電位側
の電源電圧ＶSSが供給されている。また、上記ＬＳＩ本
体10内には、電源電圧ＶDDの値を検出する電源電圧検出
回路11、初期動作用のＣＲ発振回路12、水晶発振回路
（クリスタル発振回路）13、電源電圧ＶDDを降圧して内
部電源電圧ＶCCを出力する降圧回路14、各種演算処理を
実行するＣＰＵ（演算処理装置）15、上記ＣＰＵで発生
されるデータに基づいて表示信号を発生する液晶表示駆
動回路16が設けられている。
の低消費電流化が図られた従来のＬＳＩを用いたシステ
ムの一例である電子手帳の構成を示すブロック図であ
る。図において、10はＬＳＩ本体であり、このＬＳＩ本
体10には電池による高電位側の電源電圧ＶDDと低電位側
の電源電圧ＶSSが供給されている。また、上記ＬＳＩ本
体10内には、電源電圧ＶDDの値を検出する電源電圧検出
回路11、初期動作用のＣＲ発振回路12、水晶発振回路
（クリスタル発振回路）13、電源電圧ＶDDを降圧して内
部電源電圧ＶCCを出力する降圧回路14、各種演算処理を
実行するＣＰＵ（演算処理装置）15、上記ＣＰＵで発生
されるデータに基づいて表示信号を発生する液晶表示駆
動回路16が設けられている。
【０００４】また、ＬＳＩ本体10の外部には、各種デー
タを入力するためのキー入力部17、上記液晶表示駆動回
路16で発生される表示信号が供給される液晶表示部18な
どが設けられている。
タを入力するためのキー入力部17、上記液晶表示駆動回
路16で発生される表示信号が供給される液晶表示部18な
どが設けられている。
【０００５】上記ＣＲ発振回路12は電子手帳に対し始め
て電池を入れた時や、電池の交換時に動作状態となり、
クロック信号ＣＲＯＳＣを発生して上記ＣＰＵ15に同期
信号として供給する。
て電池を入れた時や、電池の交換時に動作状態となり、
クロック信号ＣＲＯＳＣを発生して上記ＣＰＵ15に同期
信号として供給する。
【０００６】水晶発振回路13は上記ＣＲ発振回路12と同
時に動作を開始する。そして、水晶発振回路13の発振動
作が安定状態になると、ＣＲ発振回路12の動作がＣＰＵ
15からの制御信号ＣＲＳＴＯＰに基づいて停止され、こ
の後は、水晶発振回路13で発生されるクロック信号ＸＴ
ＯＳＣがＣＰＵ15で使用されることになる。
時に動作を開始する。そして、水晶発振回路13の発振動
作が安定状態になると、ＣＲ発振回路12の動作がＣＰＵ
15からの制御信号ＣＲＳＴＯＰに基づいて停止され、こ
の後は、水晶発振回路13で発生されるクロック信号ＸＴ
ＯＳＣがＣＰＵ15で使用されることになる。
【０００７】降圧回路14は、電池投入後にＣＰＵ15から
出力されるクロック信号ＨＣＬＫに基づいて動作し、電
池による電源電圧ＶDDを例えば１／２に降圧して出力す
る。従って、電池の電圧ＶDDが３Ｖの場合に降圧電圧Ｖ
CCは１．５Ｖになる。この降圧電圧ＶCCは水晶発振回路
13及び液晶表示駆動回路16に供給される。
出力されるクロック信号ＨＣＬＫに基づいて動作し、電
池による電源電圧ＶDDを例えば１／２に降圧して出力す
る。従って、電池の電圧ＶDDが３Ｖの場合に降圧電圧Ｖ
CCは１．５Ｖになる。この降圧電圧ＶCCは水晶発振回路
13及び液晶表示駆動回路16に供給される。
【０００８】電源電圧検出回路11は電池電圧ＶDDの低下
を検出し、ＶDDの値が所定値よりも低下すると検出信号
ＤＥＦを発生し、ＣＰＵ15に供給する。ＣＰＵ15はこの
信号ＤＥＦを受けると、電池電圧が低下したと判断し、
電池切れを使用者に対して視覚的もしくは聴覚的に知ら
せるための動作を行う。
を検出し、ＶDDの値が所定値よりも低下すると検出信号
ＤＥＦを発生し、ＣＰＵ15に供給する。ＣＰＵ15はこの
信号ＤＥＦを受けると、電池電圧が低下したと判断し、
電池切れを使用者に対して視覚的もしくは聴覚的に知ら
せるための動作を行う。
【０００９】このような構成の電子手帳では、消費電力
が特に多い回路、すなわち水晶発振回路13に対しては、
外部の電源電圧ＶDDをそのまま供給するのではなく、降
圧回路14によって降圧された電圧ＶCCを供給し、低電圧
化することによって低消費電力化を図っている。なお、
降圧電圧ＶCCは液晶表示駆動回路16にも供給されている
が、これは液晶表示駆動回路16で表示信号を形成するた
めに３値の電圧を必要とするためである。
が特に多い回路、すなわち水晶発振回路13に対しては、
外部の電源電圧ＶDDをそのまま供給するのではなく、降
圧回路14によって降圧された電圧ＶCCを供給し、低電圧
化することによって低消費電力化を図っている。なお、
降圧電圧ＶCCは液晶表示駆動回路16にも供給されている
が、これは液晶表示駆動回路16で表示信号を形成するた
めに３値の電圧を必要とするためである。
【００１０】ところで、上記電源電圧検出回路11におけ
る検出電圧値は、ＬＳＩ本体10の最小動作電圧値もしく
は、外付回路の最小動作電圧値よりも高めに設定されて
いる。なお、上記検出電圧値を外付回路の最小動作電圧
値よりも高めに設定する場合には、外付回路の最小動作
電圧値よりもＬＳＩ本体10の最小動作電圧値が低くなく
てはならない。また、電池寿命の延命化の観点から、電
源電圧検出回路11の検出電圧値は出来るだけ低めに設定
される傾向が強い。
る検出電圧値は、ＬＳＩ本体10の最小動作電圧値もしく
は、外付回路の最小動作電圧値よりも高めに設定されて
いる。なお、上記検出電圧値を外付回路の最小動作電圧
値よりも高めに設定する場合には、外付回路の最小動作
電圧値よりもＬＳＩ本体10の最小動作電圧値が低くなく
てはならない。また、電池寿命の延命化の観点から、電
源電圧検出回路11の検出電圧値は出来るだけ低めに設定
される傾向が強い。
【００１１】一方、一般に民生用ＬＳＩでは、使用範囲
が広いＣＲ系のコイン型二酸化マンガン・リチウム電池
を使用することが多い。図１１はこの二酸化マンガン・
リチウム電池の負荷特性の一例を示している。図１０の
回路構成において図１１の説明を説明すると、ｔ１の期
間はＬＳＩ本体10が問題なく動作する期間であり、ｔ１
の期間が終了した後から電源電圧検出回路11で電圧低下
が検出され、その後のｔ２の期間が電池切れの警告動作
期間となる。そして、ＬＳＩ本体10に関しては、ｔ３
（＝ｔ１＋ｔ２）の期間で動作保証が求められる。
が広いＣＲ系のコイン型二酸化マンガン・リチウム電池
を使用することが多い。図１１はこの二酸化マンガン・
リチウム電池の負荷特性の一例を示している。図１０の
回路構成において図１１の説明を説明すると、ｔ１の期
間はＬＳＩ本体10が問題なく動作する期間であり、ｔ１
の期間が終了した後から電源電圧検出回路11で電圧低下
が検出され、その後のｔ２の期間が電池切れの警告動作
期間となる。そして、ＬＳＩ本体10に関しては、ｔ３
（＝ｔ１＋ｔ２）の期間で動作保証が求められる。
【００１２】ここで、仮に電源電圧検出回路11の検出電
圧が２．５Ｖ（図１１中のＡ点）であるとする。また、
電源電圧検出回路11の検出電圧のバラツキを含めたＬＳ
Ｉ本体10の動作保証電圧を２．２Ｖ（図１１中のＢ点）
とする。このとき、ＬＳＩ本体10内の水晶発振回路13に
供給される動作電圧、つまり最小動作電圧は降圧回路14
で形成される降圧電圧ＶCCであり、２．２Ｖが１／２に
降圧された１．１Ｖになる。
圧が２．５Ｖ（図１１中のＡ点）であるとする。また、
電源電圧検出回路11の検出電圧のバラツキを含めたＬＳ
Ｉ本体10の動作保証電圧を２．２Ｖ（図１１中のＢ点）
とする。このとき、ＬＳＩ本体10内の水晶発振回路13に
供給される動作電圧、つまり最小動作電圧は降圧回路14
で形成される降圧電圧ＶCCであり、２．２Ｖが１／２に
降圧された１．１Ｖになる。
【００１３】
【発明が解決しようとする課題】上記のように、電池寿
命の延命化により、低電圧動作時における水晶発振回路
13の動作電圧と水晶発振回路13内部のトランジスタのし
きい値電圧との差が小さくなり、図１１中のｔ２の期間
で水晶発振回路13の低電圧動作が期待出来なくなる事態
が発生する。すなわち、水晶発振回路13が安定な動作を
しなくなり、この結果、ＣＰＵ15による電池切れの警告
動作が確実に行えなくなるという問題が発生する。
命の延命化により、低電圧動作時における水晶発振回路
13の動作電圧と水晶発振回路13内部のトランジスタのし
きい値電圧との差が小さくなり、図１１中のｔ２の期間
で水晶発振回路13の低電圧動作が期待出来なくなる事態
が発生する。すなわち、水晶発振回路13が安定な動作を
しなくなり、この結果、ＣＰＵ15による電池切れの警告
動作が確実に行えなくなるという問題が発生する。
【００１４】また、ＣＰＵ15内部には、通常、データの
書き替えが可能なメモリ、すなわちスタティックＲＡＭ
（Ｓ−ＲＡＭ）が設けられ、さらに必要に応じてＬＳＩ
本体10の外部にもＳ−ＲＡＭが設けられるが、電池切れ
の警告動作が確実に行えなくなることにより、このＣＰ
Ｕ15内部や外部のメモリにおけるデータ保護ができなく
なるという問題も発生する。
書き替えが可能なメモリ、すなわちスタティックＲＡＭ
（Ｓ−ＲＡＭ）が設けられ、さらに必要に応じてＬＳＩ
本体10の外部にもＳ−ＲＡＭが設けられるが、電池切れ
の警告動作が確実に行えなくなることにより、このＣＰ
Ｕ15内部や外部のメモリにおけるデータ保護ができなく
なるという問題も発生する。
【００１５】この発明は上記のような事情を考慮してな
されたものであり、その目的は、電源電圧の検出値を低
くして電池の延命化を図ることができると共に、電源電
圧の低下検出後からも発振回路の確実な動作を行わせる
ことができて確実な電池切れの警告動作やメモリのデー
タ破壊を防止することができる半導体集積回路装置を提
供することである。
されたものであり、その目的は、電源電圧の検出値を低
くして電池の延命化を図ることができると共に、電源電
圧の低下検出後からも発振回路の確実な動作を行わせる
ことができて確実な電池切れの警告動作やメモリのデー
タ破壊を防止することができる半導体集積回路装置を提
供することである。
【００１６】
【課題を解決するための手段】この発明の半導体集積回
路装置は、電池電源と、上記電源の高電位側電圧を降圧
する降圧回路と、上記電源の高電位側電圧が所定値に達
したことを検出する電圧検出回路と、上記降圧回路の出
力が第１の入力電圧として、上記電源の低電位側電圧も
しくは高電位側電圧が第２の入力電圧として供給され、
上記電圧検出回路の検出出力に応じて第１、第２の入力
電圧のいずれか一方を出力する電源電圧切替回路と、上
記電源電圧切替回路から出力される電圧と上記電源の高
電位側電圧もしくは低電位側電圧との間の電位差を電源
電圧として動作する発振回路と、データの書き替えが可
能なメモリが設けられ、上記発振回路の出力信号に同期
して動作すると共に上記電圧検出回路の検出出力を受け
て電池切れの警告動作を実行する演算処理回路とを具備
したことを特徴とする。
路装置は、電池電源と、上記電源の高電位側電圧を降圧
する降圧回路と、上記電源の高電位側電圧が所定値に達
したことを検出する電圧検出回路と、上記降圧回路の出
力が第１の入力電圧として、上記電源の低電位側電圧も
しくは高電位側電圧が第２の入力電圧として供給され、
上記電圧検出回路の検出出力に応じて第１、第２の入力
電圧のいずれか一方を出力する電源電圧切替回路と、上
記電源電圧切替回路から出力される電圧と上記電源の高
電位側電圧もしくは低電位側電圧との間の電位差を電源
電圧として動作する発振回路と、データの書き替えが可
能なメモリが設けられ、上記発振回路の出力信号に同期
して動作すると共に上記電圧検出回路の検出出力を受け
て電池切れの警告動作を実行する演算処理回路とを具備
したことを特徴とする。
【００１７】
【作用】電源の高電位側電圧の値が電圧検出回路におけ
る検出値よりも高いときは、電源電圧切替回路からは降
圧回路の降圧出力電圧が切替え出力され、発振回路に供
給される。一方、電源の高電位側電圧の値が電圧検出回
路における検出値に達すると、電源電圧切替回路からは
電源の高電位側電圧もしくは低電位側電圧が切替出力さ
れ、発振回路に供給される。
る検出値よりも高いときは、電源電圧切替回路からは降
圧回路の降圧出力電圧が切替え出力され、発振回路に供
給される。一方、電源の高電位側電圧の値が電圧検出回
路における検出値に達すると、電源電圧切替回路からは
電源の高電位側電圧もしくは低電位側電圧が切替出力さ
れ、発振回路に供給される。
【００１８】
【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。図１はこの発明を従来と同様に、電子手帳
で使用されるＬＳＩに実施した場合の第１の実施例の構
成を示すブロック図である。なお、従来と対応する箇所
には同じ符号を付して説明を行う。
り説明する。図１はこの発明を従来と同様に、電子手帳
で使用されるＬＳＩに実施した場合の第１の実施例の構
成を示すブロック図である。なお、従来と対応する箇所
には同じ符号を付して説明を行う。
【００１９】図において、10はＬＳＩ本体であり、この
ＬＳＩ本体10には電池による高電位側の電源電圧ＶDDと
低電位側の電源電圧ＶSSが供給されている。上記ＬＳＩ
本体10内には、電源電圧ＶDDの値を検出する電源電圧検
出回路11、初期動作用のＣＲ発振回路12、水晶発振回路
（クリスタル発振回路）13、電源電圧ＶDDを降圧して内
部電源電圧ＶCCを出力する降圧回路14、各種演算処理を
実行するＣＰＵ（演算処理装置）15、上記ＣＰＵで発生
されるデータに基づいて表示信号を発生する液晶表示駆
動回路16が設けられている。
ＬＳＩ本体10には電池による高電位側の電源電圧ＶDDと
低電位側の電源電圧ＶSSが供給されている。上記ＬＳＩ
本体10内には、電源電圧ＶDDの値を検出する電源電圧検
出回路11、初期動作用のＣＲ発振回路12、水晶発振回路
（クリスタル発振回路）13、電源電圧ＶDDを降圧して内
部電源電圧ＶCCを出力する降圧回路14、各種演算処理を
実行するＣＰＵ（演算処理装置）15、上記ＣＰＵで発生
されるデータに基づいて表示信号を発生する液晶表示駆
動回路16が設けられている。
【００２０】また、ＬＳＩ本体10の外部には、各種デー
タを入力するためのキー入力部17、上記液晶表示駆動回
路16で発生される表示信号が供給される液晶表示部18な
どが設けられている。
タを入力するためのキー入力部17、上記液晶表示駆動回
路16で発生される表示信号が供給される液晶表示部18な
どが設けられている。
【００２１】さらにこの実施例ではＬＳＩ本体10内に切
替回路19が新たに設けられている。この切替回路19には
接地電圧ＶSSと上記降圧回路14からの降圧電圧ＶCCが供
給され、上記ＣＰＵ15から出力される切替信号ＳＷに基
づいて両電圧を切替え出力し、上記水晶発振回路13に動
作電圧として供給する。
替回路19が新たに設けられている。この切替回路19には
接地電圧ＶSSと上記降圧回路14からの降圧電圧ＶCCが供
給され、上記ＣＰＵ15から出力される切替信号ＳＷに基
づいて両電圧を切替え出力し、上記水晶発振回路13に動
作電圧として供給する。
【００２２】上記ＣＲ発振回路12は電子手帳に始めて電
池を入れた時や、電池の交換時に動作状態となり、クロ
ック信号ＣＲＯＳＣを発生して上記ＣＰＵ15に同期信号
として供給する。
池を入れた時や、電池の交換時に動作状態となり、クロ
ック信号ＣＲＯＳＣを発生して上記ＣＰＵ15に同期信号
として供給する。
【００２３】水晶発振回路13は上記ＣＲ発振回路12と同
時に動作を開始する。そして、水晶発振回路13の発振動
作が安定状態になると、ＣＲ発振回路12の動作がＣＰＵ
15からの制御信号ＣＲＳＴＯＰに基づいて停止され、こ
の後は、水晶発振回路13で発生されるクロック信号ＸＴ
ＯＳＣがＣＰＵ15で使用されることになる。
時に動作を開始する。そして、水晶発振回路13の発振動
作が安定状態になると、ＣＲ発振回路12の動作がＣＰＵ
15からの制御信号ＣＲＳＴＯＰに基づいて停止され、こ
の後は、水晶発振回路13で発生されるクロック信号ＸＴ
ＯＳＣがＣＰＵ15で使用されることになる。
【００２４】降圧回路14は、電池投入後にＣＰＵ15から
出力されるクロック信号ＨＣＬＫに基づいて動作し、電
池による電源電圧ＶDDを例えば１／２に降圧する。この
降圧電圧ＶCCは上記切替回路19と液晶表示駆動回路16に
供給される。
出力されるクロック信号ＨＣＬＫに基づいて動作し、電
池による電源電圧ＶDDを例えば１／２に降圧する。この
降圧電圧ＶCCは上記切替回路19と液晶表示駆動回路16に
供給される。
【００２５】ＣＰＵ15には、データの書き替えが可能な
メモリであるＳ−ＲＡＭ15ａや各種命令が格納されてい
る読出し専用メモリであるＲＯＭ15ｂ等が設けられてい
る。そして、電子手帳としての各種動作や電源電圧低下
時における電池切れの警告動作などは上記ＲＯＭ15ｂに
格納されている命令を実行することにより達成される。
また、ＣＰＵ15は、電源電圧低下時に切替信号ＳＷを出
力する。
メモリであるＳ−ＲＡＭ15ａや各種命令が格納されてい
る読出し専用メモリであるＲＯＭ15ｂ等が設けられてい
る。そして、電子手帳としての各種動作や電源電圧低下
時における電池切れの警告動作などは上記ＲＯＭ15ｂに
格納されている命令を実行することにより達成される。
また、ＣＰＵ15は、電源電圧低下時に切替信号ＳＷを出
力する。
【００２６】上記ＬＳＩ本体10は例えばＮ型の半導体基
板上に形成されており、各回路部は高電位側の電源電圧
ＶDDが接地された状態で動作し、水晶発振回路13を除い
た各回路はこの電圧ＶDDとＶSSとの間の電位差を電源電
圧として動作し、水晶発振回路13は上記電圧ＶDDと切替
回路19からの出力電圧、すなわちＶCCもしくはＶSSとの
間の電位差を電源電圧として動作する。
板上に形成されており、各回路部は高電位側の電源電圧
ＶDDが接地された状態で動作し、水晶発振回路13を除い
た各回路はこの電圧ＶDDとＶSSとの間の電位差を電源電
圧として動作し、水晶発振回路13は上記電圧ＶDDと切替
回路19からの出力電圧、すなわちＶCCもしくはＶSSとの
間の電位差を電源電圧として動作する。
【００２７】このような構成の電子手帳では、従来と同
様に、電源電圧検出回路11において電池電圧ＶDDの低下
が検出され、ＶDDの値が所定値、例えば従来と同様にＶ
DDの値が２．５Ｖよりも低下すると検出信号ＤＥＦが出
力される。ＣＰＵ15は電源電圧検出回路11からの信号Ｄ
ＥＦを受けると、電池電圧が低下したと判断し、ＲＯＭ
15ｂに格納されている命令を実行することによって電池
切れを使用者に対して視覚的もしくは聴覚的に知らせる
動作を行う。例えば、液晶表示駆動回路16に所定のデー
タを送り、ここで表示信号を形成して外部の液晶表示部
18に供給することにより、電池切れに対応した表示がな
される。あるいは、ＣＰＵ15は図示しない警告音発生部
に対して信号を送り、ここで警告音を発生する。また、
ＣＰＵ15は、キー入力部17からのキー入力取り込み動作
や、Ｓ−ＲＡＭ15ａに対するデータの書き込み動作を禁
止してメモリデータの破壊防止を図る。
様に、電源電圧検出回路11において電池電圧ＶDDの低下
が検出され、ＶDDの値が所定値、例えば従来と同様にＶ
DDの値が２．５Ｖよりも低下すると検出信号ＤＥＦが出
力される。ＣＰＵ15は電源電圧検出回路11からの信号Ｄ
ＥＦを受けると、電池電圧が低下したと判断し、ＲＯＭ
15ｂに格納されている命令を実行することによって電池
切れを使用者に対して視覚的もしくは聴覚的に知らせる
動作を行う。例えば、液晶表示駆動回路16に所定のデー
タを送り、ここで表示信号を形成して外部の液晶表示部
18に供給することにより、電池切れに対応した表示がな
される。あるいは、ＣＰＵ15は図示しない警告音発生部
に対して信号を送り、ここで警告音を発生する。また、
ＣＰＵ15は、キー入力部17からのキー入力取り込み動作
や、Ｓ−ＲＡＭ15ａに対するデータの書き込み動作を禁
止してメモリデータの破壊防止を図る。
【００２８】電池電圧ＶDDの値が電源電圧検出回路11に
おける検出電圧以上のときは、切替回路19は降圧回路14
で降圧された電圧ＶCCを水晶発振回路13に出力する。す
なわち、電源電圧検出回路11における検出電圧が従来と
同様に２．５Ｖである場合、ＶDDの値が２．５Ｖよりも
低下するまでの期間、切替回路19は降圧回路14からの降
圧電圧ＶCCを切替出力し、水晶発振回路13に供給する。
ここで、降圧回路14が従来と同様に電池電圧ＶDDを１／
２に降圧したものをＶCCとして出力するならば、降圧電
圧ＶCCの値が図２に示すように１．２５Ｖに達していな
い期間ｔ４では、水晶発振回路13はＶDDと降圧回路14か
らの降圧電圧ＶCCとの間の電位差によって動作してい
る。
おける検出電圧以上のときは、切替回路19は降圧回路14
で降圧された電圧ＶCCを水晶発振回路13に出力する。す
なわち、電源電圧検出回路11における検出電圧が従来と
同様に２．５Ｖである場合、ＶDDの値が２．５Ｖよりも
低下するまでの期間、切替回路19は降圧回路14からの降
圧電圧ＶCCを切替出力し、水晶発振回路13に供給する。
ここで、降圧回路14が従来と同様に電池電圧ＶDDを１／
２に降圧したものをＶCCとして出力するならば、降圧電
圧ＶCCの値が図２に示すように１．２５Ｖに達していな
い期間ｔ４では、水晶発振回路13はＶDDと降圧回路14か
らの降圧電圧ＶCCとの間の電位差によって動作してい
る。
【００２９】一方、電池電圧ＶDDの値が電源電圧検出回
路11における検出電圧２．５Ｖよりも低下し、電源電圧
検出回路11から検出信号ＤＥＦが出力されると、ＣＰＵ
15は上記電池切れ警告動作やメモリのデータ破壊防止動
作の他に、切替信号ＳＷの出力動作を行う。そして、こ
の信号ＳＷが入力することにより、切替回路19は降圧回
路14からの降圧電圧ＶCCに変えて電圧ＶSSを切替出力す
る。従って、電源電圧検出回路11で電池電圧ＶDDの値が
検出値よりも低下した後は、水晶発振回路13には電圧Ｖ
SSが供給されるため、図２に示すように水晶発振回路13
の動作電圧はＶDDとＶSSとの間の電位差である２．５Ｖ
に上昇する。このため、先の電源電圧検出回路11の検出
電圧のバラツキを含めたＬＳＩ本体10の動作保証電圧で
ある２．２Ｖよりも十分に高いので、上記ｔ４の期間が
経過し、ＶDDの値が２．２Ｖ以下に達するまでの図２中
のｔ５の期間にも水晶発振回路13は安定に動作すること
ができる。従って、このｔ５の期間に水晶発振回路13か
ら安定したクロック信号ＨＣＬＫがＣＰＵ15に供給さ
れ、この後のＣＰＵ15における電池切れの警告動作を確
実に行うことができる。また、ＣＰＵ15内部のＳ−ＲＡ
Ｍ15ａや外部のメモリにおけるデータ保護も確実に行う
ことができる。
路11における検出電圧２．５Ｖよりも低下し、電源電圧
検出回路11から検出信号ＤＥＦが出力されると、ＣＰＵ
15は上記電池切れ警告動作やメモリのデータ破壊防止動
作の他に、切替信号ＳＷの出力動作を行う。そして、こ
の信号ＳＷが入力することにより、切替回路19は降圧回
路14からの降圧電圧ＶCCに変えて電圧ＶSSを切替出力す
る。従って、電源電圧検出回路11で電池電圧ＶDDの値が
検出値よりも低下した後は、水晶発振回路13には電圧Ｖ
SSが供給されるため、図２に示すように水晶発振回路13
の動作電圧はＶDDとＶSSとの間の電位差である２．５Ｖ
に上昇する。このため、先の電源電圧検出回路11の検出
電圧のバラツキを含めたＬＳＩ本体10の動作保証電圧で
ある２．２Ｖよりも十分に高いので、上記ｔ４の期間が
経過し、ＶDDの値が２．２Ｖ以下に達するまでの図２中
のｔ５の期間にも水晶発振回路13は安定に動作すること
ができる。従って、このｔ５の期間に水晶発振回路13か
ら安定したクロック信号ＨＣＬＫがＣＰＵ15に供給さ
れ、この後のＣＰＵ15における電池切れの警告動作を確
実に行うことができる。また、ＣＰＵ15内部のＳ−ＲＡ
Ｍ15ａや外部のメモリにおけるデータ保護も確実に行う
ことができる。
【００３０】なお、上記実施例では特に説明しなかった
が、水晶発振回路13の起動時には、降圧された電圧ＶCC
ではなく電圧ＶSSを供給してＶDDとＶSSとの間の十分大
きな電位差が水晶発振回路13に供給されるように切替回
路19の動作を制御して、水晶発振回路13の起動が容易に
行えるようにしてもよい。
が、水晶発振回路13の起動時には、降圧された電圧ＶCC
ではなく電圧ＶSSを供給してＶDDとＶSSとの間の十分大
きな電位差が水晶発振回路13に供給されるように切替回
路19の動作を制御して、水晶発振回路13の起動が容易に
行えるようにしてもよい。
【００３１】次に上記実施例回路の各回路部の詳細な構
成について説明する。図３は上記電源電圧検出回路11の
詳細な構成を示している。この回路は、外部の電源電圧
ＶDDを分割する電源電圧分割回路21、外部の電源電圧Ｖ
DDから一定の基準電圧を発生する基準電圧発生回路22及
び両回路の出力電圧を比較して前記信号ＳＷを発生する
電圧比較回路23などで構成されている。
成について説明する。図３は上記電源電圧検出回路11の
詳細な構成を示している。この回路は、外部の電源電圧
ＶDDを分割する電源電圧分割回路21、外部の電源電圧Ｖ
DDから一定の基準電圧を発生する基準電圧発生回路22及
び両回路の出力電圧を比較して前記信号ＳＷを発生する
電圧比較回路23などで構成されている。
【００３２】このような構成において、電源電圧分割回
路21における分割電圧の値が基準電圧の値よりも大きい
ときに電圧比較回路23の出力信号ＳＷは“Ｌ”レベルと
なり、分割電圧の値が基準電圧の値よりも低くなると信
号ＳＷは“Ｈ”レベルに反転する。
路21における分割電圧の値が基準電圧の値よりも大きい
ときに電圧比較回路23の出力信号ＳＷは“Ｌ”レベルと
なり、分割電圧の値が基準電圧の値よりも低くなると信
号ＳＷは“Ｈ”レベルに反転する。
【００３３】図４は上記降圧回路14の一部の詳細な構成
を示している。この回路は、電圧ＶDDと電圧ＶSSとの間
にソース・ドレイン間が直列に挿入された１個のＰチャ
ネルのＭＯＳトランジスタ31、３個のＮチャネルのＭＯ
Ｓトランジスタ32〜34と、２個のＮチャネルのＭＯＳト
ランジスタ32、33の直列接続点と電圧ＶSSとの間に接続
されたキャパシタ35と、ＰチャネルのＭＯＳトランジス
タ31及びＮチャネルのＭＯＳトランジスタ32の直列接続
点と２個のＮチャネルのＭＯＳトランジスタ33、34の直
列接続点との間に接続され上記キャパシタ35と同じ値の
キャパシタ36とから構成されている。
を示している。この回路は、電圧ＶDDと電圧ＶSSとの間
にソース・ドレイン間が直列に挿入された１個のＰチャ
ネルのＭＯＳトランジスタ31、３個のＮチャネルのＭＯ
Ｓトランジスタ32〜34と、２個のＮチャネルのＭＯＳト
ランジスタ32、33の直列接続点と電圧ＶSSとの間に接続
されたキャパシタ35と、ＰチャネルのＭＯＳトランジス
タ31及びＮチャネルのＭＯＳトランジスタ32の直列接続
点と２個のＮチャネルのＭＯＳトランジスタ33、34の直
列接続点との間に接続され上記キャパシタ35と同じ値の
キャパシタ36とから構成されている。
【００３４】このような構成の回路において、上記ＭＯ
Ｓトランジスタ31〜34の各ゲートに図５で示されるよう
に互いに“Ｈ”レベル期間が重ならないような２相のク
ロック信号φ１、φ２及びその反転信号を供給すること
により、上記ＭＯＳトランジスタ32、33の直列接続点か
らＶDDの１／２に相当する降圧された電圧ＶCCが出力さ
れる。
Ｓトランジスタ31〜34の各ゲートに図５で示されるよう
に互いに“Ｈ”レベル期間が重ならないような２相のク
ロック信号φ１、φ２及びその反転信号を供給すること
により、上記ＭＯＳトランジスタ32、33の直列接続点か
らＶDDの１／２に相当する降圧された電圧ＶCCが出力さ
れる。
【００３５】なお、上記２相のクロック信号φ１、φ２
は、図１中のクロック信号ＨＣＬＫを用いて降圧回路14
内で形成される。図６は、上記水晶発振回路13の詳細な
構成を示している。この回路は、前記ＬＳＩ本体10に設
けられた２個の外部端子41、42間に外付される水晶振動
子43と、上記外部端子41、42間に接続され、Ｐチャネル
とＮチャネルのＭＯＳトランジスタからなるＣＭＯＳ型
インバータ44と、このインバータ44の入出力端子間に接
続される帰還用の抵抗45と、波形整形用の２個のＣＭＯ
Ｓ型インバータ46、47とから構成されている。
は、図１中のクロック信号ＨＣＬＫを用いて降圧回路14
内で形成される。図６は、上記水晶発振回路13の詳細な
構成を示している。この回路は、前記ＬＳＩ本体10に設
けられた２個の外部端子41、42間に外付される水晶振動
子43と、上記外部端子41、42間に接続され、Ｐチャネル
とＮチャネルのＭＯＳトランジスタからなるＣＭＯＳ型
インバータ44と、このインバータ44の入出力端子間に接
続される帰還用の抵抗45と、波形整形用の２個のＣＭＯ
Ｓ型インバータ46、47とから構成されている。
【００３６】そして、この水晶発振回路13における消費
電力を削減するために、上記ＣＭＯＳ型インバータ44を
構成するＮチャネル側のＭＯＳトランジスタのソース
（図示せず）には前記切替回路19の切替出力電圧である
ＶCCもしくはＶSSが供給されるようになっている。
電力を削減するために、上記ＣＭＯＳ型インバータ44を
構成するＮチャネル側のＭＯＳトランジスタのソース
（図示せず）には前記切替回路19の切替出力電圧である
ＶCCもしくはＶSSが供給されるようになっている。
【００３７】図７は、上記切替回路19の詳細な構成を示
している。この回路は、切替信号ＳＷを反転するインバ
ータ51と、Ｐチャネル及びＮチャネルＭＯＳトランジス
タからなり、上記切替信号ＳＷ及びインバータ51の出力
で制御され、降圧電圧ＶCCを切替出力するためのＣＭＯ
Ｓトランスファゲート52と、切替信号ＳＷでゲート制御
され、電圧ＶSSを切替出力するためのＮチャネルのＭＯ
Ｓトランジスタ53とから構成されている。
している。この回路は、切替信号ＳＷを反転するインバ
ータ51と、Ｐチャネル及びＮチャネルＭＯＳトランジス
タからなり、上記切替信号ＳＷ及びインバータ51の出力
で制御され、降圧電圧ＶCCを切替出力するためのＣＭＯ
Ｓトランスファゲート52と、切替信号ＳＷでゲート制御
され、電圧ＶSSを切替出力するためのＮチャネルのＭＯ
Ｓトランジスタ53とから構成されている。
【００３８】このような構成の回路では、切替信号ＳＷ
が“Ｌ”レベルのときはＣＭＯＳトランスファゲート52
が導通し、切替出力電圧として電圧ＶCCが出力される。
一方、切替信号ＳＷが“Ｈ”レベルのときはＣＭＯＳト
ランスファゲート52が非導通となり、ＮチャネルのＭＯ
Ｓトランジスタ53が導通し、切替出力電圧として電圧Ｖ
SSが出力される。
が“Ｌ”レベルのときはＣＭＯＳトランスファゲート52
が導通し、切替出力電圧として電圧ＶCCが出力される。
一方、切替信号ＳＷが“Ｈ”レベルのときはＣＭＯＳト
ランスファゲート52が非導通となり、ＮチャネルのＭＯ
Ｓトランジスタ53が導通し、切替出力電圧として電圧Ｖ
SSが出力される。
【００３９】図８は、上記ＣＲ発振回路12の詳細な構成
を示している。この回路は、良く知られているように、
直列接続された２個のインバータ61、62及び発振制御用
の２入力ＮＡＮＤゲート63と、帰還用の抵抗64、帰還用
のキャパシタ65と、波形整形用の２個のインバータ66、
67とから構成されている。
を示している。この回路は、良く知られているように、
直列接続された２個のインバータ61、62及び発振制御用
の２入力ＮＡＮＤゲート63と、帰還用の抵抗64、帰還用
のキャパシタ65と、波形整形用の２個のインバータ66、
67とから構成されている。
【００４０】このような構成の回路は、ＮＡＮＤゲート
63の一方の入力端子に入力される制御信号ＣＲＳＴＯＰ
が“Ｈ”レベルのときは発振動作を行ってクロック信号
ＣＲＯＳＣを発生し、制御信号ＣＲＳＴＯＰが“Ｌ”レ
ベルのときは発振動作が停止する。
63の一方の入力端子に入力される制御信号ＣＲＳＴＯＰ
が“Ｈ”レベルのときは発振動作を行ってクロック信号
ＣＲＯＳＣを発生し、制御信号ＣＲＳＴＯＰが“Ｌ”レ
ベルのときは発振動作が停止する。
【００４１】図９は、この発明の第２の実施例の構成を
示すブロック図である。上記図１に示す第１の実施例で
は、電源電圧検出回路11の検出信号ＤＥＦを一旦、ＣＰ
Ｕ15で受けて、ＣＰＵ15の制御の下で切替信号ＳＷを発
生する場合を説明したが、この実施例では電源電圧検出
回路11の検出信号ＤＥＦをそのまま切替信号ＳＷとして
切替回路13に供給するようにしたものである。
示すブロック図である。上記図１に示す第１の実施例で
は、電源電圧検出回路11の検出信号ＤＥＦを一旦、ＣＰ
Ｕ15で受けて、ＣＰＵ15の制御の下で切替信号ＳＷを発
生する場合を説明したが、この実施例では電源電圧検出
回路11の検出信号ＤＥＦをそのまま切替信号ＳＷとして
切替回路13に供給するようにしたものである。
【００４２】この実施例回路は上記の箇所以外は第１の
実施例の構成と同じであり、かつ得られる効果も第１の
実施例の構成と同じであり、また各回路部の詳細な構成
も第１の実施例の場合と同じである。
実施例の構成と同じであり、かつ得られる効果も第１の
実施例の構成と同じであり、また各回路部の詳細な構成
も第１の実施例の場合と同じである。
【００４３】なお、この発明は上記各実施例に限定され
るものではなく種々の変形が可能であることはいうまで
もない。例えば上記実施例では、ＬＳＩ本体10はＮ型の
半導体基板上に形成されており、各回路部は高電位側の
電源電圧ＶDDが接地された状態で動作し、水晶発振回路
13を除いた各回路はこの電圧ＶDDとＶSSとの間の電位差
を電源電圧として動作し、水晶発振回路13は上記電圧Ｖ
DDと切替回路19からの出力電圧、すなわちＶCCもしくは
ＶSSとの間の電位差を電源電圧として動作する場合を説
明したが、これはＰ型の半導体基板上にＬＳＩ本体10を
形成した場合には、各回路部は低電位側の電源電圧ＶSS
が接地された状態で動作し、水晶発振回路13を除いた各
回路は電圧ＶDDとＶSSとの間の電位差を電源電圧として
動作し、切替回路19は降圧電圧ＶCCと電圧ＶDDとを切替
出力し、水晶発振回路13は上記電圧ＶSSと切替回路19か
らの出力電圧、すなわちＶDDもしくはＶCCとの間の電位
差を電源電圧として動作する。
るものではなく種々の変形が可能であることはいうまで
もない。例えば上記実施例では、ＬＳＩ本体10はＮ型の
半導体基板上に形成されており、各回路部は高電位側の
電源電圧ＶDDが接地された状態で動作し、水晶発振回路
13を除いた各回路はこの電圧ＶDDとＶSSとの間の電位差
を電源電圧として動作し、水晶発振回路13は上記電圧Ｖ
DDと切替回路19からの出力電圧、すなわちＶCCもしくは
ＶSSとの間の電位差を電源電圧として動作する場合を説
明したが、これはＰ型の半導体基板上にＬＳＩ本体10を
形成した場合には、各回路部は低電位側の電源電圧ＶSS
が接地された状態で動作し、水晶発振回路13を除いた各
回路は電圧ＶDDとＶSSとの間の電位差を電源電圧として
動作し、切替回路19は降圧電圧ＶCCと電圧ＶDDとを切替
出力し、水晶発振回路13は上記電圧ＶSSと切替回路19か
らの出力電圧、すなわちＶDDもしくはＶCCとの間の電位
差を電源電圧として動作する。
【００４４】
【発明の効果】以上説明したようにこの発明によれば、
電源電圧の検出値を低くして電池の延命化を図ることが
できると共に、電源電圧の低下検出後からも発振回路の
確実な動作を行わせることができて確実な電池切れの警
告動作やメモリのデータ破壊を防止することができる半
導体集積回路装置を提供することができる。
電源電圧の検出値を低くして電池の延命化を図ることが
できると共に、電源電圧の低下検出後からも発振回路の
確実な動作を行わせることができて確実な電池切れの警
告動作やメモリのデータ破壊を防止することができる半
導体集積回路装置を提供することができる。
【図１】この発明の第１の実施例の構成を示すブロック
図。
図。
【図２】第１の実施例における切替回路の出力電圧の波
形図。
形図。
【図３】第１の実施例における電源電圧検出回路の詳細
な構成を示す回路図。
な構成を示す回路図。
【図４】第１の実施例における降圧回路の詳細な構成を
示す回路図。
示す回路図。
【図５】図４の降圧回路で使用されるクロック信号の波
形図。
形図。
【図６】第１の実施例における水晶発振回路の詳細な構
成を示す回路図。
成を示す回路図。
【図７】第１の実施例における切替回路の詳細な構成を
示す回路図。
示す回路図。
【図８】第１の実施例におけるＣＲ発振回路の詳細な構
成を示す回路図。
成を示す回路図。
【図９】この発明の第２の実施例の構成を示すブロック
図。
図。
【図１０】従来回路の構成を示すブロック図。
【図１１】二酸化マンガン・リチウム電池の負荷特性を
示す図。
示す図。
10…ＬＳＩ本体、11…電源電圧検出回路、12…ＣＲ発振
回路、13…水晶発振回路（クリスタル発振回路）、14…
降圧回路、15…ＣＰＵ（演算処理装置）、15ａ…Ｓ−Ｒ
ＡＭ（スタティックＲＡＭ）、15ｂ…ＲＯＭ、16…液晶
表示駆動回路、17…キー入力部、18…液晶表示部、19…
切替回路。
回路、13…水晶発振回路（クリスタル発振回路）、14…
降圧回路、15…ＣＰＵ（演算処理装置）、15ａ…Ｓ−Ｒ
ＡＭ（スタティックＲＡＭ）、15ｂ…ＲＯＭ、16…液晶
表示駆動回路、17…キー入力部、18…液晶表示部、19…
切替回路。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−3813（ＪＰ，Ａ) 実開 平４−111246（ＪＰ，Ｕ) 実開 昭59−63721（ＪＰ，Ｕ) 実開 昭55−70714（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 1/26 G06F 12/16
Claims (3)
- 【請求項１】 電池電源と、 上記電源の高電位側電圧を降圧する降圧回路と、 上記電源の高電位側電圧が所定値に達したことを検出す
る電圧検出回路と、 上記降圧回路の出力が第１の入力電圧として、上記電源
の低電位側電圧もしくは高電位側電圧が第２の入力電圧
として供給され、上記電圧検出回路の検出出力に応じて
第１、第２の入力電圧のいずれか一方を出力する電源電
圧切替回路と、 上記電源電圧切替回路から出力される電圧と上記電源の
高電位側電圧もしくは低電位側電圧との間の電位差を電
源電圧として動作する発振回路と、データの書き替えが可能なメモリが設けられ、 上記発振
回路の出力信号に同期して動作すると共に上記電圧検出
回路の検出出力を受けて電池切れの警告動作を実行する
演算処理回路とを具備したことを特徴とする半導体集積
回路装置。 - 【請求項２】 前記電源電圧切替回路における電圧切替
動作が、前記電圧検出回路の検出出力により制御される
ことを特徴とする請求項１に記載の半導体集積回路装
置。 - 【請求項３】 前記電源電圧切替回路における電圧切替
動作が、前記電圧検出回路の検出出力を受ける前記演算
処理回路の出力信号により制御されることをほ特徴とす
る請求項１に記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05213880A JP3080819B2 (ja) | 1993-08-30 | 1993-08-30 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05213880A JP3080819B2 (ja) | 1993-08-30 | 1993-08-30 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0764677A JPH0764677A (ja) | 1995-03-10 |
| JP3080819B2 true JP3080819B2 (ja) | 2000-08-28 |
Family
ID=16646549
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05213880A Expired - Fee Related JP3080819B2 (ja) | 1993-08-30 | 1993-08-30 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3080819B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7573735B2 (en) * | 2006-09-08 | 2009-08-11 | Kabushiki Kaisha Toshiba | Systems and methods for improving memory reliability |
-
1993
- 1993-08-30 JP JP05213880A patent/JP3080819B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0764677A (ja) | 1995-03-10 |
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