JP2000293257A - マイクロコンピュータ - Google Patents
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- JP2000293257A JP2000293257A JP11100281A JP10028199A JP2000293257A JP 2000293257 A JP2000293257 A JP 2000293257A JP 11100281 A JP11100281 A JP 11100281A JP 10028199 A JP10028199 A JP 10028199A JP 2000293257 A JP2000293257 A JP 2000293257A
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- oscillation circuit
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- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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Abstract
(57)【要約】
【課題】 出力端子に接続された高耐圧または中耐圧の
Ｎ―ＭＯＳに、リング発振回路の出力に基づいて昇圧さ
れた電圧を印加するマイコンの消費電力を低減する。 【解決手段】 第１の周波数の発振回路１３と第２の発
振周波数の発振回路１６とリング発振回路９の発振動作
を命令によってデータをラッチするラッチ回路２０の出
力ＯＳＣ−ＣＯＮＴによって制御し、発振回路１３の出
力をシステムクロックとする場合には、発振回路１６の
動作を停止して、リング発振回路９の出力を昇圧回路６
に供給し、発振回路１６の出力をシステムクロックとす
る場合には、発振回路１３及びリング発振回路９の動作
を中止して、発振回路１６の出力を昇圧回路６に供給す
る。
Ｎ―ＭＯＳに、リング発振回路の出力に基づいて昇圧さ
れた電圧を印加するマイコンの消費電力を低減する。 【解決手段】 第１の周波数の発振回路１３と第２の発
振周波数の発振回路１６とリング発振回路９の発振動作
を命令によってデータをラッチするラッチ回路２０の出
力ＯＳＣ−ＣＯＮＴによって制御し、発振回路１３の出
力をシステムクロックとする場合には、発振回路１６の
動作を停止して、リング発振回路９の出力を昇圧回路６
に供給し、発振回路１６の出力をシステムクロックとす
る場合には、発振回路１３及びリング発振回路９の動作
を中止して、発振回路１６の出力を昇圧回路６に供給す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、外部から電源電圧
以上の高電圧が印加される外部出力端子を備えたマイク
ロコンピュータ（以下マイコンと略す）に関し、特に、
そのマイコンの消費電力の低減を目的とする。
以上の高電圧が印加される外部出力端子を備えたマイク
ロコンピュータ（以下マイコンと略す）に関し、特に、
そのマイコンの消費電力の低減を目的とする。
【０００２】
【従来の技術】一般に、マイコンは、数多くの入出力端
子を備えており、その出力信号のレベルは、通常マイコ
ンの接地電位と電源電位である。しかし、近年マイコン
の用途の拡大により、電源電圧以上以上の電圧を取り扱
うものが増えてきた。例えば、液晶ドライバ回路を内蔵
したマイコンや、蛍光表示管ドライバを内蔵するマイコ
ンや、プラズマディスプレイのドライバ回路を内蔵する
マイコンなどがある。このようなマイコンは、電源電圧
以上の高電圧が外部から出力端子に直接印加されること
が多いため、外部端子を駆動するＭＯＳトランジスタ
は、高耐圧のトランジスタが要求された。
子を備えており、その出力信号のレベルは、通常マイコ
ンの接地電位と電源電位である。しかし、近年マイコン
の用途の拡大により、電源電圧以上以上の電圧を取り扱
うものが増えてきた。例えば、液晶ドライバ回路を内蔵
したマイコンや、蛍光表示管ドライバを内蔵するマイコ
ンや、プラズマディスプレイのドライバ回路を内蔵する
マイコンなどがある。このようなマイコンは、電源電圧
以上の高電圧が外部から出力端子に直接印加されること
が多いため、外部端子を駆動するＭＯＳトランジスタ
は、高耐圧のトランジスタが要求された。
【０００３】図２は、従来のマイコンの一部回路ブロッ
ク図であり、外部端子１と電源電圧ＶＤＤの間には、出
力ＭＯＳトランジスタのＰ−ＭＯＳ２と高耐圧のＮ−Ｍ
ＯＳ３が直列に接続されている。Ｐ−ＭＯＳ２のゲート
には、データバス４に転送されたデータを保持して出力
する出力回路５の出力が接続される。また、Ｎ−ＭＯＳ
３のゲートには、電源電圧ＶＤＤよりＮ−ＭＯＳ３のス
レッショルド電圧より高い電圧ＶＤＤ＋が昇圧回路６か
ら印加される。この昇圧回路６は、リング発振回路７の
発振出力をコンデンサによって積み上げることによって
電源電圧以上の電圧を発生する回路である。また、リン
グ発振回路７は、インバータが複数従属接続され、入力
に出力が帰還されてなる発振回路であり、その発振周波
数は、１００ＫＨｚ程度である。
ク図であり、外部端子１と電源電圧ＶＤＤの間には、出
力ＭＯＳトランジスタのＰ−ＭＯＳ２と高耐圧のＮ−Ｍ
ＯＳ３が直列に接続されている。Ｐ−ＭＯＳ２のゲート
には、データバス４に転送されたデータを保持して出力
する出力回路５の出力が接続される。また、Ｎ−ＭＯＳ
３のゲートには、電源電圧ＶＤＤよりＮ−ＭＯＳ３のス
レッショルド電圧より高い電圧ＶＤＤ＋が昇圧回路６か
ら印加される。この昇圧回路６は、リング発振回路７の
発振出力をコンデンサによって積み上げることによって
電源電圧以上の電圧を発生する回路である。また、リン
グ発振回路７は、インバータが複数従属接続され、入力
に出力が帰還されてなる発振回路であり、その発振周波
数は、１００ＫＨｚ程度である。
【０００４】このようなマイコンの外部端子１には、抵
抗８によって電圧−Ｖｓが印加される。即ち、出力回路
５のレベルがＶＤＤレベルの場合には、Ｐ−ＭＯＳ２
は、オフであり、外部端子１の電圧は、抵抗８によって
−Ｖｓに引き下げられる。従って、 Ｎ−ＭＯＳ３のソ
ース及びドレインと半導体基板の間の電位差が大きくな
るため、中または高耐圧のＮチャネルＭＯＳが使用され
るのである。
抗８によって電圧−Ｖｓが印加される。即ち、出力回路
５のレベルがＶＤＤレベルの場合には、Ｐ−ＭＯＳ２
は、オフであり、外部端子１の電圧は、抵抗８によって
−Ｖｓに引き下げられる。従って、 Ｎ−ＭＯＳ３のソ
ース及びドレインと半導体基板の間の電位差が大きくな
るため、中または高耐圧のＮチャネルＭＯＳが使用され
るのである。
【０００５】一方、出力回路５の出力レベルが接地電圧
レベルの場合には、Ｐ−ＭＯＳ２がオンするため、外部
端子１の電圧は、ＶＤＤレベルに引き上げられる。この
時、Ｎ−ＭＯＳ３のゲートには、電源電圧ＶＤＤよりＮ
−ＭＯＳ３のスレッショルド電圧Ｖｔ以上高い電圧ＶＤ
Ｄ＋が印加されているために、Ｎ−ＭＯＳ３のソースに
は、電源電圧ＶＤＤがそのまま現れる。ゲートの電圧が
ＶＤＤであれば、ソースの電圧は、Ｎ−ＭＯＳ３のＶｔ
だけ低下した電圧となってしまう。
レベルの場合には、Ｐ−ＭＯＳ２がオンするため、外部
端子１の電圧は、ＶＤＤレベルに引き上げられる。この
時、Ｎ−ＭＯＳ３のゲートには、電源電圧ＶＤＤよりＮ
−ＭＯＳ３のスレッショルド電圧Ｖｔ以上高い電圧ＶＤ
Ｄ＋が印加されているために、Ｎ−ＭＯＳ３のソースに
は、電源電圧ＶＤＤがそのまま現れる。ゲートの電圧が
ＶＤＤであれば、ソースの電圧は、Ｎ−ＭＯＳ３のＶｔ
だけ低下した電圧となってしまう。
【０００６】このように、高電圧が印加される外部端子
１には、中または高耐圧のＮ−ＭＯＳが使用され、ま
た、Ｎ−ＭＯＳのＶｔによって電圧低下が発生しないよ
うにリング発振回路７と昇圧回路６によって高電圧が作
成されるのである。
１には、中または高耐圧のＮ−ＭＯＳが使用され、ま
た、Ｎ−ＭＯＳのＶｔによって電圧低下が発生しないよ
うにリング発振回路７と昇圧回路６によって高電圧が作
成されるのである。
【０００７】
【発明が解決しようとする課題】図２に示されたマイコ
ンにおいて、１ＭＨｚや４ＭＨｚのシステムクロックを
用いて昇圧を行うと、高速の昇圧動作となり消費電力が
増加してしまう。そこでリング発振回路７を設けて１０
０ＫＨｚ程度の周波数を作成しているのであるが、リン
グ発振回路７は、電源が印加されている間は、常時発振
を行っているので、消費電力をそれ以上低減することが
できなかった。特に、マイコンのシステムクロックを比
較的低い周波数、例えば、３２ＫＨｚの信号を使用し
て、低消費電力化を図ったシステムの場合には、リング
発振回路の消費電力が大きくなり、問題であった。
ンにおいて、１ＭＨｚや４ＭＨｚのシステムクロックを
用いて昇圧を行うと、高速の昇圧動作となり消費電力が
増加してしまう。そこでリング発振回路７を設けて１０
０ＫＨｚ程度の周波数を作成しているのであるが、リン
グ発振回路７は、電源が印加されている間は、常時発振
を行っているので、消費電力をそれ以上低減することが
できなかった。特に、マイコンのシステムクロックを比
較的低い周波数、例えば、３２ＫＨｚの信号を使用し
て、低消費電力化を図ったシステムの場合には、リング
発振回路の消費電力が大きくなり、問題であった。
【０００８】
【課題を解決するための手段】本発明は、上述した点に
鑑みて創作されたものであり、外部から高電圧が印加さ
れる出力端子と、該出力端子に接続された高耐圧ＭＯＳ
トランジスタと、該ＭＯＳトランジスタと所定電源の間
に接続された出力ＭＯＳトランジスタと、リング発振回
路と、該リング発振回路の出力を使用して電源電圧より
高い電圧を発生し前記高耐圧ＭＯＳトランジスタのゲー
トに印加する昇圧回路とを備えたマイクロコンピュータ
において、第１の周波数のクロック信号を発生する第１
クロック発生回路と、前記第１の周波数より低い第２の
周波数のクロック信号を発生する第２クロック発生回路
と、前記第１クロック発生回路と前記第２クロック発生
回路の一方をシステムクロックとするクロック制御回路
と、前記第２クロック発生回路の出力と前記リング発振
回路の出力を前記クロック制御回路に基づいて選択し、
前記昇圧回路に印加する切換回路を備え、前記第２クロ
ック発生回路の出力がシステムクロックとして選択され
たときに前記第２クロック発止回路の出力を昇圧回路に
選択出力することにより、低消費電力化を図ったもので
ある。
鑑みて創作されたものであり、外部から高電圧が印加さ
れる出力端子と、該出力端子に接続された高耐圧ＭＯＳ
トランジスタと、該ＭＯＳトランジスタと所定電源の間
に接続された出力ＭＯＳトランジスタと、リング発振回
路と、該リング発振回路の出力を使用して電源電圧より
高い電圧を発生し前記高耐圧ＭＯＳトランジスタのゲー
トに印加する昇圧回路とを備えたマイクロコンピュータ
において、第１の周波数のクロック信号を発生する第１
クロック発生回路と、前記第１の周波数より低い第２の
周波数のクロック信号を発生する第２クロック発生回路
と、前記第１クロック発生回路と前記第２クロック発生
回路の一方をシステムクロックとするクロック制御回路
と、前記第２クロック発生回路の出力と前記リング発振
回路の出力を前記クロック制御回路に基づいて選択し、
前記昇圧回路に印加する切換回路を備え、前記第２クロ
ック発生回路の出力がシステムクロックとして選択され
たときに前記第２クロック発止回路の出力を昇圧回路に
選択出力することにより、低消費電力化を図ったもので
ある。
【０００９】
【発明の実施の形態】本発明の詳細を図面に従って具体
的に説明する。図１は、本発明の実施形態を示すブロッ
ク図であり、図２と同一のものについては、同一図番を
付して説明を略す。
的に説明する。図１は、本発明の実施形態を示すブロッ
ク図であり、図２と同一のものについては、同一図番を
付して説明を略す。
【００１０】本実施形態のリング発振回路９は、ＮＯＲ
ゲート１０と複数のインバータ１１の従属接続で構成さ
れ、最終段のインバータの出力が、初段のＮＯＲゲート
１０の一方の入力に帰還されている。また、ＮＯＲゲー
ト１０の他方の入力には、外部端子１２に印加された信
号ＣＯＮＴが供給される。即ち、このリング発振回路９
は、クロック制御信号ＯＳＣ−ＣＯＮＴによってその発
振の停止が制御可能となっている。
ゲート１０と複数のインバータ１１の従属接続で構成さ
れ、最終段のインバータの出力が、初段のＮＯＲゲート
１０の一方の入力に帰還されている。また、ＮＯＲゲー
ト１０の他方の入力には、外部端子１２に印加された信
号ＣＯＮＴが供給される。即ち、このリング発振回路９
は、クロック制御信号ＯＳＣ−ＣＯＮＴによってその発
振の停止が制御可能となっている。
【００１１】また、発振回路１３は、第１クロック発生
回路であり、ＮＯＲゲート１４とＮＯＲゲート１４の入
出力間に外部端子を介して接続された水晶振動子等の発
振子１５によって構成される。ＮＯＲゲート１４の他方
の入力には、発振動作を制御する制御信号ＯＳＣ−ＣＯ
ＮＴが印加される。この発振回路１３の発振周波数は、
発振子１５の固有周波数によって決定され、例えば１Ｍ
Ｈｚあるいは４ＭＨｚの周波数である。
回路であり、ＮＯＲゲート１４とＮＯＲゲート１４の入
出力間に外部端子を介して接続された水晶振動子等の発
振子１５によって構成される。ＮＯＲゲート１４の他方
の入力には、発振動作を制御する制御信号ＯＳＣ−ＣＯ
ＮＴが印加される。この発振回路１３の発振周波数は、
発振子１５の固有周波数によって決定され、例えば１Ｍ
Ｈｚあるいは４ＭＨｚの周波数である。
【００１２】一方、発振回路１６は、第２クロック発生
回路であり、ＮＯＲゲート１７とＮＯＲゲート１７の入
出力間に外部端子を介して接続された水晶振動子等の発
振子１８によって構成される。ＮＯＲゲート１７の他方
の入力には、発振動作を制御する制御信号ＯＳＣ−ＣＯ
ＮＴがインバータ１９を介して印加される。この発振回
路１６の発振周波数は例えば３２ＫＨｚである。
回路であり、ＮＯＲゲート１７とＮＯＲゲート１７の入
出力間に外部端子を介して接続された水晶振動子等の発
振子１８によって構成される。ＮＯＲゲート１７の他方
の入力には、発振動作を制御する制御信号ＯＳＣ−ＣＯ
ＮＴがインバータ１９を介して印加される。この発振回
路１６の発振周波数は例えば３２ＫＨｚである。
【００１３】ラッチ回路２０は、クロック切換命令が実
行されたときに、データバス４に転送されたデータを保
持するレジスタの一種であり、クロック制御回路を構成
する。ラッチ回路２０の出力は、クロック制御信号ＯＳ
Ｃ−ＣＯＮＴとして発振回路１３のＮＯＲゲート１４の
入力に印加され、また、インバータ１９によって反転さ
れた信号が発振回路１６のＮＯＲゲート１７の入力に印
加される。
行されたときに、データバス４に転送されたデータを保
持するレジスタの一種であり、クロック制御回路を構成
する。ラッチ回路２０の出力は、クロック制御信号ＯＳ
Ｃ−ＣＯＮＴとして発振回路１３のＮＯＲゲート１４の
入力に印加され、また、インバータ１９によって反転さ
れた信号が発振回路１６のＮＯＲゲート１７の入力に印
加される。
【００１４】リング発振回路９の出力は、ＯＲゲート２
１の一方の入力に接続され、発振回路１６の出力はＡＮ
Ｄゲート２２の一方の入力に接続される。また、ＡＮＤ
ゲート２２の出力は、ＯＲゲート２１の他方の入力に接
続され、ＡＮＤゲート２２の他方の入力にはラッチ回路
２０の出力、即ち、クロック制御信号ＯＳＣ−ＣＯＮＴ
が供給される。これらＯＲゲート２１とＡＮＤゲート２
２は、リング発振回路９の発振出力と発振回路１６の発
振出力の切換回路２３を構成している。切換回路２３の
出力、即ち、ＯＲゲート２１の出力は、昇圧回路１６に
印加される。
１の一方の入力に接続され、発振回路１６の出力はＡＮ
Ｄゲート２２の一方の入力に接続される。また、ＡＮＤ
ゲート２２の出力は、ＯＲゲート２１の他方の入力に接
続され、ＡＮＤゲート２２の他方の入力にはラッチ回路
２０の出力、即ち、クロック制御信号ＯＳＣ−ＣＯＮＴ
が供給される。これらＯＲゲート２１とＡＮＤゲート２
２は、リング発振回路９の発振出力と発振回路１６の発
振出力の切換回路２３を構成している。切換回路２３の
出力、即ち、ＯＲゲート２１の出力は、昇圧回路１６に
印加される。
【００１５】高速の処理が要求される通常の動作状態で
は、ラッチ回路２０には、「０」が保持される。このと
きクロック制御信号ＯＳＣ−ＣＯＮＴは、「Ｌ」レベル
となるため、発振回路１３の発振が行われ、発振回路１
６の発振は停止され、その出力は「Ｌ」レベルに固定さ
れた状態になる。従って、発振回路１３の１ＭＨｚまた
は４ＭＨｚの発振出力は、ＮＯＲゲート２４を介してシ
ステムクロックとして出力される。一方、リング発振回
路９のＮＯＲゲート１０にはクロック制御信号ＯＳＣ−
ＣＯＮＴの「Ｌ」レベルが印加されるため、リング発振
回路９は、発振を持続する。従って、ＯＲゲート２１の
出力は、リング発振回路９の出力となり、昇圧回路６
は、発振回路９の発振出力に基づいた昇圧動作を行う。
は、ラッチ回路２０には、「０」が保持される。このと
きクロック制御信号ＯＳＣ−ＣＯＮＴは、「Ｌ」レベル
となるため、発振回路１３の発振が行われ、発振回路１
６の発振は停止され、その出力は「Ｌ」レベルに固定さ
れた状態になる。従って、発振回路１３の１ＭＨｚまた
は４ＭＨｚの発振出力は、ＮＯＲゲート２４を介してシ
ステムクロックとして出力される。一方、リング発振回
路９のＮＯＲゲート１０にはクロック制御信号ＯＳＣ−
ＣＯＮＴの「Ｌ」レベルが印加されるため、リング発振
回路９は、発振を持続する。従って、ＯＲゲート２１の
出力は、リング発振回路９の出力となり、昇圧回路６
は、発振回路９の発振出力に基づいた昇圧動作を行う。
【００１６】一方、それほど高速の処理を必要とせず、
低消費電力が要求されるモード、例えば、内蔵した時計
機能のみを動作するような場合には、クロック切換命令
を実行することによって、データバス４からラッチ回２
０に「１」が転送保持される。これにより、クロック制
御信号ＯＳＣ−ＣＯＮＴは、「Ｈ」レベルとなり、発振
回路１３とリング発振回路９の発振は、停止され、その
両出力は、「Ｌ」レベルに固定される。一方、発振回路
１６の発振動作が開始され、その３２ＫＨｚの発振出力
がＮＯＲゲート２４を介してシステムクロックとして出
力され、更に、ＡＮＤゲート２２及びＯＲゲート２１を
介して昇圧回路６に出力される。従って、この場合に
は、発振回路１６のみが３２ＫＨｚと比較的低い周波数
で動作するため、消費電力が低減されることになる。
低消費電力が要求されるモード、例えば、内蔵した時計
機能のみを動作するような場合には、クロック切換命令
を実行することによって、データバス４からラッチ回２
０に「１」が転送保持される。これにより、クロック制
御信号ＯＳＣ−ＣＯＮＴは、「Ｈ」レベルとなり、発振
回路１３とリング発振回路９の発振は、停止され、その
両出力は、「Ｌ」レベルに固定される。一方、発振回路
１６の発振動作が開始され、その３２ＫＨｚの発振出力
がＮＯＲゲート２４を介してシステムクロックとして出
力され、更に、ＡＮＤゲート２２及びＯＲゲート２１を
介して昇圧回路６に出力される。従って、この場合に
は、発振回路１６のみが３２ＫＨｚと比較的低い周波数
で動作するため、消費電力が低減されることになる。
【００１７】本実施形態の場合、発振回路１３と発振回
路１６は、振動子を使用した構成であるが、振動子を使
用せずに、外部からＮＯＲゲート１４または１７の入力
に周波数信号を供給しても良い。
路１６は、振動子を使用した構成であるが、振動子を使
用せずに、外部からＮＯＲゲート１４または１７の入力
に周波数信号を供給しても良い。
【００１８】
【発明の効果】本発明によれば、システムクロックとし
て第１の周波数と、第１の周波数より低い第２の周波数
を切り替える機能を有するマイコンにおいて、低消費電
力動作のモードにするために、システムクロックとして
使用する発振回路の周波数をリング発振回路より低い第
２の周波数に切り替えた場合、リング発振回路の発振を
停止して、低い周波数に切り替えられたシステムクロッ
クの発振周波数を使用して昇圧を行うことにより、低消
費電力を図ることができる。
て第１の周波数と、第１の周波数より低い第２の周波数
を切り替える機能を有するマイコンにおいて、低消費電
力動作のモードにするために、システムクロックとして
使用する発振回路の周波数をリング発振回路より低い第
２の周波数に切り替えた場合、リング発振回路の発振を
停止して、低い周波数に切り替えられたシステムクロッ
クの発振周波数を使用して昇圧を行うことにより、低消
費電力を図ることができる。
【図１】本発明のマイクロコンピュータの一部のブロッ
ク図である。
ク図である。
【図２】従来のマイクロコンピュータの一部ブロック図
である。
である。
１ 外部端子 ２ Ｐ−ＭＯＳ ３ Ｎ−ＭＯＳ ４ データバス ５ 出力回路 ６ 昇圧回路 ７、９ リング発振回路 １３ 第１の発振回路 １６ 第２の発振回路 ２３ 切換回路
Claims (2)
- 【請求項１】 外部から高電圧が印加される出力端子
と、該出力端子に接続された高耐圧ＭＯＳトランジスタ
と、該ＭＯＳトランジスタと所定電源の間に接続された
出力ＭＯＳトランジスタと、リング発振回路と、該リン
グ発振回路の出力を使用して電源電圧より高い電圧を発
生し前記高耐圧ＭＯＳトランジスタのゲートに印加する
昇圧回路とを備えたマイクロコンピュータにおいて、第
１の周波数のクロック信号を発生する第１クロック発生
回路と、前記第１の周波数より低い第２の周波数のクロ
ック信号を発生する第２クロック発生回路と、前記第１
クロック発生回路と前記第２クロック発生回路の一方を
システムクロックとするクロック制御回路と、前記第２
クロック発生回路の出力と前記リング発振回路の出力を
前記クロック制御回路に基づいて選択し、前記昇圧回路
に印加する切換回路を備え、前記第２クロック発生回路
の出力がシステムクロックとして選択されたときに前記
第２クロック発止回路の出力を昇圧回路に選択出力する
ことを特徴とするマイクロコンピュータ。 - 【請求項２】 前記クロック制御回路は、クロック切換
命令の実行によってセットまたはリセットされるラッチ
回路であることを特徴とする請求項１記載のマイクロコ
ンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11100281A JP2000293257A (ja) | 1999-04-07 | 1999-04-07 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11100281A JP2000293257A (ja) | 1999-04-07 | 1999-04-07 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000293257A true JP2000293257A (ja) | 2000-10-20 |
Family
ID=14269824
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11100281A Pending JP2000293257A (ja) | 1999-04-07 | 1999-04-07 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000293257A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1202151A2 (en) * | 2000-10-31 | 2002-05-02 | Seiko Epson Corporation | Data transfer control device and electronic equipment |
-
1999
- 1999-04-07 JP JP11100281A patent/JP2000293257A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1202151A2 (en) * | 2000-10-31 | 2002-05-02 | Seiko Epson Corporation | Data transfer control device and electronic equipment |
| EP1202151A3 (en) * | 2000-10-31 | 2003-05-21 | Seiko Epson Corporation | Data transfer control device and electronic equipment |
| US7047434B2 (en) | 2000-10-31 | 2006-05-16 | Seiko Epson Corporation | Data transfer control device and electronic equipment |
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| Date | Code | Title | Description |
|---|---|---|---|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20051227 |