JP2002026231A - 半導体システムおよび半導体装置 - Google Patents

半導体システムおよび半導体装置

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Abstract

(57)【要約】 【課題】 消費電力の低減が可能な半導体システム及び
半導体装置を提供する。 【解決手段】 入力端子（３）と出力端子（４）を有す
るｎ個（ｎ＞２）の回路部（２）と、ｎ個の回路部
（２）のうち、所定のｋ個（２≦ｋ＜ｎ）の回路部
（２）の入力端子（３）に接続された端子（５）からな
り、ｍ番目（１≦ｍ≦ｎ−ｋ）の回路部（２）の出力端
子（４）と（ｍ＋ｋ）番目の回路部（２）の入力端子
（３）とが接続されてなる半導体システムを提供する。
この半導体システムにおいて、各回路部（２）は、入力
端子（３）からの入力信号（Ｄ１）に応答して起動し、
起動後所定の時間経過すると動作を中止する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体システムお
よび半導体装置に関し、さらに詳しくは消費電力の低減
が可能な半導体システムおよび半導体装置に関する。
【０００２】
【従来の技術】液晶表示装置、プラズマディスプレイの
ような表示装置が広く使用されている。このような表示
装置では、消費電力を低減されることが望まれている。
図９は従来用いられている液晶表示装置の構成を示す。
図９を参照すると、従来用いられている液晶表示装置１
０１は、表示デバイス１０２、垂直駆動装置１０３およ
び水平駆動装置１０４から構成される。
【０００３】表示デバイス１０２は、従来知られている
液晶パネル部分である。この液晶パネル部分は、横方向
にＸ行のゲートバスライン（図示せず）、縦方向にＹ列
のデータバスライン（図示せず）によって囲まれた各領
域に設けられた複数の画素からなる。各画素は、１つの
ゲートバスラインおよび１つのデータバスラインと接続
されている。各画素は、画素電極とスイッチング素子を
含む。スイッチング素子は電界効果トランジスタからな
る。スイッチング素子のゲートはゲートバスラインと接
続されている。スイッチング素子のソースはデータバス
ラインと接続されている。スイッチング素子のドレイン
は画素電極と接続されている。
【０００４】垂直駆動装置１０３は、ゲートバスライン
を走査する機能を有する。水平駆動装置１０４は、デー
タバスラインの電圧レベルを制御する機能を有する。
【０００５】次に、従来用いられている液晶表示装置の
動作を示す。垂直駆動装置１０３は上から下へ１つづつ
ゲートバスラインを走査する。水平駆動装置１０４は、
ゲートバスラインの電圧レベルがハイである複数の画素
の各々に対して光の強度が定められた画素データに基づ
いて、対応する画素と接続されているデータバスライン
の電圧レベルを制御する。これによって、垂直駆動装置
１０３に走査されるゲートバスラインと接続されている
画素は、画素データに応じた光の強度で発光することが
可能となる。
【０００６】図１０は、水平駆動装置１０４の構成を示
す。図１０を参照すると、水平駆動装置１０４は、入力
端子１１２に接続された複数の水平駆動回路１１１−
１，１１１−２，１１１−３，１１１−ｎから構成され
る。
【０００７】各水平駆動回路１１１は、入力端子１１２
から入力される入力信号Ｄ１０１の電圧レベルがハイの
ときに駆動する。このため、入力信号Ｄ１０１の電圧レ
ベルがハイのとき、入力端子１１２に接続された全ての
水平駆動回路１１１−１，１１１−２，１１１−３，１
１１−ｎが駆動する。
【０００８】図１１は従来技術における水平駆動回路１
１１の構成を示す。図１１を参照すると、従来技術にお
ける水平駆動回路１１１は、第１の差動入力回路１１
３、第２の差動入力回路１１４、第３の差動入力回路１
１８、第１のレジスタ回路１１５、および第２のレジス
タ回路１１６から構成される。
【０００９】また、従来技術における水平駆動回路１１
１は、後述するスタートパルス信号が入力されるスター
トパルス入力端子１１９、およびそのスタートパルス信
号を出力するためのスタートパルス出力端子１２０をも
有する。
【００１０】またここで、スタートパルス信号は、後述
する第２のレジスタ回路１１６および第３のレジスタ回
路１１８にデータ信号Ｄ１０２ｂ，Ｄ１０２ｃによって
供給されるデータを取り込むときに必要な同期を取るた
めの信号である。
【００１１】第１の差動入力回路１３は、入力端子１１
２、クロック信号入力端子Ｄ２ａ−１，Ｄ２ａ−２およ
び後述する第１のシフトレジスタ回路１５を構成する複
数のフリップフロップ１１５−１，１１５−２，１１５
−３，…１１５−（ｊ−１），１１５−ｊと接続されて
いる。
【００１２】第１の差動入力回路１１３は、入力端子１
１２の電圧値がＶＢ（ＶＢ＞０）の時、動作する。動作
中の第１の差動入力回路１３には、クロック信号入力端
子Ｄ１０２ａ−１，Ｄ１０２ａ−２からクロック信号Ｄ
１０２ａが入力される。また、動作中の第１の差動入力
回路１３は、クロック信号Ｄ１０２ａが入力されると、
複数のフリップフロップ１１５−１，１１５−２，１１
５−３，…１１５−（ｊ−１），１１５−ｊにクロック
信号Ｄ１０２ａを供給する。
【００１３】第２の差動入力回路１１４は、入力端子１
１２、データ信号入力端子Ｄ１０２ｂ−１，Ｄ１０２ｂ
−２および後述する後述する第２のレジスタ回路１１６
の第１のデータレジスタ１１６ａと接続されている。
【００１４】第２の差動入力回路１１４は、入力端子１
１２の電圧値がＶＢ（ＶＢ＞０）の時、動作する。動作
中の第２の差動入力回路１１４には、データ信号入力端
子Ｄ１０２ｂ−１，Ｄ１０２ｂ−２から第１のデータ信
号Ｄ１０２ｂが入力される。また、動作中の第２の差動
入力回路１１４は、第１のデータ信号Ｄ１０２ｂが入力
されると、第１のデータレジスタ１１６ａに第１のデー
タ信号Ｄ１０２ｂを供給する。
【００１５】第３の差動入力回路１１８は、入力端子１
１２、データ信号入力端子Ｄ１０２ｃ−１，Ｄ１０２ｃ
−２および後述する後述する第２のレジスタ回路１１６
の第２のデータレジスタ１１６ｂと接続されている。
【００１６】第３の差動入力回路１１８は、入力端子１
１２の電圧値がＶＢ（ＶＢ＞０）の時、動作する。動作
中の第３の差動入力回路１１３には、データ信号入力端
子Ｄ１０２ｃ−１，Ｄ１０２ｃ−２から第２のデータ信
号Ｄ１０２ｃが入力される。また、動作中の第３の差動
入力回路１１８は、第２のデータ信号Ｄ１０２ｃが入力
されると、第２のデータレジスタ１１６ｂに第２のデー
タ信号Ｄ１０２ｃを供給する。
【００１７】第１のレジスタ回路１１５は、第１の差動
入力回路１１３、スタートパルス入力端子１１９、およ
びスタートパルス出力端子１２０と接続されている。
【００１８】第１のレジスタ回路１１５は複数のフリッ
プフロップ１１５−１，１１５−２，１１５−３，…１
１５−（ｊ−１），１１５−ｊから構成される。また、
各フリップフロップ１１５−１，１１５−２，１１５−
３，…１１５−（ｊ−１），１１５−ｊは、第１の差動
入力回路１１３と接続されている。更に、各フリップフ
ロップ１１５−１，１１５−２，１１５−３，…１１５
−（ｊ−１），１１５−ｊは、後述する第２のレジスタ
回路１１６に含まれる１組の第１のデータレジスタ１１
６ａおよび第２のデータレジスタ１１６ｂと接続されて
いる。他に、この複数のフリップフロップ１１５−１，
１１５−２，１１５−３，…１１５−（ｊ−１），１１
５−ｊは、後述するスタートパルス信号（図示せず）を
１クロックずつ遅延させて伝達させるために、カスケー
ド接続されている。スタートパルス入力端子１１９は、
このカスケード接続の入力端としてのフリップフロップ
１１５−１に接続されている。また、スタートパルス出
力端子１２０は、フリップフロップ１１５−（ｊ−１）
の出力端に接続されている。
【００１９】次に、複数のフリップフロップ１１５−
１，１１５−２，１１５−３，…１１５−（ｊ−１），
１１５−ｊの動作を以下に示す。
【００２０】まず、第１の差動入力回路１１３からクロ
ック信号Ｄ１０２ａが、各フリップフロップ１１５−
１，１１５−２，１１５−３，…１１５−（ｊ−１），
１１５−ｊへ供給される。
【００２１】次に、スタートパルス信号がスタートパル
ス入力端子１１９からフリップフロップ１１５−１へ入
力される。
【００２２】そのスタートパルス信号が入力されたフリ
ップフロップ１１５−１は、クロック信号Ｄ１０２ａの
立ち上がりに応答して、１つのパルス信号を生成し、そ
のパルス信号をフリップフロップ１１５−１と接続され
ている１組の第１のデータレジスタ１６ａおよび第２の
データレジスタ１１６ｂへ供給する。次に、そのフリッ
プフロップ１１５−１は、このクロック信号Ｄ１０２ａ
が次に立ち上がるまでにフリップフロップ１１５−２へ
シフト信号を出力する。
【００２３】また、フリップフロップ１１５−（ｐ−
１）（ｐは２≦ｐ≦ｊ−１を満たす整数）からシフト信
号が入力されたフリップフロップ１１５−ｐは、１つの
パルス信号を生成し、そのパルス信号をフリップフロッ
プ１１５−ｐと接続されている１組の第１のデータレジ
スタ１１６ａおよび第２のデータレジスタ１１６ｂへ供
給する。次に、そのフリップフロップ１１５−ｐは、こ
のクロック信号Ｄ１０２ａが次に立ち上がるまでにフリ
ップフロップ１１５−（ｐ＋１）へシフト信号を出力す
る。
【００２４】さらに、フリップフロップ１１５−（ｐ−
１）からシフト信号が入力されたフリップフロップ１１
５−ｐは、１つのパルス信号を生成し、そのパルス信号
をフリップフロップ１１５−ｐと接続されている１組の
第１のデータレジスタ１１６ａおよび第２のデータレジ
スタ１１６ｂへ供給する。次に、そのフリップフロップ
１１５−ｐは、このクロック信号Ｄ１０２ａが次に立ち
上がるまでにフリップフロップ１１５−（ｐ＋１）へシ
フト信号を出力する。
【００２５】またさらに、フリップフロップ１１５−
（ｊ−２）からシフト信号が入力されたフリップフロッ
プ１１５−（ｊ−１）は、１つのパルス信号を生成し、
そのパルス信号をフリップフロップ１１５（ｊ−２）と
接続されている１組の第１のデータレジスタ１１６ａお
よび第２のデータレジスタ１１６ｂへ供給する。次に、
そのフリップフロップ１１５−（ｊ−１）は、このクロ
ック信号Ｄ１０２ａが次に立ち上がるまでにフリップフ
ロップ１１５−ｊ、およびスタートパルス出力端子１２
０へシフト信号を出力する。
【００２６】加えて、フリップフロップ１１５−（ｊ−
１）からシフト信号が入力されたフリップフロップ１１
５−ｊは、１つのパルス信号を生成し、そのパルス信号
をフリップフロップ１１５−ｊと接続されている１組の
第１のデータレジスタ１１６ａおよび第２のデータレジ
スタ１１６ｂへ供給する。
【００２７】第２のレジスタ回路１６は、第２の差動入
力回路１４、第３の差動入力回路１８、および第１のレ
ジスタ回路１５と接続されている。
【００２８】第２のレジスタ回路１６は、第１のレジス
タ回路に含まれる複数のシフトレジスタと同数のレジス
タ部１６ｃからなる。ここで、各レジスタ部１６ｃは１
つの第１のデータレジスタ１６ａと１つの第２のデータ
レジスタ１６ｂから構成される。各レジスタ部１６ｃ
は、フリップフロップ１１５−１，１１５−２，１１５
−３，…１１５−（ｊ−１），１１５−ｊと個別に接続
されている。
【００２９】次に、各レジスタ部１６ｃの動作を以下に
示す。まず、レジスタ部１６ｃと接続されているフリッ
プフロップ１１５−１，１１５−２，１１５−３，…１
１５−（ｊ−１），１１５−ｊからパルス信号が供給さ
れる。そのレジスタ部１１６ｃを構成する第１のデータ
レジスタ１１６ａは、そのパルス信号の入力タイミング
で、その第１のデータレジスタ１１６ａと接続されてい
る第２の差動入力回路１１４からの第１のデータ信号Ｄ
１０２ｂをラッチする。また、そのレジスタ部１１６ｃ
を構成する第２のデータレジスタ１１６ｂもまた、その
第２のデータレジスタ１１６ｂと接続されている第３の
差動入力回路１１８からの第２のデータ信号Ｄ１０２ｃ
をラッチする。
【００３０】次に、水平駆動回路１１１の動作を以下に
示す。スタートパルス入力端子７から入力されるスター
トパルス信号は、第１の差動入力回路１２１から出力さ
れるクロック信号Ｄ１０２のエッジにより、シフトレジ
スタ１２３ａ，１２３ｂ，１２３ｃ，１２３ｄで順次遅
延される。
【００３１】クロック信号Ｄ１０２と同期して第２の差
動入力回路１２２からデータ信号Ｄ１０３が出力され
る。各データレジスタ１２４ａは、接続されているシフ
トレジスタ１２３ａ，１２３ｂ，１２３ｃ，１２３ｄで
のクロック信号Ｄ１０２の立ち上がりのタイミングで、
データ信号Ｄ１０３をラッチする。
【００３２】上記に示すように、従来技術による水平駆
動装置１０４の動作時に、その水平駆動装置１０４に含
まれる全ての水平駆動回路１１１−１，１１１−２，１
１１−３，１１１−ｎが駆動している。また、水平駆動
回路１１１に含まれる全ての差動入力装置１１３，１１
４，１１８も駆動している。
【００３３】ここで、従来技術による水平駆動装置１０
４では、差動入力装置１１３，１１４，１１８が立ち上
がってから安定して動作するために約500ナノ秒必要と
する。また、従来技術による水平駆動装置１０４では、
レジスタ回路１１６でデータ信号Ｄ１０２ｂ，１０２ｃ
をラッチするために約300ナノ秒必要とする。このた
め、従来技術による液晶表示装置では、水平駆動装置１
０４を安定して動作させるために、全ての水平駆動回路
１１１−１，１１１−２，１１１−３，１１１−ｎを駆
動させている。
【００３４】消費電力の低減が可能で、かつ安定して駆
動する水平駆動装置のような半導体システムおよび半導
体装置が望まれている。
【００３５】また、消費電力の低減が可能な半導体装置
の従来技術として、特開平９−２７１９２号公報に、
「半導体集積回路装置」が開示されている。本従来例で
はバス回路での信号の低振幅化に適用可能なインターフ
ェイスを用いることにより、低消費電力化を図った半導
体集積回路が開示されている。
【００３６】
【発明が解決しようとする課題】本発明の目的は、消費
電力の低減が可能な半導体システムおよび半導体装置を
提供することにある。
【００３７】他に、本発明の目的は、消費電力の低減が
可能で、安定して駆動する水平駆動装置のような半導体
システムおよび半導体装置を提供することにある。
【００３８】
【課題を解決するための手段】その課題を解決するため
の手段が、下記のように表現される。その表現中の請求
項対応の技術的事項には、括弧（）付きで、番号、記号
等が添記されている。その番号、記号等は、請求項対応
の技術的事項と実施の複数・形態のうち少なくとも１つ
の技術的事項との一致・対応関係を明白にしているが、
その請求項対応の技術的事項が実施の形態の技術的事項
に限定されることを示すためのものではない。
【００３９】上記の課題を解決するために、本発明によ
ると、入力端子（３）と出力端子（４）を有するｎ個
（ｎ＞２）の回路部（２）と、ｎ個の回路部（２）のう
ち、所定のｋ個（２≦ｋ＜ｎ）の回路部（２）の入力端
子（３）に接続された端子（５）からなり、ｍ番目（１
≦ｍ≦ｎ−ｋ）の回路部（２）の出力端子（４）と（ｍ
＋ｋ）番目の回路部（２）の入力端子（３）とが接続さ
れてなる半導体システムを提供する。
【００４０】上記の半導体システムにおいて、各回路部
（２）は、入力端子（３）からの入力信号（Ｄ１）に応
答して起動し、起動後所定の時間経過すると動作を中止
することが可能である。
【００４１】上記の半導体システムにおいて、各回路部
（２）は、差動入力回路（１３，１４）とレジスタ回路
（１５，１６）を有し、差動入力回路（１３，１４）
は、入力端子（３）からの入力信号（Ｄ１）に応答して
起動し、起動後所定の時間経過すると動作を中止するこ
とも可能である。
【００４２】上記の半導体システムにおいて、各回路部
（２）は、差動入力回路（１３，１４）とレジスタ回路
（１５，１６）を有し、差動入力回路（１３，１４）
は、入力端子（３）からの入力信号（Ｄ１）に応答して
起動し、レジスタ回路（１５）からの出力信号（Ｄ４）
に応答して動作を中止することも可能である。
【００４３】上記の半導体システムにおいて、各回路部
（２）は、異なる半導体チップ（２）内に設けられてい
ることも可能である。
【００４４】また、上記の課題を解決するために、本発
明によると、入力端子（３）と、複数の差動入力回路
（１３，１４，１８）と、複数の差動入力回路（１３，
１４，１８）の出力端に個別に接続された複数のレジス
タ回路（１５，１６）と、入力端子（３）、複数のレジ
スタ回路（１５，１６）の少なくとも一部、および複数
の差動入力回路（１３，１４）と接続されたラッチ回路
（１１）とからなり、ラッチ回路（１１）と接続されて
いるレジスタ回路（１５）は、接続されている差動入力
回路（１３）から出力された信号を用いて予め定められ
た動作を実行し、動作が終了するとラッチ回路（１１）
へ出力信号（Ｄ４）を出力し、ラッチ回路（１１）は、
入力端子（３）からの入力信号（Ｄ１）に応答して複数
の差動入力回路（１３，１４，１８）を起動させ、出力
信号（Ｄ４）に応答して複数の差動入力回路（１３，１
４，１８）の動作を停止させる半導体装置を提供する。
【００４５】上記の半導体装置において、複数のレジス
タ回路（１５，１６）は、少なくとも１つのシフトレジ
スタ（１５−１，１５−２，１５−３…１５−（ｎ−
１），１５−ｎ）および少なくとも１つのデータレジス
タ（１６ｃ）を含み、ラッチ回路（１１）と接続されて
いるレジスタ回路（１５）はシフトレジスタを含み、ラ
ッチ回路（１１）は、全てのシフトレジスタからの出力
信号が入力されると複数の差動入力回路（１３，１４，
１８）の動作を停止させることも可能である。
【００４６】上記の半導体装置において、複数のレジス
タ回路（１５，１６）の少なくとも一部と接続された出
力端子（４）をさらに有し、出力端子（４）は出力信号
を外部へ出力することも可能である。
【００４７】上記の半導体装置において、ラッチ回路
（１１）と接続されているレジスタ回路（１５）と接続
された出力端子（４）をさらに有し、ラッチ回路（１
１）と接続されているレジスタ回路（１５）は、接続さ
れている差動入力回路（１３）から出力された信号の入
力後、予め定められた時間経過後に出力端子（４）に別
の出力信号を出力し、出力端子（４）は別の出力信号を
外部へ出力することも可能である。
【００４８】
【発明の実施の形態】以下図面を参照して、本発明にお
ける半導体装置を示す。ここで、本発明の半導体装置の
実施形態は、液晶表示装置、プラズマディスプレイのよ
うな表示装置の水平駆動装置に適用しているが、本発明
の半導体装置は本実施例に限定されない。
【００４９】図１は、本発明における水平駆動装置の第
１の実施形態の構成を示す。図１を参照すると、本発明
における水平駆動装置１の第１の実施形態の構成は、複
数の半導体チップ２−１，２−２，…２−ｎ（ｎは３以
上の整数）から構成される。各半導体チップ２は、入力
端子３と出力端子４を有する。
【００５０】半導体チップ２−１の第１の入力端子３−
１および半導体チップ２−２の第１の入力端子３−２
は、外部から制御信号Ｄ１が入力される第１の外部端子
５と接続されている。半導体チップ２−１の出力端子４
−１は半導体チップ２−３の入力端子３−３と接続され
ている。半導体チップ２−２の出力端子４−２は半導体
チップ２−４の入力端子３−４と接続されている。半導
体チップ２−ｍ（１≦ｍ≦ｎ−２）の出力端子４−ｍは
半導体チップ２−（ｍ＋２）の入力端子３−（ｍ＋２）
と接続されている。
【００５１】また、各半導体チップ２−１，２−２，…
２−ｎは電圧レベルがＶＢ（ＶＢ＞０）である第２の外
部端子６と接続されている。
【００５２】半導体チップ２−ｍの出力端子４−ｍから
出力された制御信号Ｄ１は、入力端子３−（ｍ＋２）か
ら半導体チップ２−（ｍ＋２）に入力される。
【００５３】また、図示しないが、各半導体チップ２−
１，２−２，…２−ｎには外部からデータ信号およびク
ロック信号が供給される。
【００５４】次に、本発明における水平駆動回路の第１
の実施形態の動作を示す。図２は、本発明における水平
駆動回路の第１の実施形態の動作を示すタイムチャート
である。
【００５５】図２を参照すると、第１の外部端子５から
水平駆動回路１へパルス信号Ｐ１が入力される。半導体
チップ２−１，２−２はパルス信号Ｐ１の立ち上がりに
応答して立ち上がる。半導体チップ２−１はデータの書
き込み動作が終了すると、出力端子４−１からパルス信
号Ｐ２を出力して、動作を休止する。半導体チップ２−
３はパルス信号Ｐ２の立ち上がりに応答して立ち上が
る。半導体チップ２−２はデータの書き込みが終了する
と、出力端子４−２からパルス信号Ｐ３を出力して、動
作を休止する。半導体チップ２−４はパルス信号Ｐ３の
立ち上がりに応答して立ち上がる。同様に、半導体チッ
プ２−ｍはデータの書き込みが終了すると、第１の出力
端子４−ｍからパルス信号Ｐ（ｍ＋１）を出力して、動
作を休止する。半導体チップ２−（ｍ＋２）はパルス信
号Ｐ（ｍ＋１）の立ち上がりに応答して立ち上がる。ま
た、半導体チップ２−ｍはデータの書き込みが終了する
と動作を休止する。
【００５６】本発明における水平駆動回路の第１の実施
形態では、多くとも２つの半導体チップのみ駆動してい
る。
【００５７】図３は、上記半導体チップ２の構成を示
す。図３を参照すると、半導体チップ２は、ラッチ回路
１１、スイッチ部１２、第１の差動入力回路１３、第２
の差動入力回路１４、第３の差動入力回路１８、第１の
レジスタ回路１５、第２のレジスタ回路１６、およびフ
リップフロップ回路１９から構成される。
【００５８】また、半導体チップ２は、後述するスター
トパルス信号が入力されるスタートパルス入力端子７、
およびそのスタートパルス信号を出力するためのスター
トパルス出力端子８をも有する。ここで、図３で示され
る半導体チップ２を図１に示される半導体チップ２−Ｌ
（Ｌは、２≦Ｌ≦ｎ−１の整数）とすると、この半導体
チップ２−Ｌのスタートパルス入力端子７は、半導体チ
ップ２−（Ｌ−１）のスタートパルス出力端子８に接続
されている。また、この半導体チップ２−Ｌのスタート
パルス出力端子８は、半導体チップ２−（Ｌ＋１）のス
タートパルス入力端子７に接続されている。さらに、図
３で示される半導体チップ２が図１に示される半導体チ
ップ２−１の場合、この半導体チップ２−１のスタート
パルス入力端子７は、そのスタートパルス信号を供給す
るための図示しない外部端子と接続されている。また、
この半導体チップ２−１のスタートパルス出力端子８
は、半導体チップ２−２のスタートパルス入力端子７に
接続されている。
【００５９】またここで、スタートパルス信号は、後述
する第２のレジスタ回路１６および第３のレジスタ回路
１８にデータ信号Ｄ２ｂ，Ｄ２ｃによって供給されるデ
ータを取り込むときに必要な同期を取るための信号であ
る。
【００６０】ラッチ回路１１は、半導体チップ２の第１
の入力端子３、フリップフロップ回路１９、およびスイ
ッチ部１２と接続されている。
【００６１】ラッチ回路１１は、入力端子３からの制御
信号Ｄ１を受けて、制御信号Ｄ３の電圧レベルをＶＡ
（バイアス電圧であり、ＶＡ＞０）にラッチして出力す
る。また、ラッチ回路１１は、後述するフリップフロッ
プ回路１９からの制御信号Ｄ４’を受けて、制御信号Ｄ
３の電圧レベルを零電位にラッチして出力する。
【００６２】スイッチ部１２は、ラッチ回路１１、ノー
ドＤ５と接続されている。ここで、ノードＤ５は、スイ
ッチ部１２、第１の差動入力回路１３、第２の差動入力
回路１４、および第３の差動入力回路１８と接続されて
いる。また、スイッチ部１２は、電位がＶＢ（ＶＢ＞
０）である第２の外部端子６および接地１７と接続され
ている。
【００６３】スイッチ部１２は、制御信号Ｄ３に応答し
てノードＤ５と第２の外部端子６および接地１７のいず
れか一方とを接続する。本実施例では、制御信号Ｄ３の
電圧レベルがＶＡの場合、スイッチ部１２はノードＤ５
と第２の外部端子６とを接続し、ノードＤ５の電圧レベ
ルをＶＢにする。また、制御信号Ｄ３の電圧レベルが零
電位の場合、スイッチ部１２はノードＤ５と接地１７と
を接続し、ノードＤ５の電圧レベルを零にする。
【００６４】第１の差動入力回路１３は、クロック信号
入力端子Ｄ２ａ−１，Ｄ２ａ−２、ノードＤ５、および
ノードＤ６と接続されている。ここで、ノードＤ６は、
第１の差動入力回路１３、後述する第１のシフトレジス
タ回路１５を構成する複数のフリップフロップ１５−
１，１５−２，１５−３，…１５−（ｊ−１），１５−
ｊの各々、およびフリップフロップ回路１９と接続され
ている。
【００６５】第１の差動入力回路１３には、クロック信
号入力端子Ｄ２ａ−１，Ｄ２ａ−２からクロック信号Ｄ
２ａが入力される。また、第１の差動入力回路１３は、
ノードＤ５の電圧レベルがＶＢの場合に動作し、ノード
Ｄ５の電圧レベルが零の場合に動作を中止する。また、
動作中の第１の差動入力回路１３は、クロック信号Ｄ２
ａが入力されると、ノードＤ６にクロック信号Ｄ２ａを
供給する。
【００６６】第２の差動入力回路１４には、データ信号
入力端子Ｄ２ｂ−１，Ｄ２ｂ−２から第１のデータ信号
Ｄ２ｂが入力される。また、第２の差動入力回路１４
は、ノードＤ５の電圧レベルがＶＢの場合に動作する。
また、第２の差動入力回路１４の出力部は、後述する第
２のレジスタ回路１６の第１のデータレジスタ１６ａと
接続されている。また、動作中の第２の差動入力回路１
４は、第１のデータ信号Ｄ２ｂが入力されると、第１の
データレジスタ１６ａに第１のデータ信号Ｄ２ｂを供給
する。
【００６７】第３の差動入力回路１８には、データ信号
入力端子Ｄ２ｃ−１，Ｄ２ｃ−２から第２のデータ信号
Ｄ２ｃが入力される。また、第３の差動入力回路１８
は、ノードＤ５の電圧レベルがＶＢの場合に動作する。
また、第３の差動入力回路１８の出力部は、後述する第
２のレジスタ回路１６の第２のデータレジスタ１６ｂと
接続されている。
【００６８】第３の差動入力回路１８には、データ信号
入力端子Ｄ２ｃ−１，Ｄ２ｃ−２から第２のデータ信号
Ｄ２ｃが入力される。また、第３の差動入力回路１８
は、ノードＤ５の電圧レベルがＶＢの場合に動作する。
また、第３の差動入力回路１８の出力部は、後述する第
２のレジスタ回路１６の第２のデータレジスタ１６ｂと
接続されている。また、動作中の第３の差動入力回路１
８は、第２のデータ信号Ｄ２ｃが入力されると、第２の
データレジスタ１６ｂに第２のデータ信号Ｄ２ｃを供給
する。
【００６９】第１のレジスタ回路１５は、出力端子４、
ノードＤ６、スタートパルス入力端子７、スタートパル
ス出力端子８、およびフリップフロップ回路１９と接続
されている。
【００７０】第１のレジスタ回路１５は複数のフリップ
フロップ１５−１，１５−２，１５−３，…１５−（ｊ
−１），１５−ｊから構成される。また、各フリップフ
ロップ１５−１，１５−２，１５−３，…１５−（ｊ−
１），１５−ｊは、ノードＤ６と接続されている。更
に、各フリップフロップ１５−１，１５−２，１５−
３，…１５−（ｊ−１），１５−ｊは、後述する第２の
レジスタ回路１６に含まれる１組の第１のデータレジス
タ１６ａおよび第２のデータレジスタ１６ｂと接続され
ている。他に、この複数のフリップフロップ１５−１，
１５−２，１５−３，…１５−（ｊ−１），１５−ｊ
は、後述するスタートパルス信号（図示せず）を１クロ
ックずつ遅延させて伝達させるために、カスケード接続
されている。このカスケード接続の入力端としてのフリ
ップフロップ１５−１がスタートパルス入力端子７に接
続されている。また、このカスケード接続の出力端とし
てのフリップフロップ１５−ｊが出力端子４およびフリ
ップフロップ回路１９に接続されている。さらに、フリ
ップフロップ１５−（ｊ−１）とフリップフロップ１５
−ｊとを接続するノードＤ７に、スタートパルス出力端
子８が接続されている。
【００７１】次に、複数のフリップフロップ１５−１，
１５−２，１５−３，…１５−（ｊ−１），１５−ｊの
動作を以下に示す。
【００７２】まず、第１の差動入力回路１３の動作が安
定すると、第１の差動入力回路１３はノードＤ６へクロ
ック信号Ｄ２ａを供給する。次に、スタートパルス信号
がスタートパルス入力端子７からフリップフロップ１５
−１へ入力される。
【００７３】そのスタートパルス信号が入力されたフリ
ップフロップ１５−１は、ノードＤ６に供給されたクロ
ック信号Ｄ２ａの立ち上がりに応答して、１つのパルス
信号を生成し、そのパルス信号をフリップフロップ１５
−１と接続されている１組の第１のデータレジスタ１６
ａおよび第２のデータレジスタ１６ｂへ供給する。次
に、そのフリップフロップ１５−１は、このクロック信
号Ｄ２ａが次に立ち上がるまでにフリップフロップ１５
−２へシフト信号を出力する。
【００７４】また、フリップフロップ１５−（ｐ−１）
（ｐは２≦ｐ≦ｊ−１を満たす整数）からシフト信号が
入力されたフリップフロップ１５−ｐは、１つのパルス
信号を生成し、そのパルス信号をフリップフロップ１５
−ｐと接続されている１組の第１のデータレジスタ１６
ａおよび第２のデータレジスタ１６ｂへ供給する。次
に、そのフリップフロップ１５−ｐは、このクロック信
号Ｄ２ａが次に立ち上がるまでにフリップフロップ１５
−（ｐ＋１）へシフト信号を出力する。
【００７５】さらに、フリップフロップ１５−（ｐ−
１）からシフト信号が入力されたフリップフロップ１５
−ｐは、１つのパルス信号を生成し、そのパルス信号を
フリップフロップ１５−ｐと接続されている１組の第１
のデータレジスタ１６ａおよび第２のデータレジスタ１
６ｂへ供給する。次に、そのフリップフロップ１５−ｐ
は、このクロック信号Ｄ２ａが次に立ち上がるまでにフ
リップフロップ１５−（ｐ＋１）へシフト信号を出力す
る。
【００７６】またさらに、フリップフロップ１５−（ｊ
−２）からシフト信号が入力されたフリップフロップ１
５−（ｊ−１）は、１つのパルス信号を生成し、そのパ
ルス信号をフリップフロップ１５（ｊ−２）と接続され
ている１組の第１のデータレジスタ１６ａおよび第２の
データレジスタ１６ｂへ供給する。次に、そのフリップ
フロップ１５−（ｊ−１）は、このクロック信号Ｄ２ａ
が次に立ち上がるまでにフリップフロップ１５−ｊ、お
よびスタートパルス出力端子８へシフト信号を出力す
る。ここで、このスタートパルス出力端子８に出力され
たシフト信号は、このスタートパルス出力端子８と接続
されている他の半導体チップ２のスタートパルス入力端
子７から、スタートパルス信号として、その他の半導体
チップ２に入力される。
【００７７】加えて、フリップフロップ１５−（ｊ−
１）からシフト信号が入力されたフリップフロップ１５
−ｊは、１つのパルス信号を生成し、そのパルス信号を
フリップフロップ１５−ｊと接続されている１組の第１
のデータレジスタ１６ａおよび第２のデータレジスタ１
６ｂへ供給する。次に、そのフリップフロップ１５−
（ｊ−１）は、そのパルス信号の出力後であって、この
クロック信号Ｄ２ａが次に立ち上がるまでに、そのシフ
ト信号を制御信号Ｄ４として出力端子４およびフリップ
フロップ回路１９へ出力する。
【００７８】第２のレジスタ回路１６は、第２の差動入
力回路１４、第３の差動入力回路１８、および第１のレ
ジスタ回路１５と接続されている。
【００７９】第２のレジスタ回路１６は、第１のレジス
タ回路に含まれる複数のフリップフロップ１５−１，１
５−２，１５−３，…１５−（ｊ−１），１５−ｊと同
数のレジスタ部１６ｃからなる。ここで、各レジスタ部
１６ｃは１つの第１のデータレジスタ１６ａと１つの第
２のデータレジスタ１６ｂから構成される。各レジスタ
部１６ｃは、フリップフロップ１５−１，１５−２，１
５−３，…１５−（ｊ−１），１５−ｊと個別に接続さ
れている。具体的には、各レジスタ部１６ｃを構成する
第１のデータレジスタ１６ａと第２のデータレジスタ１
６ｂは、対応する１つのシフトレジスタに接続されてい
る。
【００８０】次に、各レジスタ部１６ｃの動作を以下に
示す。まず、レジスタ部１６ｃと接続されているフリッ
プフロップ１５−１，１５−２，１５−３，…１５−
（ｊ−１），１５−ｊからパルス信号が供給される。そ
のレジスタ部１６ｃを構成する第１のデータレジスタ１
６ａは、そのパルス信号の入力タイミングで、その第１
のデータレジスタ１６ａと接続されている第２の差動入
力回路１４からの第１のデータ信号Ｄ２ｂをラッチす
る。また、そのレジスタ部１６ｃを構成する第２のデー
タレジスタ１６ｂもまた、その第２のデータレジスタ１
６ｂと接続されている第３の差動入力回路１８からの第
２のデータ信号Ｄ２ｃをラッチする。
【００８１】フリップフロップ回路１９は、ノードＤ
６、第１のレジスタ回路１５、およびラッチ回路１１と
接続されている。
【００８２】フリップフロップ回路１９は、第１の差動
入力回路１３からノードＤ６へクロック信号Ｄ２ａが供
給され、かつ、第１のレジスタ回路１５のシフトレジス
タ１５−ｊから制御信号Ｄ４が出力されると、ラッチ回
路１１へ制御信号Ｄ４’を出力する。
【００８３】上記に示すように、半導体チップ２は入力
端子３からの制御信号Ｄ１を受けて第１の差動入力回路
１３、第２の差動入力回路１４、および第３の差動入力
回路１８を動作させる。また、半導体チップ２はフリッ
プフロップ回路１９からの制御信号Ｄ４’を受けて第１
の差動入力回路１３、第２の差動入力回路１４、および
第３の差動入力回路１８の動作を停止させる。
【００８４】ここで、上記に示される半導体チップ２で
は、ラッチ回路１１は、フリップフロップ回路１９から
ラッチ回路１１に出力された制御信号Ｄ４’に応答し
て、３つの差動入力回路１３，１４，１８の動作を中止
するように制御する。ここで、第１のレジスタ回路１５
が複数存在する場合、フリップフロップ回路１９は、全
ての第１のレジスタ回路１５からの制御信号Ｄ４が得ら
れた時に制御信号Ｄ４’をラッチ回路１１へ出力する。
この場合、ラッチ回路１１は制御信号Ｄ４’を受けてそ
の３つの差動入力回路１３，１４，１８の動作を中止す
るように制御する。
【００８５】次に、差動入力回路１３，１４，１８の構
成、動作を示す。まず、第１の差動入力回路１３の構
成、動作を以下に示す。図４は、本発明における水平駆
動回路の第１の実施形態での第１の差動入力回路１３の
構成を示す。
【００８６】図４を参照すると、第１の差動入力回路１
３の本実施形態は、電位がＶＤＤ（ＶＤＤ＞０）である
端子２１、第１の回路部２２、第２の回路部２３および
波形整形回路部２４から構成される。また、差動入力回
路１３は外部タイミングコントローラの駆動回路３０と
クロック信号入力端子Ｄ２ａ−１，Ｄ２ａ−２で接続さ
れている。
【００８７】端子２１は、第１の回路部２２および第２
の回路部２３と接続される。第１の回路部２２は、端子
２１、波形整形回路部２４、クロック信号入力端子Ｄ２
ａ−１，Ｄ２ａ−２、およびノードＤ５と接続されてい
る。ここで、クロック信号Ｄ２ａは、クロック信号入力
端子Ｄ２ａ−１，Ｄ２ａ−２から入力される。
【００８８】第１の回路部２２は、第１のＰチャネルト
ランジスタ２２ａおよび第２のＰチャネルトランジスタ
２２ｂを有する。第１のＰチャネルトランジスタ２２ａ
のソース、および第２のＰチャネルトランジスタ２２ｂ
のソースは、端子２１と接続されている。第１のＰチャ
ネルトランジスタ２２ａのドレインは、第１のＰチャネ
ルトランジスタ２２ａのゲート、第２のＰチャネルトラ
ンジスタ２２ｂのゲートおよび第１のＮチャネルトラン
ジスタ２２ｃのソースと接続されている。第１のＮチャ
ネルトランジスタ２２ｃのドレインは、クロック信号入
力端子Ｄ２ａ−１および第３のＮチャネルトランジスタ
２２ｅのドレインと接続されている。第３のＮチャネル
トランジスタ２２ｅのソースは、接地２２ｇおよび第４
のＮチャネルトランジスタ２２ｆのソースと接続されて
いる。第４のＮチャネルトランジスタ２２ｆのドレイン
は、クロック信号入力端子Ｄ２ａ−２および第２のＮチ
ャネルトランジスタ２２ｄのドレインと接続されてい
る。第２のＮチャネルトランジスタ２２ｄのソースは、
第２のＰチャネルトランジスタ２２ｂのドレインおよび
波形整形回路部２４の第１の端子２４ａと接続されてい
る。さらに、第２のＰチャネルトランジスタ２２ｄのゲ
ートは、第１のＰチャネルトランジスタ２２ｃのゲー
ト、第３のＮチャネルトランジスタ２２ｅのゲート、第
４のＮチャネルトランジスタ２２ｆのゲート、およびノ
ードＤ５と接続されている。
【００８９】第２の回路部２３は、端子２１、波形整形
回路部２４、クロック信号入力端子Ｄ２ａ−１，Ｄ２ａ
−２、およびノードＤ５と接続されている。
【００９０】第２の回路部２３は、第３のＰチャネルト
ランジスタ２３ａおよび第４のＰチャネルトランジスタ
２３ｂを有する。第３のＰチャネルトランジスタ２３ａ
のソース、および第４のＰチャネルトランジスタ２３ｂ
のソースは、端子２１と接続されている。第３のＰチャ
ネルトランジスタ２３ａのドレインは、電流―電圧変換
部２４の第２の端子２４ｂおよび第５のＮチャネルトラ
ンジスタ２３ｃのドレインと接続されている。第５のＮ
チャネルトランジスタ２３ｃのソースは、クロック信号
入力端子Ｄ２ａ−１と接続されている。第５のＮチャネ
ルトランジスタ２３ｃのゲートは、第６のＮチャネルト
ランジスタ２３ｄのゲートおよびノードＤ５と接続され
ている。第６のＮチャネルトランジスタ２３ｄのドレイ
ンはクロック信号入力端子Ｄ２ａ−２と接続されてい
る。第６のＮチャネルトランジスタ２３ｄのソースは、
第３のＰチャネルトランジスタ２３ａのゲート、および
第４のＰチャネルトランジスタ２３ｂのゲートとドレイ
ンに接続されている。
【００９１】波形整形回路部２４は、第１の端子２４ａ
で第２の回路部２３に接続され、第２の端子２４ｂで第
１の回路部２２と接続されている。また、波形整形回路
部２４は、ノードＤ６と接続されている。
【００９２】波形整形回路部２４は、第１のＮＡＮＤゲ
ート２５、第２のＮＡＮＤゲート２６、およびインバー
タ回路２７を有する。第１のＮＡＮＤゲート２５の第１
の入力端は第１の端子２４ａと接続されている。第２の
ＮＡＮＤゲート２６の第１の入力端は第２の端子２４ｂ
と接続されている。また、第１のＮＡＮＤゲート２５の
第２の入力端は第２のＮＡＮＤゲート２６の出力端と接
続されている。また、第１のＮＡＮＤゲート２５の出力
端は、第２のＮＡＮＤゲート２６の第２の入力端および
インバータ回路２７の入力端に接続されている。さら
に、インバータ回路２７の出力端はノードＤ６と接続さ
れた外部端子３１と接続されている。
【００９３】外部タイミングコントローラの駆動回路３
０には、外部タイミングコントローラの内部端子２９か
らクロック信号Ｄ２ａが入力される。また、外部タイミ
ングコントローラの駆動回路３０は、クロック信号入力
端子Ｄ２ａ−１およびクロック信号入力端子Ｄ２ａ−２
と接続されている。
【００９４】外部タイミングコントローラの駆動回路３
０は、インバータ回路２８、第７のＮチャネルトランジ
スタ３０ａ、および第８のＮチャネルトランジスタ３０
ｂから構成される。外部タイミングコントローラの内部
端子２９は、インバータ回路２８の入力端と第７のＮチ
ャネルトランジスタ３０ａのゲートに接続されている。
第７のＮチャネルトランジスタ３０ａのドレインはクロ
ック信号入力端子Ｄ２ａ−１と接続されている。第７の
Ｎチャネルトランジスタ３０ａのソースは接地３０ｃお
よび第８のＮチャネルトランジスタ３０ｂのソースと接
続されている。第８のＮチャネルトランジスタ３０ｂの
ゲートはインバータ回路２８の出力端と接続されてい
る。第８のＮチャネルトランジスタ３０ｂのドレインは
クロック信号入力端子Ｄ２ａ−２と接続されている。
【００９５】次に、第１の差動入力回路１３の本実施形
態での動作を示す。まず、ノードＤ５の電圧レベルがゼ
ロの場合を以下に示す。
【００９６】第１の回路部２２において、第１のＮチャ
ネルトランジスタ２２ｃ、第２のＮチャネルトランジス
タ２２ｄ、第３のＮチャネルトランジスタ２２ｅおよび
第４のＮチャネルトランジスタ２２ｆのゲートの電圧レ
ベルがロウである。このため、第１のＮチャネルトラン
ジスタ２２ｃ、第２のＮチャネルトランジスタ２２ｄ、
第３のＮチャネルトランジスタ２２ｅおよび第４のＮチ
ャネルトランジスタ２２ｆでは、ソース−ドレイン間が
導通されない。よって、タイミングコントローラの内部
端子２９の電圧レベルの変化に応答した、第７のＮチャ
ネルトランジスタ３０ａおよび第８のＮチャネルトラン
ジスタ３０ｂのＯＮ，ＯＦＦに関わらず、第１の端子２
４ａの電圧レベルは変化しない。
【００９７】第２の回路部２３において、第５のＮチャ
ネルトランジスタ２３ｃ、第６のＮチャネルトランジス
タ２３ｄのゲートの電圧レベルがロウである。このた
め、第５のＮチャネルトランジスタ２３ｃと第６のＮチ
ャネルトランジスタ２３ｄでは、ソース−ドレイン間が
導通されない。よって、タイミングコントローラの内部
端子２９の電圧レベルの変化に応答した、第７のＮチャ
ネルトランジスタ３０ａおよび第８のＮチャネルトラン
ジスタ３０ｂのＯＮ，ＯＦＦに関わらず、第２の端子２
４ｂの電圧レベルは変化しない。この結果、ノードＤ５
の電圧レベルがゼロの場合、第１の端子２４ａおよび第
２の端子２４ｂの電圧レベルは固定される。よって、第
１の差動入力回路１３の外部端子３１での出力電圧レベ
ルは固定される。
【００９８】次に、ノードＤ５の電圧レベルがＶＢ（Ｖ
Ｂ＞０）の場合を以下に示す。第１の回路部２２におい
て、第１のＮチャネルトランジスタ２２ｃ、第２のＮチ
ャネルトランジスタ２２ｄ、第３のＮチャネルトランジ
スタ２２ｅおよび第４のＮチャネルトランジスタ２２ｆ
のゲートの電圧レベルがＶＢである。このため、第１の
Ｎチャネルトランジスタ２２ｃ、第２のＮチャネルトラ
ンジスタ２２ｄ、第３のＮチャネルトランジスタ２２ｅ
および第４のＮチャネルトランジスタ２２ｆでは、ソー
ス−ドレイン間が導通される。
【００９９】第２の回路部２３において、第５のＮチャ
ネルトランジスタ２３ｃ、第６のＮチャネルトランジス
タ２３ｄのゲートの電圧レベルがＶＢである。このた
め、第３のＰチャネルトランジスタ２３ｃと第４のＰチ
ャネルトランジスタ２３ｄでは、ソース−ドレイン間が
導通される。
【０１００】ここで、クロック信号Ｄ２ａがハイの場
合、第７のＮチャネルトランジスタ３０ａのゲートの電
圧はハイとなり、第８のＮチャネルトランジスタ３０ｂ
のゲートの電圧はロウとなる。このため、第７のＮチャ
ネルトランジスタ３０ａのソース−ドレイン間は導通さ
れるが、第８のＮチャネルトランジスタ３０ｂのソース
−ドレイン間は導通されない。よって、クロック信号入
力端子Ｄ２ａ−１の電圧レベルはほぼ零となり、クロッ
ク信号入力端子Ｄ２ａ−２はオープンになる。
【０１０１】この場合、第１の回路部２２では、第１の
Ｎチャネルトランジスタ２２ｃのソース−ドレイン間が
導通されているために、第１のＰチャネルトランジスタ
２２ａおよび第２のＰチャネルトランジスタ２２ｂのゲ
ートの電圧レベルが下がる。このため、第１のＰチャネ
ルトランジスタ２２ａおよび第２のＰチャネルトランジ
スタ２２ｂでソース−ドレイン間が導通される。よっ
て、第１の端子２４ａは端子２１と電気的に接続され、
第１の端子２４ａの電位はＶＤＤとなる。
【０１０２】また、第２の回路部２３では、第５のＮチ
ャネルトランジスタ２３ｃのソース−ドレイン間が導通
されているために、第２の端子２４ｂはクロック信号入
力端子Ｄ２ａ−１と電気的に接続される。このため、第
２の端子２４ｂの電位はロウとなる。
【０１０３】上記の場合、波形整形回路部２４では、第
２の端子２４ｂの電位がロウであるために、第２のＮＡ
ＮＤゲート２６の出力端の電圧レベルはハイになる。次
に、第２のＮＡＮＤゲート２６の出力端と、第１の端子
２４ａの電圧レベルはハイであるために、第１のＮＡＮ
Ｄゲート２５の出力端の電圧レベルはロウになる。この
結果、第２のＮＡＮＤゲート２６の第２の入力端および
インバータ回路２７の入力端の電圧レベルはロウにな
る。よって、インバータ回路２７の出力端の電圧レベル
はハイになり、外部端子３１の電圧レベルはハイにな
る。
【０１０４】次に、クロック信号Ｄ２ａがロウの場合、
第７のＮチャネルトランジスタ３０ａのゲートの電圧は
ロウとなり、第８のＮチャネルトランジスタ３０ｂのゲ
ートの電圧はハイとなる。このため、第８のＮチャネル
トランジスタ３０ｂのソース−ドレイン間は導通される
が、第７のＮチャネルトランジスタ３０ａのソース−ド
レイン間は導通されない。よって、クロック信号入力端
子Ｄ２ａ−１はオープンになり、クロック信号入力端子
Ｄ２ａ−２の電圧レベルはほぼ零となる。
【０１０５】この場合、第１の回路部２２では、第２の
Ｎチャネルトランジスタ２２ｄのソース−ドレイン間が
導通されているために、クロック信号入力端子Ｄ２ａ−
２と第１の端子２４ａとが電気的に接続される。このた
め、第１の端子２４ａの電位はロウである。
【０１０６】また、第２の回路部２３では、第６のＮチ
ャネルトランジスタ２３ｄのソース−ドレイン間が導通
されているために、第３のＰチャネルトランジスタ２３
ａのゲートおよび第４のＰチャネルトランジスタ２３ｂ
のゲートの電位が下がる。この結果、第３のＰチャネル
トランジスタ２３ａおよび第４のＰチャネルトランジス
タ２３ｂでソース−ドレイン間が導通される。よって、
端子２１と第２の端子２４ｂとが電気的に接続される。
このため、第２の端子２４ｂの電位はＶＤＤとなる。
【０１０７】上記の場合、波形整形回路部２４では、第
１の端子２４ａの電位がロウであるために、第１のＮＡ
ＮＤゲート２５の出力端の電圧レベルはハイになる。次
に、第１のＮＡＮＤゲート２５の出力端と、第２の端子
２４ｂの電圧レベルはハイであるために、第２のＮＡＮ
Ｄゲート２６の出力端の電圧レベルはロウになる。この
結果、第１のＮＡＮＤゲート２５の出力端の電圧レベル
はハイのまま固定される。よって、インバータ回路２７
の入力端の電圧レベルはハイになり、インバータ回路２
７の出力端の電圧レベルはロウになる。この結果、外部
端子３１の電圧レベルはロウになる。
【０１０８】次に、第２の差動入力回路１４の構成、動
作を以下に示す。第２の差動入力回路１４の構成および
動作は、外部端子２９から第１のデータ信号Ｄ２ｂが入
力されることと、外部端子３１が第２のレジスタ回路１
６の第１のデータレジスタ１６ａに接続されていること
以外は、差動入力回路１３の構成および動作と同じであ
る。
【０１０９】次に、第３の差動入力回路１８の構成、動
作を以下に示す。第３の差動入力回路１８の構成および
動作は、外部端子２９から第２のデータ信号Ｄ２ｃが入
力されることと、外部端子３１が第２のレジスタ回路１
６の第２のデータレジスタ１６ｂに接続されていること
以外は、差動入力回路１３の構成および動作と同じであ
る。
【０１１０】次に、本発明における水平駆動装置の第２
の実施形態を示す。本発明における水平駆動装置の第２
の実施形態は、本発明における水平駆動装置の第１の実
施形態と比べて、半導体チップ２の構成が異なる。
【０１１１】図５は、本発明における水平駆動装置の第
２の実施形態での半導体チップ２の構成を示す。この第
２の実施形態での半導体チップ２では、第１の実施形態
での半導体チップ２で出力端子４が第１のレジスタ回路
１５に含まれるシフトレジスタ１５−ｊと接続されてい
る代わりに、出力端子４は第１のレジスタ回路１５に含
まれるシフトレジスタ１５−ｑ（ｑは１≦ｑ≦ｊ−１を
満たす整数であり、図５で示される水平駆動装置の第２
の実施形態での半導体チップ２によるとｑ＝２である）
の出力端と接続されていることを除いて、第１の実施形
態での半導体チップ２と同じ構成を有する。ここで、こ
の第２の実施形態での半導体チップ２では、出力端子４
は第１のレジスタ回路１５の最後部に接続されているシ
フトレジスタ１５−ｊ以外の１つのシフトレジスタと接
続される構成であって、出力端子４に接続されるシフト
レジスタは、シフトレジスタ１５−２に限定されない。
【０１１２】次に、本発明における水平駆動装置の第２
の実施形態での半導体チップ２の動作を以下に示す。図
６を参照すると、入力端子３から半導体チップ２へパル
ス信号Ｐ６が入力される。制御信号Ｄ３の電圧レベルは
そのパルス信号Ｐ６の立ち上がりに応答してＶＡに変化
する。第１の差動入力回路１３、第２の差動入力回路１
４および第３の差動入力回路１８は、制御信号Ｄ３の電
圧レベルがＶＡになると動作を開始する。
【０１１３】次に、フリップフロップ１５−２から出力
端子４へシフト信号が出力されると、出力端子４はパル
ス信号Ｐ７を出力する。これにより、この出力端子４に
入力端子３が接続されている他の半導体チップ２に制御
信号Ｄ４としてのパルス信号Ｐ７が入力される。
【０１１４】次に、フリップフロップ１５−ｊからフリ
ップフロップ回路１９へシフト信号が出力されると、フ
リップフロップ回路１９は、ラッチ回路１１に制御信号
Ｄ４’としてのパルス信号Ｐ８を出力する。ラッチ回路
１１はそのパルス信号Ｐ８の立ち上がりに応答して、制
御信号Ｄ３の電圧レベルを零にする。第１の差動入力回
路１３、第２の差動入力回路１４および第３の差動入力
回路１８は、制御信号Ｄ３の電圧レベルが零になると動
作を休止する。
【０１１５】本発明における水平駆動回路の第２の実施
形態では、駆動する半導体チップ２の数は少なくとも２
つ、多くとも４つであり、全ての半導体チップが同時に
駆動することはない。
【０１１６】第１の差動入力回路１３は、ノードＤ５が
ハイに変化してから、安定して動作するまでに300〜500
ナノ秒必要とする。これは、第１の差動入力回路１３に
含まれるトランジスタが安定して動作するために300〜5
00ナノ秒かかるからである。また、第１のレジスタ回路
１５および第２のレジスタ回路１６でのデータの書き込
みに必要な時間は300ナノ秒以下である。さらに第１の
レジスタ回路１５および第２のレジスタ回路１６の動作
の高速化によって、そのデータの書き込みに必要な時間
はより短くなっている。このため、半導体チップ２は、
入力端子３から制御信号Ｄ１が入力されてから300〜500
ナノ秒経過して出力端子４から制御信号Ｄ１を出力す
る。また、半導体チップ２は、出力端子４から制御信号
Ｄ１が出力されてから300ナノ秒以下で動作を休止させ
る。従って、入力端子３と出力端子４とが接続されてい
る複数の半導体チップ２において、同時に３つ以上の半
導体チップ２が駆動することはない。
【０１１７】ここで、上記に示される半導体チップ２の
第２の実施形態では、ラッチ回路１１は、フリップフロ
ップ回路１９からのパルス信号Ｐ８に応答して、複数の
差動入力回路１３，１４，１８の動作を中止するように
制御する。ここで、第１のレジスタ回路１５が複数存在
する場合、フリップフロップ回路１９は、ラッチ回路１
１は、全ての第１のレジスタ回路１５のフリップフロッ
プ１５−ｊからシフト信号が出力された時、ラッチ回路
１１へ制御信号Ｄ４’としてのパルス信号Ｐ８を出力す
る。ラッチ回路１１は、そのパルス信号Ｐ８に応答し
て、複数の差動入力回路１３，１４，１８の動作を中止
するように制御する。
【０１１８】次に、本発明における水平駆動装置の第３
の実施形態を示す。図７は、本発明における水平駆動装
置の第３の実施形態の構成を示す。
【０１１９】図７を参照すると、本発明における水平駆
動装置１の第３の実施形態の構成は、複数の半導体チッ
プ２−１，２−２，…２−ｎ（ｎは３以上の整数）から
構成される。各半導体チップ２は、入力端子３と出力端
子４を有する。
【０１２０】半導体チップ２−１の第１の入力端子３−
１、半導体チップ２−２の第１の入力端子３−２は、お
よび半導体チップ２−３の第１の入力端子３−３は、外
部から制御信号Ｄ１が入力される第１の外部端子５と接
続されている。半導体チップ２−１の第１の出力端子４
−１は半導体チップ２−４の入力端子３−４と接続され
ている。半導体チップ２−２の出力端子４−２は半導体
チップ２−５の入力端子３−５と接続されている。半導
体チップ２−３の出力端子４−３は半導体チップ２−６
の入力端子３−６と接続されている。半導体チップ２−
ｍ（１≦ｍ≦ｎ−３）の出力端子４−ｍは半導体チップ
２−（ｍ＋３）の入力端子３−（ｍ＋２）と接続されて
いる。
【０１２１】また、各半導体チップ２−１，２−２，…
２−ｎは電圧レベルがＶＢ（ＶＢ＞０）である第２の外
部端子６と接続されている。
【０１２２】半導体チップ２−ｍの出力端子４−ｍから
出力された制御信号Ｄ１は、入力端子３−（ｍ＋３）か
ら半導体チップ２−（ｍ＋３）に入力される。
【０１２３】また、図示しないが、各半導体チップ２−
１，２−２，…２−ｎには外部からデータ信号およびク
ロック信号が供給される。
【０１２４】次に、本発明における水平駆動回路の第３
の実施形態の動作を示す。図８は、本発明における水平
駆動回路の第３の実施形態の動作を示すタイムチャート
である。
【０１２５】図８を参照すると、第１の外部端子５から
水平駆動回路１へパルス信号Ｐ９が入力される。半導体
チップ２−１，２−２，２−３はパルス信号Ｐ９の立ち
上がりに応答して立ち上がる。半導体チップ２−１はデ
ータの書き込み動作が終了すると、出力端子４−１から
パルス信号Ｐ１０を出力して、動作を休止する。半導体
チップ２−４はパルス信号Ｐ１０の立ち上がりに応答し
て立ち上がる。半導体チップ２−２はデータの書き込み
が終了すると、出力端子４−２からパルス信号Ｐ１０を
出力して、動作を休止する。半導体チップ２−５はパル
ス信号Ｐ１０の立ち上がりに応答して立ち上がる。半導
体チップ２−３はデータの書き込みが終了すると、出力
端子４−３からパルス信号Ｐ１１を出力して、動作を休
止する。半導体チップ２−６はパルス信号Ｐ１１の立ち
上がりに応答して立ち上がる。同様に、半導体チップ２
−ｍはデータの書き込みが終了すると、出力端子４−ｍ
からパルス信号を出力して、動作を休止する。半導体チ
ップ２−（ｍ＋２）はその出力端子４−ｍから出力され
たパルス信号の立ち上がりに応答して立ち上がる。ま
た、半導体チップ２−ｍはデータの書き込みが終了する
と動作を休止する。
【０１２６】本発明における水平駆動回路の第３の実施
形態では、多くとも３つの半導体チップのみ駆動してい
る。
【０１２７】また、本発明における水平駆動回路の第３
の実施形態で用いられている半導体チップ２およびその
半導体チップ２に設けられている差動入力回路は、本発
明における水平駆動回路の第１の実施形態で用いられて
いるものと同じである。
【０１２８】次に、本発明における水平駆動装置の第４
の実施形態を示す。本発明における水平駆動装置の第４
の実施形態は、本発明における水平駆動装置の第３の実
施形態と比べて、半導体チップ２の構成が異なる。
【０１２９】本発明における水平駆動装置の第４の実施
形態で用いられる半導体チップ２は、本発明における水
平駆動装置の第２の実施形態で用いられる半導体チップ
２と同じである。このため、本発明における水平駆動装
置の第４の実施形態では、多くとも６個の半導体チップ
２が同時に駆動しており、全ての半導体チップ２が駆動
しているわけではない。
【０１３０】また、本発明における水平駆動装置は以下
に示す構成を有すれば良く、上記に示す実施形態のみに
限定されない。複数の半導体チップ２−１，２−２，…
２−ｎ（ｎは３以上の整数）から構成される。各半導体
チップ２は、入力端子３と出力端子４を有する。半導体
チップ２−１，２−２…２−ｒ（ｒ＜ｎ）の各入力端子
３は、外部から制御信号Ｄ１が入力される第１の外部端
子５と接続されている。また、半導体チップ２−ｓ（ｒ
＋ｓ≦ｎ）の出力端子４−ｓは半導体チップ２−（ｒ＋
ｓ）の入力端子３−（ｒ＋ｓ）と接続されている。
【０１３１】次に、本発明における水平駆動装置の効果
を以下に示す。まず、従来用いられる水平駆動回路は、
１０個の半導体チップから構成される。また、各半導体
チップは、１５個の差動入力回路と１５個のロジック回
路部を有する。
【０１３２】１つの差動入力回路の消費電力は、半導体
チップ待機時および動作時で1mAである。このため、１
半導体チップの差動入力回路の消費電流は、半導体チッ
プ待機時および動作時で15mAである。また、１半導体チ
ップのロジック回路部の消費電流は、半導体チップ待機
時で0mA、および動作時で10mAである。
【０１３３】このため、図１０で示される、従来用いら
れる水平駆動回路の駆動時には、１０個の半導体チップ
全てが駆動するために、消費電流は（15mA＋10mA）×10
（チップ数）で表され、250mAとなる。
【０１３４】また、図１で示される、本発明における水
平駆動回路の第１の実施形態の駆動時には、２個の半導
体チップのみが駆動するために、消費電流は（15mA＋10
mA）×2（チップ数）で表され、50mAとなる。
【０１３５】上記に示すように、本発明における水平駆
動装置は、全ての半導体チップが駆動するわけではない
ために、従来用いられている水平駆動装置と比べて、消
費電流が削減できるという効果を有する。
【０１３６】また、本発明における水平駆動装置は、全
ての半導体チップが駆動するわけではない。このため、
クロック信号およびデータ信号を出力するためのタイミ
ングコントローラに内蔵されている駆動トランジスタの
能力を減少させることが可能となる。具体的には、本発
明における水平駆動装置の第１の実施形態では、同時に
最大２個の半導体チップしか駆動させない。このため、
タイミングコントローラに内蔵されている駆動トランジ
スタは、２個の半導体チップを駆動させるために必要な
能力を必要とする。また、図１０で示される、従来用い
られる水平駆動回路は１０個の半導体チップ全てを駆動
させる。このため、タイミングコントローラに内蔵され
ている駆動トランジスタは、１０個の半導体チップを駆
動させるために必要な能力を必要とする。。このことか
ら、本発明における水平駆動装置の第１の実施形態で
は、従来用いられる水平駆動回路と比べて、タイミング
コントローラに内蔵されている駆動トランジスタの駆動
能力が約1/5でよい。この結果として、本発明における
水平駆動装置は、トランジスタのサイズを小型化するこ
とが可能であるという効果を有する。
【０１３７】
【発明の効果】本発明における水平駆動装置は、消費電
流を削減することが可能である。
【０１３８】また、本発明における水平駆動装置は、ト
ランジスタのサイズを小型化することが可能である。
【図面の簡単な説明】
【図１】本発明における水平駆動装置の第１の実施形態
の構成を示す。
【図２】本発明における水平駆動回路の第１の実施形態
の動作を示すタイムチャートである。
【図３】本発明における水平駆動回路の第１の実施形態
での半導体チップの構成を示す。
【図４】本発明における水平駆動回路の第１の実施形態
での差動入力回路の構成を示す。
【図５】本発明における水平駆動装置の第２の実施形態
での半導体チップの構成を示す。
【図６】本発明における水平駆動装置の第２の実施形態
での半導体チップの動作を示すタイムチャートである。
【図７】本発明における水平駆動装置の第３の実施形態
の構成を示す。
【図８】本発明における水平駆動回路の第３の実施形態
の動作を示すタイムチャートである。
【図９】従来用いられている液晶表示装置の構成を示
す。
【図１０】従来用いられている水平駆動装置の構成を示
す。
【図１１】従来用いられている水平駆動回路の構成を示
す。
【符号の説明】
１ 水平駆動装置 ２，２−１，２−２，２−３，２−４，２−（ｎ−
１），２−ｎ 半導体チップ ３，３−１，３−２，３−３，３−４，３−（ｎ−
１），３−ｎ 入力端子 ４，４−１，４−２，４−３，４−４，４−（ｎ−
１），４−ｎ 出力端子 ５ 第１の外部端子 ６ 第２の外部端子 ７ スタートパルス入力端子 ８ スタートパルス出力端子 １１ ラッチ回路 １２ スイッチ部 １３ 第１の差動入力回路 １４ 第２の差動入力回路 １５ 第１のレジスタ回路 １５−１，１５−２，１５−３，１５−（ｊ−１），１
５−ｊ フリップフロップ １６ 第２のレジスタ回路 １６ａ 第１のデータレジスタ １６ｂ 第２のデータレジスタ １６ｃ レジスタ部 １７ 接地 １８ 第３の差動入力回路 １９ フリップフロップ回路 ２１ 端子 ２２ 第１の回路部 ２２ａ 第１のＰチャネルトランジスタ ２２ｂ 第２のＰチャネルトランジスタ ２２ｃ 第１のＮチャネルトランジスタ ２２ｄ 第２のＮチャネルトランジスタ ２２ｅ 第３のＮチャネルトランジスタ ２２ｆ 第４のＮチャネルトランジスタ ２２ｇ 接地 ２３ 第２の回路部 ２３ａ 第３のＰチャネルトランジスタ ２３ｂ 第４のＰチャネルトランジスタ ２３ｃ 第５のＮチャネルトランジスタ ２３ｄ 第６のＮチャネルトランジスタ ２４ 波形整形回路部 ２４ａ 第１の端子 ２４ｂ 第２の端子 ２５ 第１のＮＡＮＤゲート ２６ 第２のＮＡＮＤゲート ２７ インバータ回路 ２８ インバータ回路 ２９ タイミングコントローラの内部端子 ３０ 外部タイミングコントローラの駆動回路 ３０ａ 第７のＮチャネルトランジスタ ３０ｂ 第８のＮチャネルトランジスタ ３０ｃ 接地 ３１ 外部端子 １０１ 液晶表示装置 １０２ 表示デバイス １０３ 垂直駆動回路 １０４ 水平駆動回路 １１１，１１１−１，１１１−２，１１１−３，１１１
−ｎ 水平駆動回路 １１３ 第１の差動入力回路 １１４ 第２の差動入力回路 １１５ 第１のレジスタ回路 １１５−１，１１５−２，１１５−３，１１５−（ｊ−
１），１１５−ｊ フリップフロップ １１６ 第２のレジスタ回路 １１６ａ 第１のデータレジスタ １１６ｂ 第２のデータレジスタ １１６ｃ レジスタ部 １１８ 第３の差動入力回路 １１９ スタートパルス入力端子 １２０ スタートパルス出力端子 Ｄ１ 制御信号 Ｄ２ 信号 Ｄ２ａ クロック信号 Ｄ２ａ−１，Ｄ２ａ−２ クロック信号入力端子 Ｄ２ｂ 第１のデータ信号 Ｄ２ｂ−１，Ｄ２ｂ−２ データ信号入力端子 Ｄ２ｃ 第２のデータ信号 Ｄ２ｃ−１，Ｄ２ｃ−２ データ信号入力端子 Ｄ３ 制御信号 Ｄ４ 制御信号 Ｄ４’ 制御信号 Ｄ５ ノード Ｄ６ ノード Ｄ７ ノード Ｐ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５ パルス信号 Ｐ６，Ｐ７，Ｐ８ パルス信号 Ｐ９，Ｐ１０，Ｐ１１，Ｐ１２ パルス信号 Ｄ１０１ 入力信号 Ｄ１０２ａ クロック信号 Ｄ１０２ａ−１，Ｄ１０２ａ−２ クロック信号入力端
子 Ｄ１０２ｂ 第１のデータ信号 Ｄ１０２ｂ−１，Ｄ１０２ｂ−２ データ信号入力端子 Ｄ１０２ｃ 第２のデータ信号 Ｄ１０２ｃ−１，Ｄ１０２ｃ−２ データ信号入力端子

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 入力端子と出力端子を有するｎ個（ｎ＞
    ２）の回路部と、 前記ｎ個の回路部のうち、所定のｋ個（２≦ｋ＜ｎ）の
    前記回路部の入力端子に接続された端子からなり、 ｍ番目（１≦ｍ≦ｎ−ｋ）の前記回路部の出力端子と
    （ｍ＋ｋ）番目の前記回路部の入力端子とが接続されて
    なる、 半導体システム。
  2. 【請求項２】 請求項１に記載の半導体システムにおい
    て、 前記各回路部は、 前記入力端子からの入力信号に応答して起動し、前記起
    動後所定の時間経過すると動作を中止する、 半導体システム。
  3. 【請求項３】 請求項１に記載の半導体システムにおい
    て、 前記各回路部は、差動入力回路とレジスタ回路を有し、 前記差動入力回路は、前記入力端子からの入力信号に応
    答して起動し、前記起動後所定の時間経過すると動作を
    中止する、 半導体システム。
  4. 【請求項４】 請求項１に記載の半導体システムにおい
    て、 前記各回路部は、差動入力回路とレジスタ回路を有し、 前記差動入力回路は、前記入力端子からの入力信号に応
    答して起動し、前記レジスタ回路からの出力信号に応答
    して動作を中止する、 半導体システム。
  5. 【請求項５】 請求項１から４のいずれか１項に記載の
    半導体システムにおいて、 前記各回路部は、異なる半導体チップ内に設けられてい
    る、 半導体システム。
  6. 【請求項６】 入力端子と、 複数の差動入力回路と、 前記複数の差動入力回路の出力端に個別に接続された複
    数のレジスタ回路と、前記入力端子、前記複数のレジス
    タ回路の少なくとも一部、および前記複数の差動入力回
    路と接続されたラッチ回路とからなり、 前記ラッチ回路と接続されている前記レジスタ回路は、
    接続されている前記差動入力回路から出力された信号を
    用いて予め定められた動作を実行し、前記動作が終了す
    ると前記ラッチ回路へ出力信号を出力し、 前記ラッチ回路は、前記入力端子からの入力信号に応答
    して前記複数の差動入力回路を起動させ、前記出力信号
    に応答して前記複数の差動入力回路の動作を停止させ
    る、 半導体装置。
  7. 【請求項７】 請求項６の半導体装置において、 前記複数のレジスタ回路は、少なくとも１つのシフトレ
    ジスタおよび少なくとも１つのデータレジスタを含み、
    前記ラッチ回路と接続されている前記レジスタ回路は前
    記シフトレジスタを含み、 前記ラッチ回路は、全ての前記シフトレジスタからの前
    記出力信号が入力されると前記複数の差動入力回路の動
    作を停止させる、 半導体装置。
  8. 【請求項８】 請求項６または７の半導体装置におい
    て、 前記複数のレジスタ回路の少なくとも一部と接続された
    出力端子をさらに有し、 前記出力端子は前記出力信号を外部へ出力する、 半導体装置。
  9. 【請求項９】 請求項６または７の半導体装置におい
    て、 前記ラッチ回路と接続されている前記レジスタ回路と接
    続された出力端子をさらに有し、 前記ラッチ回路と接続されている前記レジスタ回路は、
    接続されている前記差動入力回路から出力された信号の
    入力後、予め定められた時間経過後に前記出力端子に別
    の出力信号を出力し、 前記出力端子は前記別の出力信号を外部へ出力する、 半導体装置。
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