517242 五、發明説明（1 ) 發明背景 1. 發明領域 本發明有關一種其中功率消耗會降低之半導體電路 及使用其之半導體電路系統。 2. 相關技術說明 諸如液晶顯示器裝置及電漿顯示器裝置之顯示器裝 置正廣泛地使用著’在此一顯示器裝置中所企望的是降 低功率消耗。 第1圖顯示習知液晶顯示器裝置之結構.，參閱第1 圖’該習知液晶顯示器裝置1 0 1係由一顯示器裝置1 02 ’一垂直驅動器單元103，以及一水平驅動器單元1〇4 所組成。 顯示器裝置1 02係一傳統熟知之液晶面板部，該液 晶面板部具有延伸於水平方向中之X列的閘極匯流排 線（未圖示）及延伸於垂直方向中之γ行的資料匯流排線 (未圖示），複數個像素則配置於該等線所包圍的區域中 ’各像素係與一閘極匯流排線及一資料匯流排線連接， 各像素係由一像素電極及一諸如場效電晶體之開關元件 ’該開關元件之閘極連接於閘極匯流排線，其源極連接 於資料匯流排線，及源極連接於像素電極。 該垂直驅動器單元1 03具有掃描閘極匯流排線之功 能，以及該水平驅動器單元1 04具有控制各該等資料匯 流排線之電壓準位之功能。 接著，將描述習知之液晶顯示器裝置之操作如下’ 五、發明説明（2 ) 該垂直驅動器單元1 03從頂部線掃描閘極匯流排線至底 部線，以及水平驅動器單元1 04根據像素資料控制連接 於像素之資料匯流排線的電壓準位，所以藉垂直驅動器 單元1 0 3所掃描之閘極匯流排線所連接之像素可顯示像 素資料。’ 第2圖顯2示水平驅動器單元1 〇4結構。該水平驅 動器單元104係由連接於一輸入端子112之複數個水平 驅動器電路1 1 l-h(h=l，2，3，…，η)所組成。當供應 自輸入端子112之輸入信號D101之電壓準位爲高時， 所有的水平驅動器電路1 1 1 -h會驅動及激活。 第3圖顯示習知水平驅動器電路1 1 1 -h之結構。參閱 第3圖，該習知水平驅動器電路1 1 1係由一第一差動輸 入電路113，一第二差動輸入電路114，一第三差動輸 入電路118，一第一暫存器電路115及一第二暫存器電 路1 1 6所組成。同時，該習知水平驅動器電路1 1 1 -h具 有起始脈波信號施加之一起始脈波輸入端子Π 9及輸出 起始脈波信號之一起始脈波輸出端子1 20，該起始脈波 信號係使用以建立同步於當第一暫存器電路115及第二 暫存器電路116取得資料信號D102b及D102c。 第一差動輸入電路13係連接於輸入端子112，時脈 信號輸入端子D102a-1及D102a-2以及第一移位暫存器 電路115之複數個正反器115-i(i-l至j)，該第一差動 輸入電路113操作於當輸入端子112之電壓準位爲 VB(VB>0)之時。該時脈信號D102a係從時脈信號輸入 -4- 517242 五、發明説明（3 ) 端子D102a-1及D102a-2供應到該第一差動輸入電路 1 13，同時，當供應該時脈信號D1 02a時，該第一差動 輸入電路1 3會供應時脈信號D 1 02a到複數個正反器 1 1 5-卜 第二差動輸入電路11 4係連接於輸入端子1 1 2，資料 信號輸入端子D102b-1及D102b-2，以及第二暫存器電 路116之第一資料暫存器116a。第一資料信號D102b 係從信號輸入端子D102b-1及D102b-2供應到第二差 動輸入電路1 1 4，該第二差動輸入電路11 4係起動於當 輸入端子112之電壓値爲VB(VB>0)之時，同時，當 供應該第一資料信號D1 02b時，第二差動輸入電路114 會供應相對應於該第一資料信號D 1 02B之信號到第一 資料暫存器1 16a。 第二差動輸入電路1 1 8連接於輸入端子1 1 2，資料信 號輸入端子D102C-1及D102C-2，以及第二暫存器電路 116之第二資料暫存器116b，該第三差動輸入電路118 係起動於當輸入端子1 1 2之電壓値爲v B (V B > 0)時， 該第二資料信號D102c係從資料信號輸入端子D102C-1 及D102C-2供應到第三差動輸入電路113，同時，當供 應第二資料信號D102c時，該第三差動輸入電路1 18 將供應第二資料信號D1 02c到第二資料暫存器1 16b。 該第一暫存器電路115係連接於第一差動輸入電路 1 1 3，起始脈波輸入端子1 1 9及起始脈波輸出端子1 2 0。 第一暫存器電路1 15係由複數個正反器1 i5-i所組成 五、發明説明（4 ) ，同時，該等正反器Π5-ί之連接於該第一差動輸入電 路1 1 3，此外，各正反器1 1 5連接於第二暫存器電路 1 1 6中之相對應的一組之第一資料暫存器1 1 6 a及第二 資料暫存器116b。複數之正反器U5-i串級連接以形成 一移位暫存器且一個時脈接一個時脈地延遲起始脈波信 號，該起始脈波輸入端子1 1 9係連接於當作此串級連接 之第一端的正反器115-1而起始脈波輸出端子120則連 接於正反器1 15-(j-l)。 接著，將描述複數個正反器11 5-i的操作。 首先，從起始脈波輸入端子1 1 9供應起始脈波信號 到正反器115-1 ;其次，從第一差動輸入電路113供應 時脈信號D1 02a到各該等正反器1 15-i，當供應起始脈 波信號時，正反器115-1將產生一脈波信號以響應時脈 信號D 1 0 2a之上升緣及供應該脈波信號至相對組合之 第一資料暫存器116a及第二資料暫存器116b，然後， 正反器115-1在時脈信號D1 02a之下一個脈波上升之前 輸出一移位信號到正反器115-2。 同時，當移位信號供應自正反器115-(p-l)時（p爲滿 足2S j-Ι之整數），正反器115-p將產生一脈波信號 ，且將供應該脈波信號至相對應組合之第一資料暫存器 116a及第二資料暫存器116b，然後，正反器115-p會 在時脈信號D1 02a之下一個脈波上升之前輸出一移位 信號到正反器115(p+l)。 同時，當移位信號供應自正反器115-(j_2)時’正反 517242 五、發明説明（5 ) 器將產生一脈波信號，且將供應該脈波信號 至相對應組合之第一資料暫存器1 1 6a及第二資料暫存 器116b，同時，正反器115-(j-l)會在時脈信號D102a 之下一個脈波上升之前輸出一移位信號到正反器115-j 及起始脈波輸出端子120。 此外，當移位信號供應自正反器115-(j-l)時，正反 器1 1 5 -j將產生一脈波信號及供應該脈波信號至連接於 正反器115-j相對應組合之第一資料暫存器116a及第 二資料暫存器1 16b。 第二暫存器電路116係連接於第二差動輸入電路114 ，第三差動輸入電路118及第一暫存器電路115。該第 二暫存器電路1 16係由相同於正反器1 15-i之數目的暫 存器部116c所組成，此處，各該等暫存器部116c係由 第一資料暫存器1 16a及第二資料暫存器1 16b所組成， 各個暫存器部116c係分別地連接於正反器115-i。 接著，將描述各暫存器部1 1 6c之操作於下。首先， 脈波信號係分別地從正反器Π 5-i供應至該等暫存器部 1 1 6c之一相對應者，在相對應之暫存器部1 1 6c中之第 一資料暫存器Π 6a會閂鎖一相對應於該第一資料信號 D 1 02b之信號，而該信號係在脈波信號供應自相對應之 正反器1 15-i之時供應自第二差動輸入電路1 14 ;同時 ，在相對應暫存器部116c中之該第二資料暫存器116b 會閂鎖一相對應於該第二資料信號D 1 02c之信號，而 該信號係在相同時序供應自第三差動輸入電路1 1 8。 517242 五、發明説明（6 )
接著，將描述水平驅動器電路111之操作於下。起 始脈波信號係供應自起始脈波輸入端子119且當移位暫 存器響應於輸出自第一差動輸入電路1 1 3之時脈信號 D 102a之邊緣時由正反器1 15-i予以延遲。相對應於資 料信號D102b之資料信號係與時脈信號D102a同步地 輸出自第二差動輸入電路114。各資料暫存器11 6a會 在來自正反器1 1 5 -i之脈波信號之上升緣的時序處閂鎖 該資料信號。 如上述地，當習知之水平驅動器單元1 〇 4操作時， 將驅動所有的水平驅動器電路11 1-h，同時，將啓動該 水平驅動器電路1 1 1 -i之所有差動輸入電路1 1 3，1 1 4 及 118。
此時，在習知之水平驅動電路中，各差動輸入電路 113，114及118在啓動該差動輸入電路之後需要大約 5 00奈秒（ns)之時間供穩定之操作用，同時需要大約 3 00奈秒之時間來閂鎖資料信號D102b及D102c。爲此 理由，在習知之液晶顯示裝置中，係同時驅動所有的水 平驅動器電路Π 1 -h以用於水平驅動單元之穩定操作。 連同上述說明，半導體積體電路係揭示於日本公開 專利申請案（JP-A-平9-27 1 92)中。在此參考例中，該半 導體積體電路係由一輸入/輸出界面所組成，該輸入/ 輸出界面將同步於時脈信號而輸入及輸出一具有比電源 供應電壓更小振幅的電壓，該輸入/輸出界面之第一輸 入電路將接收一外部時脈信號且由差動MOSFETs及連 517242 五、發明説明（7 ) 接於該等差動MOSFETs之共用源極之電流源MOSFET 所組成，而操作於一般狀態之中，其中該等差動 MOSFETs具有小振幅信號及具有該小振幅之一半準位 之參考電壓所施加之閘極，所以，該第一輸入電路會從 該小的振幅信號產生一具有振幅相對應於電源供應電壓 之內部信號。該輸入/輸出界面之第二輸入電路將同步 於外部時脈信號之小振幅信號且由差動MOSFETs，一 輸入部，及一緩衝器電路所組成，其中該等差動 MOSFETs具有小振幅信號及具有該小振幅之一半準位 之參考電壓所施加的閘極，以及該輸入部包含一連接於 該等差動MOSFETs之共用源極之電流源MOSFET且根 據第一輸入電路所取入之內部時脈信號而間斷地操作， 該輸入部將從小的振幅信號產生一具有振幅相對應於電 源供應電壓之內部信號，該輸入部會執行對於內部信號 之取樣操作以響應於內部時脈信號，該緩衝器電路則將 保持所取樣的信號。 同時，源極驅動器輸出電路係揭示於日本公開專利 申請案（JP-A-平9-23 0829)中。在此參考例之中，源極 驅動器輸出電路將寫入一像素電壓於TFT型液晶顯示 器裝置之液晶元件的個別電極。在該源極驅動器輸出電 路中，第一 N通道FET將輸入一顯示升級電壓信號及 一參考電壓信號以及輸出該顯示升級電壓信號與參考電 壓信號之差動輸出。第一 P通道FET具有一連接於該 第一 N通道FET之汲極的汲極，一連接於電源供應線 -9- 517242 五、發明説明（8 ) 之源極及一偏壓以恆常電壓而一直導通的閘極。第二N 通道FET具有一連接於第一 N通道FET之汲極的汲極 ，一*連接於接地線而具有電流驅動能力大於該第一 N 通道FET之源極。第二P通道FET具有一連接於第一 N通道FET之汲極的汲極，一連接於電源供應線而具 有電流驅動能力大於該第一 P通道F E T之源極。控制 部連接第二N通道FET之閘極於差動輸入級之輸出而 當共用電極相對於個別電極爲正極性時將導通第二N 通道FET，否則關閉該第二N通道FET ;且當共用電 極相對於個別電極爲負極性時，將以恆常電壓來偏壓該 第二P通道FET之閘極，否則關閉該第二P通道FET 。所以該控制部將單獨地導通第二N通道FET及第二 P通道FET，像素電壓將從該4個FET之汲極連接之連 接點輸出。 同時，一種半導體裝置及一種資料處理系統揭示於 日本公開專利申請案（JP-A-平1 1 -273 34 1 )中。在此參考 例中，時脈同步型半導體裝置係由一當作外部信號之輸 入界面電路的差動輸入緩衝器及一閂鎖電路所構成。該 差動輸入緩衝器包含：一具有一參考電壓爲輸入之一及 該外部信號爲另一之差動輸入放大器，一供應較高電源 供應電壓至該差動輸入放大器之第一功率切換電晶體， 以及一供應較低電源供應電壓至該差動輸入放大器之第 二功率切換電晶體。控制電路將同步於該同步時脈信號 之一第一狀態而導通第一及第二功率切換電晶體以啓動 -10- 517242 五、發明説明（9 ) 該差動輸入緩衝器及設定該閃鎖電路於一輸入致能狀態 ，以及同步於該同步時脈信號之一第二狀態而退激活該 差動輸入緩衝器及設定該閂鎖電路於一資料閂鎖狀態。 發明槪述 因此，本發明之目的在於提供一種半導體電路，其 中該半導體電路可降低功率消耗，以及提供一種利用該 半導體電路之半導體系統。 本發明之另一目的在於提供一種半導體電路，其中 一穩定的水平驅動操作係可行的，以及提供一種利用該 半導體電路之半導體系統。 本發明之又一目的在於提供一種半導體電路，其大 小可降低，以及提供一種利用該半導體電路之半導體系 統。 在本發明之一觀點中，一種半導體電路系統包含一 第一信號線及η電路部（η係等於或大於2之整數），各 電路部具有一輸入端子及一輸出端，該η電路部之預定 k數（k爲滿足2Sk<n之整數）的輸入端子連接於第一 信號線以及該η電路部之第m者（IS n-k)之輸出端 子則連接於該η電路部之第（m + k)者之輸入端子。 此處，各個該等η電路部會起動操作以響應第一信號 線上之起動信號且在操作起動後一預定時間停止操作。 同時，各個該等η電路部可具有一差動輸入電路及 一暫存器電路，該差動輸入電路可啓動以響應該第一信 號線上之起動信號而起動操作且在操作起動後一預定時 -11- 517242 五、發明説明（1C)) 間停止該操作。 同時，各個該等η電路部可具有一差動輸入電路及 一暫存器電路。在此例中，I亥差動輸入電路可啓動以響 應該第一信號線上之起動信號而起動操作，以及停止操 作以響應於來自暫存器電路之輸出。在此例中，來自該 暫存器電路之輸出可使用爲下一個連接於該電路部之該 等η電路部的起動信號。 同時，各個該等η電路部可包含複數個差動輸入電 路，分別地連接於該複數個差動輸入電路之輸出端子的 複數個暫存器電路，以及一控制電路，該控制電路連接 於當作一特定暫存器電路之該複數個暫存器電路之至少 之一及連接於該複數個差動輸入電路。該特定之暫存器 電路利用一輸出自該複數個差動輸入電路之相對應者的 第一信號來執行一預定的操作，而當操作結束時輸出一 第二信號到該閂鎖電路。該控制電路啓動複數個差動輸 入電路以響應一第三信號而操作，及停止該複數個差動 輸入電路的操作以響應該第二信號。 同時，該複數個暫存器電路可包含至少一組暫存器 及至少一組資料暫存器，而該特定之暫存器電路包含該 組暫存器。 同時，當施加第一信號時各個暫存器可輸出一脈波 信號到相對應之該等資料暫存器之一’使得資料會寫入 於相對應之該等資料暫存器之一中，以及傳送該第一信 號到連接於該暫存器之該等暫存器的下一個，而該等暫 -12- 517242 五、發明説明（n ) 存器的最後一個則輸出該第一信號作爲第二信號。 同時，該控制電路可包含一閂鎖該第二信號之第一 閂鎖器，一設定響應於第三信號及重設以響應於該第一 閂鎖器所閂鎖之第二信號的第二閂鎖器，及一開關，其 中當設定該第二閂鎖器時將啓動複數個差動輸入電路而 當重設該第二閂鎖器時則退激活該複數個差動輸入電路。 在本發明之另一觀點中，一種半導體電路可包含複 數個差動輸入電路，分別地連接於該複數個差動輸入電 路之輸出端子的複數個暫存器電路，以及一控制電路， 該控制電路連接於當作一特定暫存器電路之該複數個暫 存器電路之至少之一及連接於該複數個差動輸入電路。 該特定之暫存器電路利用一輸出自該複數個差動輸入電 路之相對應者的第一信號來執行一預定的操作，而當操 作結束時輸出一第二信號到該閂鎖電路。該控制電路啓 動複數個差動輸入電路以響應一第三信號而操作，及停 止該複數個差動輸入電路的操作以響應該第二信號。 此處，該複數個暫存器電路可包含至少一組暫存器 及一組資料暫存器，而該特定之暫存器電路包含該組暫 存器。 同時，當施加第一信號時各個暫存器可輸出一脈波 信號到相對應之該等資料暫存器之一，使得資料會寫入 於相對應之該等資料暫存器之一中，以及傳送該第一信 號到連接於該暫存器之該等暫存器的下一個，而該等暫 存器的最後一個則輸出該第一信號作爲第二信號。 -13- 517242 五、發明説明（12 ) 同時’該控制電路可包含一閂鎖該第二信號之第一 問鎖器’一設定響應於第三信號及重設以響應於該第一 閂鎖器所閂鎖之第二信號的第二閂鎖器，及一開關，其 中當設定該第二閂鎖器時將啓動複數個差動輸入電路而 當重設該第二閂鎖器時則退激活該複數個差動輸入電路。 圖式簡單說明 第1圖係一方塊圖，顯示習知液晶顯示裝置之結構； 弟2圖係圖不’顯不水平驅動單元之結構； 第3圖係一方塊圖，顯示習知水平驅動電路之結構； 第4圖係一方塊圖，顯示根據本發明第一實施例之 半導體電路系統之結構； 第5A至5K圖係時序圖，顯示根據本發明第一實施 例之半導體電路系統之操作； 第6圖係一方塊圖，顯示根據本發明第一實施例之 系統中之半導體電路的結構； 第7圖係一電路圖，顯示根據本發明第一實施例之 半導體電路中之差動輸入電路的,結_ ; 第8圖係一方塊圖，顯示根據本發明第二實施例之 半導體電路的結構； 第9A至W Η係時序圖，顯示根據本發明第二實施 例之半導體電路系統之操作； 第10圖係一方塊圖顯示根_本發明第三實施例之 半導體電路系統之結構；以及 第11Α至11Κ圖係時序圖，顯干朐斤 — 賴不根據本發明第三實 -14- 517242 五、發明説明（13 ) 施例之半導體電路系統之操作。 較佳實施例之說明 下文中，將參照附圖描繪利用本發明半導體電路之 半導體電路系統。雖然本發明係應用於水平驅動型之諸 如液晶顯示裝置及電漿顯示監視器的顯示裝置，但本發 明之應用並未受限於該顯不裝置。 第4圖係一圖示，顯示根據本發明第一實施例之半 導體電路系統之結構。爹閱第4圖，根據本發明第一實 施例之水平驅動型半導體電路系統1係由複數個半導體 電路（晶片）2-i(i = 1，2，…，η ; η爲等於或大於3之整 數）所構成，各半導體電路2具有一輸入端子3-i及一 輸出端子4-i。 半導體電路2-1之第一輸入端子3-1及半導體電路2_ 2之第一輸入端子3 - 2係以一被外部地供應控制信號 D1之第一外部端子5予以連接，半導體電路2-1之輸 出端子4-1係連接於半導體電路2-3·之輸入端子3-3， 半導體電路2-2之輸出端子4-2係連接於半導~體電路2-4之輸入端子3-4，因此’半導體電路2-m之輸出端子 係連接於半導體電路2-(m + 2)的輸入端 子 3 -(m + 2)。 同時，各半導體電路2-i係連接於一具有VB(VB > 0) 之電壓準位的第二外部端子6，控制信號D 1輸出自半 導體電路2-m之輸出端子4-m及供應至半導體電路2-(m + 2)之輸入端子3-(m + 2)。同時，雖然未圖不，但資 -15- 517242 五、發明説明（14 ) 料信號及時脈信號係外部地供應至各半導體電路2-i。 接著，將描述根據本發明第一實施例之半導體電路 系統之操作。第5 A至5 K圖係時間圖，顯示該第一實 施例中之半導體電路系統之操作。
參閱第5A至5K圖，脈波信號P1係從第一外部端子 5供應至半導體電路系統丨，該等半導體電路2-丨及2_ 2將啓動以響應於脈波信號P 1之上升緣，當預定時間 之資料寫入操作結束時，半導體電路2-1會從輸出端子 4-1輸出一脈波信號P2且接著暫停或停止操作。半導 體電路2-3係啓動以響應於脈波信號P2之上升緣，當 資料寫入操作結束時，半導體電路2-2將從輸出端子 4-2輸出一脈波信號P2且接著暫停或停止操作。該半 導體電路2-4係啓動以響應於該脈波信號P3之上升緣 。在此方式中，當資料寫入操作結束時，半導體電路 2-m將從第一輸出端子4-m輸出一脈波信號P(m+1)且 接著暫停或停止該操作，半導體電路2-(m + 2)係啓動以 響應於一脈波信號P(m+1)之上升緣。同時，當資料寫 入操作結束時，半導體電路2-m將暫停或停止該操作。 在根據本發明第一實施例之半導體電路系統中，最 多同時驅動兩個半導體電路。 第6圖顯示半導體電路2-i之結構，參閱第6圖，該 半導體電路2包含一閂鎖電路1 1，一開關部1 2-i，一 第一差動輸入電路13，一第二差動輸入電路14，一第 三差動輸入電路18，一第一暫存器電路15，一第二暫 -16· 517242 五、發明説明（15 ) 存器電路16，及一正反器電路19。 同時，該半導體電路2-i具有起始脈波信號供應至其 之起始脈波輸入端子7，及輸出該起始脈波信號之起始 脈波輸出端子8。 參閱第4及6圖，半導體電路2-i之起始脈波輸入端 子7係連接於半導體電路2-(i-2)之起始脈波輸出端子8 ，以及半導體電路2-i之起始脈波輸出端子8係連接於 半導體電路2-(i + 2)之起始脈波輸入端子7。然而，當 該半導體電路係串級連接時，半導體電路2-i的起始脈 波輸入端子7可連接於半導體電路2-(i-l)的起始脈波 輸出端子8，而半導體電路2-i的起始脈波輸出端子8 可連接於半導體電路2-(i+l)的起始脈波輸入端子7。 起始脈波信號係供應至起始脈波輸入端子及使用來建立 同步於當獲得資料信號D2b及D2c於第二暫存器電路 1 6中之時。 閂鎖電路Π係連接於半導體電路2-i的第一輸入端 子3，正反器電路1 9及開關部1 2，該閂鎖電路丨丨接收 來自輸入端子3之控制信號D1及設定閂鎖電路1 1之 輸出D3於控制信號D3之電壓準位VA(偏壓且VA> 〇) 。同時，閃鎖電路1 1接收來自正反器電路1 9之控制信 號D4’及重設閂鎖電路Π之輸出D3於零電壓準位。 開關部1 2連接於閂鎖電路1 1及節點D 5，節點d 5 連接於開關部1 2，第一差動輸入電路1 3，第二差動輸 入電路1 4及第三差動輸入電路1 8。同時，開關部1 2 -17- 517242 五、發明説明（16 ) 連接於具有V B電位（V B > 0)及接地電位1 7之第二外部 端子6，開關部1 2連接節點D5與第二外部端子6及接 地電位1 7之任一以響應控制信號D3。在此實施例中， 當控制信號D3之電壓準位爲VA時，開關部1 2會連接 節點D5與第二外部端子6以設定節點D5之電壓準位 爲VB ’同時，當控制信號D3之電壓準位爲零電位時 ，開關部1 2會連接節點D5與接地電位1 7以設定節點 D5之電壓準位爲零，因此，時脈信號之供應係由控制 信號D3所控制。 第一差動輸入電路1 3係連接於時脈信號輸入端子 D2a-1及D2a-2，節點D5及節點D6，節點D6係連接 於第一差動輸入電路13，第一移位暫存器電路15之複 數個正反器15-i，及正反器電路19。 時脈信號D2a係從時脈信號輸入端子D2a-1及D2a-2 供應至第一差動輸入電路13，該第一差動輸入電路13 係啓動而當節點D 5之電壓準位爲V B時開始操作以及 當節點D5之電壓準位爲零時停止操作。同時，當供應 時脈信號D2a時，該第一差動輸入電路1 3會以時脈信 號D2a來供應節點D6。 第一資料信號D2b係從資料信號輸入端子D2b-1及 D2b-2供應至第二差動輸入電路14;同時，該第二差 動輸入電路14係啓動而當節點D5之電壓準位爲VB時 開始操作；同時，該第二差動輸入電路1 4之輸出部係 連接於第二暫存器電路16之第一資料暫存器16a ;同 -18- 517242 五、發明説明（17 ) 時’當供應第一資料信號D 2 b時，第二差動輸入電路 1 4會以該第一資料信號D 2 b來供應第一資料暫存器 1 6 a 〇 第二資料信號D 2 c係從資料信號輸入端子d 2 c -1及 D2c-2供應至第二差動輸入電路is;同時，該第三差動 輸入電路1 8係啓動而當節點D 5之電壓準位爲VB時開 始操作；同時，該第三差動輸入電路1 8之輸出部係連 接於第二暫存器電路16之第二資料暫存器16b。 弟一資料ί目號D2c係從資料信號輸入端子D2c-1及 D2c-2供應至第三差動輸入電路18;同時，第三差動輸 入電路1 8係啓動而當節點D5之電壓準位爲VB時開始 操作；同時，第三差動輸入電路1 8之輸出部連接於第 二暫存器電路16之第二資料暫存器16b;同時，當供 應第二資料信號D2c時，該第三差動輸入電路18會以 該第二資料信號D2c來供應第二資料暫存器16b。 第一暫存器電路1 5係連接於輸出端子4，節點D6， 起始脈波輸入端子7，起始脈波輸出端子8，及正反器 電路1 9。此第一暫存器電路1 5係由複數個正反器1 5 i 所組成，同時各正反器1 5i係連接於節點6。此外，各 正反器15-i之連接於第二暫存器電路16中之第一資料 暫存器16a及第二資料暫存器16b。此外，該複數之正 反器1 5 - i串級連接而一個時脈接著一個時脈地延遲起 始脈波信號；當作此串級連接之第一端的正反器15-1 係連接於起始脈波輸入端子7。同時，當作此串級連接 -19- 517242 五、發明説明（18 ) 之最後端子15-i ;同時，當作此串級連接之最後一個之 正反器1 5-j連接於輸出端子4及正反器電路1 9。此外 ，起始脈波輸出端子8係連接於正反器15(j-l)與正反 器15-j之間的節點D7。 接著，將描述複數個正反器15-i的操作。 首先，當第一差動輸入電路13之操作穩定時，第一 差動輸入電路13會以時脈信號D2a供應節點D6 ;同 時，起始脈波信號係從起始脈波輸入端子7供應至正反 器15-1，該正反器15-1閂鎖該起始脈波信號以響應供 應至節點D6之時脈信號D2a之上升緣而產生一脈波信 號，該正反器1 5-1供應該脈波信號至連接於正反器 15-1之第一資料暫存器16a及第二資料暫存器16b之 組合。接著，該正反器15-1將在時脈信號D2a之下一 個脈波上升之前輸出一移位信號到正反器1 5-2。 同時，當移位信號供應自正反器15-(p-l)(p係滿足2 SpSj-Ι之正整數）時，正反器15-p會產生一脈波信號 且供應該脈波信號到連接於正反器1 5-p之第一資料暫 存器16a與第二資料暫存器16b之組合，然後，該正反 器15-p會在時脈信號D2a之下一脈波上升之前輸出一 移位信號到正反器15-(p+l)。 當移位信號供應自正反器15-(j-2)時，正反器15-(j-1)會產生一脈波信號且供應該脈波信號到連接於正反器 15-(j-l)之第一資料暫存器16a與第二資料暫存器16b 之組合，然後，該正反器15-G-1)會在時脈信號D2a之 -20- 517242 五、發明説明（19 ) 下一脈波上升之前輸出一移位信號到正反器1 5-j及起 始脈波輸出端子8，該移位信號會輸出自起始脈波輸出 端子8且供應至另一半導體電路2之起始脈波輸入端子 7當作起始脈波信號。 此外，當移位信號供應自正反器15-(j-l)時，正反器 1 5-j會產生一脈波信號且供應該脈波信號到連接於正反 器15-j之第一資料暫存器16a與第二資料暫存器16b 之組合，然後，該正反器15-j會在該時脈信號輸出之 後及在時脈信號D之下一脈波上升之前輸出該移位信 號到輸出端子4及正反器電路1 9當作控制信號D4。 第二暫存器電路16係連接於第二差動輸入電路14， 第三差動輸入電路18及第一暫存器電路15,第二暫存 器電路16係由相同於第一暫存器電路中之正反器15-i 之相同數字之暫存器部16c所構成。各暫存器部16c係 由一第一資料暫存器16a及一第二資料暫存器16b所構 成，個別之暫存器部16c係分別地連接於正反器15-i， 在各第一暫存器部16c中之第一資料暫存器16a及第二 資料暫存器1 6b係連接於一相對應之移位暫存器。 接著，將描述各暫存器部1 6c之操作。首先，一脈波 信號供應自連接於暫存器部16c之正反器15-i ’第一資 料信號D 2 b係在脈波信號之時序供應自第二差動輸入 電路14且由暫存器部16c之第一資料暫存器16a所閂 鎖；同時，第二資料信號D2c係供應自第三差動輸入 電路18且由暫存器部16c之第二資料暫存器16b所閂 -21- 517242 五、發明説明（20 ) 鎖。 正反器電路1 9係連接於節點D6，第一暫存器電路 1 5及閂鎖電路1 1。當時脈信號D2a從第一差動輸入電 路1 3供應至節點D6及控制信號D4從第一暫存器電路 15之移位暫存器15-j輸出時，該正反器電路19將輸出 一控制信號D4 ’到閂鎖電路1 1。 如上文所示地，該閂鎖器1 1接收來自輸入端子3之 控制信號以控制第一差動輸入電路1 3，第二差動輸入 電路1 1及第三差動輸入電路1 8而起動該等操作。同時 ，閂鎖器2接收來自正反器電路1 9之控制信號D4 ’以 重設該第一差動輸入電路13，第二差動輸入電路14及 第三差動輸入電路1 8而停止操作。當複數個組之第一 暫存器電路15及複數個組之第二暫存器電路16存在時 ，正反器電路19會在獲得來自第一暫存器15之所有組 之控制信號D4時輸出控制信號D4’。在此例中，閂鎖 電路1 1會接收控制信號D4’及控制以停止該三個差動 輸入電路13，14，18之操作。 接著，將描述該等差動輸入電路1 3，1 4及1 8之結 構及操作。 首先，將描述第一差動輸入電路13之結構及操作於 下文。第7圖顯示根據本發明第一實施例之水平驅動型 半導體電路之第一差動輸入電路之結構。參閱第7圖， 第一差動輸入電路1 3之此實施例包含一電位爲 VDD(VDD>0)之端子21，一第一電路部22，一第二電 -22- 517242 五、發明説明（21 ) 路部2 3及一波形整形電路部2 4。同時，該差動輸入電 路13係透過時脈信號輸入端子D2a-1及D2a-2連接於 外部時脈控制器之驅動器電路3 0。 端子2 1係連接於第一電路部22及第二電路部23， 第一電路部22連接於端子2 1，波形整形電路部24，時 脈信號輸入端子Dh-l及D2a-2以及節點D5脈信號 D2a供應自時脈信號輸入端子D2a-1及D2a-2，該第一 電路部22具有一第一 P通道電晶體22a及一第二P通 道電晶體22b，第一 P通道電晶體22a之源極及第二P 通道電晶體22b之源極連接於端子21，第一 P通道電 晶體22a之汲極連接於第一 P通道電晶體22a之閛極， 第二P通道電晶體22 b之閘極及第一 N通道電晶體22c ，該第一 N通道電晶體22c之汲極連接於第三N通道 電晶體22e之汲極及時脈信號輸入端子D2a-1，第三N 通道電晶體22e之源極連接於第四N通道電晶體22f之 源極及接地電位22g，第四N通道電晶體22f之汲極連 接於第二N通道電晶體22d之汲極及時脈信號輸入端 子D2a-2，第二N通道電晶體22d之源極連接於第二P 通道電晶體22b之汲極以及波形整形電路部24中之第 一端子24a，此外，第二N通道電晶體22d之閘極連接 於第一 N通道電晶體22c之閘極，第三N通道電晶體 22e之閘極，第四N通道電晶體22f之閘極以及節點 D5。 第二電路部23連接於端子2 1，波形整形電路部24 -23- 517242 五、發明説明（22 ) ，時脈信號輸入端子D2a-1及D2a-2以及節點D5，該 第二電路部23具有一第三P通道電晶體23a及一第四 P通道電晶體23b，第三P通道電晶體23a之源極及第 四P通道電晶體23b之源極連接於端子21，第三P通 道電晶體23a之汲極連接於第五N通道電晶體23 c之 汲極及電流-電壓轉換部24之第二端子24b，第五N通 道電晶體23源極連接於時脈信號輸入端子D2a-1，第 五N通道電晶體23c之閘極連接於第六N通道電晶體 23d之閘極及節點D5，第六N通道電晶體23d之汲極 連接於時脈信號輸入端子D2a-2，第六N通道電晶體 23d之源極連接於第三P通道電晶體23a之閘極以及第 四P通道電晶體23b之閘極及汲極。 波形整形電路部24在第一端子24a處連接於第二電 路部23，以及在第二端子24b處連接於第一電路部22 ，同時，該波形整形電路部24連接於節點D6。該波形 整形電路部24具有一第一 NAND閘25，一第二NAND 閘26及一反相器電路27，該第一 NAND閘25之第一 輸入端子連接於第一端子24a，第二NAND閘26之第 一輸入端子連接於第二端子24b，同時，該第一 NAND 閘25之第二輸入端子連接於第二NAND閘26之輸出 ，同時，該第一 NAND閘25之輸出連接於第二NAND 閘26之第二輸入端子及反相器電路27之輸入端子。此 外，反相器電路27之輸出端子連接於與節點D6連接 之外部端子3 1。時脈信號D2a係透過端子供應於外部 -24- 517242 五、發明説明（23 ) 時序控制器之驅動電路3 0係連接於時脈信號輸入端子 D2a-1及時脈信號輸入端子D2a-2。該外部時序控制器 之驅動電路30係由一反相器電路28，一第七N通道電 晶體3 0a及一第八N通道電晶體3 Ob所構成，該外部 時序控制器之內部端子29係連接於反相器電路28之輸 入端子及第七N通道電晶體30a之閘極，第七N通道 電晶體30a之汲極連接於時脈信號輸入端子D2a-1，第 七N通道電晶體30a之源極連接於接地電位30c及第 八N通道電晶體30b之源極，第八N通道電晶體30b 之閘極連接於反相器電路2 8之輸出端子，第八N通道 電晶體30b之汲極連接於時脈信號輸入端子D2a-2。 接著，將描述此實施例中之第一差動輸入電路1 3之 操作。 首先，將描述節點D 5之電壓準位爲零之例子如下。 假設在第一電路部22之中，第一 N通道電晶體22c， 第二N通道電晶體22d，第三N通道電晶體22e及第 四N通道電晶體22f之閘極的電壓準位爲低時，則在 此例中，導電狀態並未設定於各第一 N通道電晶體22c ，第二N通道電晶體22d，第三N通道電晶體22e第 四N通道電晶體22f之源極與汲極之間。結果，不論 根據時序控制器之內部端子29之電壓準位之改變的第 七N通道電晶體30a及第八N通道電晶體30b之導通 (ON)及關閉（OFF)狀態爲何，第一端子24a之電壓準位 並不會改變。 -25- 517242 五、發明説明（24 )
假設在第二電路部23之中，第五N通道電晶體23c 及第六N通道電晶體23d之閘極的電壓準位爲低時， 則在此例中，導電狀態並未設定於各第五N通道電晶 體23c及第六N通道電晶體23d之源極與汲極之間。 結果，不論根據時序控制器之內部端子29之電壓準位 之改變的第七N通道電晶體30a及第八N通道電晶體 3 0b之導通（ON)及關閉（OFF)狀態爲何，第二端子24b 之電壓準位並不會改變。結果，當節點D5之電壓準位 爲零之時第一端子24a與第二端子24b之電壓準位會 固定，所以，第一差動輸入電路1 3之外部端子3 1之輸 出電壓準位會固定。
接著，將描述節點D5之電壓準位爲VB(VB > 0)之例 子於下。假設在第一電路部22之中，第一 N通道電晶 體22c，第二N通道電晶體22d，第三N通道電晶體 22e及第四N通道電晶體22f之閘極的電壓準位爲VB 時，則在此例中，導電狀態會設定於各第一 N通道電 晶體22c，第二N通道電晶體22d，第三N通道電晶體 22e及第四N通道電晶體22f之源極與汲極之間。 接著，假設在第二電路部23之中，第五N通道電晶 體23c及第六N通道電晶體23d之閘極的電壓位準爲 VB時，則在此例中，導電狀態會設定於各第三P通道 電晶體23c及第四P通道電晶體23d之源極與汲極之間 。此時，若時脈信號D2a呈低之時，則第七N通道電 晶體30a之閘極電壓將呈高而第八N通道電晶體30b -26- 517242 五、發明説明（25 ) 之閘極電壓將呈低，因此，導電狀態會設定於第七N 通道電晶體3 Oa之源極與汲極之間，但導電狀態並不會 設定於第八N通道電晶體3 Ob之源極與汲極之間’結 果，時脈信號輸入端子D2a-1的電壓準位將大致地呈零 而時脈信號輸入端子D2a-2將呈開啓。 在此例中，因爲在第一電路部22中之導電狀態係設 定於第一 N通道電晶體22c之源極與汲極之間’故第 一 P通道電晶體22a與第二P通道電晶體22b之閘極 的電壓準位會下降。因此，導電狀態會設定於各第一 p 通道電晶體22a及第二P通道電晶體22b之源極與汲極 之間，所以，第一端子24a會電性地連接於端子2 1而 第一端子24a之電位將呈電源供應電壓VDD。 同時，在第二電路部2 3之中，因爲導電狀態係設定 於第五N通道電晶體23c之源極與汲極之間’第二端 子24b會連接於時脈信號輸入端子D2a-1，因此，第二 端子24b之電位將呈低。 在上述情況中，因爲在波形整形電路部24中之第二 端子24b之電位係低，故第二NAND閘26之輸出端子 的電壓準位將呈高，接著，因爲第二NAND閘26之輸 出端子之電壓準位及第一端子24a之電壓準位爲高’故 第一 N A N D閘2 5之輸出端子之電壓準位將呈低。結果 ，第二NAND閘26之第二輸入端子及反相器電路27 之輸入端子將呈低，所以’反相器電路27之輸出端子 之電壓準位將呈高且外部端子3 1之電壓準位將呈高。 -27- 517242 五、發明説明（26 ) 接著，當時脈信號D2a低之時，第七N通道電晶體 3〇a之閘極電壓將呈低，使得第八N通道電晶體30b之 閘極電壓會變高，因此，導電狀態會設定於第八N通 道電晶體3 Ob之源極與汲極之間，但導電狀態並不會設 定於第七N通道電晶體3 0a之源極與汲極之間，所以 ，時脈信號輸入端子D2a-1呈開啓而時脈信號輸入端子 D2a-2的電壓準位將大致地爲零。在此例中，因爲在第 一電路部22之中的導電狀態係設定於第二N通道電晶 體2 2 d之源極與汲極之間，故時脈信號輸入端子D 2 a - 2 與第一端子2 4 a會電性地連接’因此’第一端子2 4 a的 電位會低。 同時，在第二電路部2 3中，因爲導電狀態係.設定於 第六N通道電晶體23d之源極與汲極之間，故第三P 通道電晶體23a之閘極及第四P通道電晶體23b之閘極 的電位會下降。結果，導電狀態會設定於各第三P通 道電晶體23a及第四P通道電晶體23b之源極與汲極之 間，所以，端子2 1與第二端子24b會電性地連接’因 此，第二端子24b之電位呈現VDD。 在上述例子之波形整形電路部24中，因爲第一端子 24a之電位低，故第一 NAND閘25之輸出端子的電壓 準位將呈高。接著，因爲第一 NAND閘25之輸出端子 之電壓準位及第二端子24b之電壓準位係高’故第二 N AN D閘2 6之輸出端子之電壓準位會呈低。結果，第 一 NAND閘25之外部端子的電壓準位會固定於高準位 -28- 517242 五、發明説明（27 ) ，因此，反相器電路2 7之輸入端子的電壓準位將呈高 而反相器電路27之輸出端子的電壓準位將呈低。結果 ，外部端子3 1之電壓準位呈現低。 接著，將描述第二差動輸入電路1 4之結構及操作於 下。 第二差動輸入電路1 4之結構及操作相同於差動輸入 電路1 3之結構及操作，除了第一資料信號D2b係供應 自外部端子29而外部端子3 1係連接於第二暫存器電路 16之第一資料暫存器16a之外。 · 接著，將描述第三差動輸入電路1 8之結構及操作於 下。第三差動輸入電路1 8之結構及操作相同於差動輸 入電路1 3之結構及操作，除了第二資料信號D2c係供 應自外部端子29而外部端子3 1係連接於第二暫存器電 路16之第二資料暫存器16b之外。 接著，將描述根據本發明第二實施例之水平驅動型 半導體電路。根據第二實施例之水平驅動型半導體電路 在半導體電路2之結構中係相異於根據第一實施例之水 平驅動型半導體電路。 第8圖顯示根據本發明第二實施例之水平驅動型半 導體電路系統中之半導體電路2的結構。在第一實施例 之半導體電路系統中，半導體電路2之輸出端子4係連 接於第一暫存器電路15之移位暫存器15- j。在第二實 施例之半導體電路系統中，半導體電路2的輸出端子4 係連接於第一暫存器電路15之移位暫存器15-q的輸出 -29- 517242 五、發明説明（28 ) 端子（q係滿足1 S q S j - 1之整數，而在第二實施例之半 導體電路2中之q = 2)。除了此點之外，第二實施例中 之半導體電路2具有相同於第一實施例中之半導體電路 2的結構，也就是說，在此第二實施例之半導體電路2 中，輸出端子4係連接於除了移位暫存器1 5 -j之外之 第一暫存器電路15之該等移位暫存器之一 ◦連接於輸 出端子4之移位暫存器並未受限於移位暫存器15-2。 接著，將描述根據本發明第二實施例之水平驅動型 半導體電路系統中之半導體電路2的操作於下。參閱第 9A至9G圖，脈波信號P6係從輸入端子3供應至半導 體電路2。控制信號D3之電壓準位會改變爲VA以響 應脈波信號P6之上升緣，當控制信號D3之電壓準位 到達V A時，則第一差動輸入電路1 3，第二差動輸入 電路1 4及第三差動輸入電路1 8將開始操作。 接著，當移位信號從正反器1 5 -2輸出至輸出端子4 之時，該輸出端子4將輸出一脈波信號P7。當作控制 信號D4之脈波信號P7可供應至其中輸入端子3連接 於輸出端子4之其他半導體電路2。 接著，當移位信號從正反器15-j輸出至正反器電路 1 9時，正反器電路1 9將輸出當作控制信號D4 ’之脈波 信號P8到閂鎖電路Π，該閂鎖電路1 1將設定控制信 號D3之電壓準位於零以響應脈波信號P8之上升緣。 當控制信號D3之電壓準位到達零之時，第一差動輸入 -30- 517242 五、發明説明（29 ) 電路13，第二差動輸入電路14及第三差動輸入電路18 會暫停或停止操作。 在根據本發明第二實施例之水平驅動型半導體電路 系統中，所驅動之半導體電路2之數目至少爲2，而最 多爲4。然而，所有半導體電路並未同時驅動。 在節點D5之電壓準位改變爲高準位之後，第一差動 輸入電路13需要3 00至500奈秒的時間，直到可穩定 地操作。同時，寫入資料於第一暫存器電路1 5中及第 二暫存器電路1 6中所需的時間係等於或小於3 00奈秒 。透過第一暫存器電路15及第二暫存器電路16之操作 的加速，寫入資料所需的時間將呈更短。因此，該半導 體電路2將在控制信號D 1供應至輸入端子3之後3 00 至5 00奈秒從輸出端子4輸出控制信號D 1。同時，該 半導體電路2會在控制信號D1輸出自輸出端子4之後 停止操作300奈秒，因此，三個或更多個半導體電路2 並不會同時驅動。 在所示之第二實施例之半導體電路中，閂鎖電路1 1 將控制以停止各該複數個差動輸入電路1 3，1 4及1 8之 操作以響應來自正反器電路1 9之脈波信號P8。當複數 個第一暫存器電路15存在時，該正反器電路19會在移 位信號輸出自所有第一暫存器電路15之正反器15- j之 時輸出脈波信號P8來當作控制信號D4’。同時，在此 例中，閂鎖電路1 1會控制複數個差動輸入電路1 3，1 4 及1 8停止操作以響應脈波信號P8。 -31- 517242 五、發明説明（3G ) 接著’將描述根據本發明第三實施例之水平驅動型 半導體電路系統於下文。第i 0圖顯示根據本發明第三 實施例之水平驅動型半導體電路系統之結構。 參閱第1 〇圖’根據本發明第三實施例之水平驅動型 半導體電路1係由複數個半導體電路2-i(i=l，2，…， η : η爲等於或大於3之整數）所組成，各半導體電路2 具有輸入端子3及輸出端子4。 半導體電路2-1之第一輸入端子3-1，半導體電路2-2之第一輸入端子3_2及半導體電路2-3之第一輸入端 子3 -3係連接於其係從外部供應控制信號D 1之第一外 部端子5，該半導體電路2-1之第一輸出端子4-1係連 接於半導體電路2-4之輸入端子3-4，半導體電路2-2 之輸出端子4-2係連接於半導體電路2-5之輸入端子3-5 ’半導體電路2-3之輸出端子4-3係連接於半導體電 路2-6之輸入端子3-6，半導體電路2-m(l S n-3)之 輸出端子4-m係連接於半導體電路2-(m + 3)的輸入端子 3 -(m + 2) 〇 同時，各半導體電路2-i係連接於其中電壓準位爲 VB(VB> 0)之第二外部端子6，控制信號D1輸出自半 導體電路2-m之輸出端子4-m且供應至半導體電路2-(m + 3)之輸入端子3-(m + 3)。同時，資料信號及時脈信 號（均未圖示）係外部地供應至各半導體電路2-i。 接著，將描述根據本發明第三實施例之水平驅動型 半導體電路系統之操作。第1 1 A及1 1 K圖係時間圖， -32- 517242 五、發明説明（31 ) 顯示根據本發明第三實施例之水平驅動型半導體電路系 統。參閱第1 1 A至1 1 K圖，脈波信號P9係從第一外部 端子供應至水平驅動型半導體電路系統1，半導體電路 激勵以響應脈波信號P9之上升緣，當資料寫入操 作結束時’半導體電路2-1會從輸出端子4-1輸出一脈 波信號P 1 〇及暫停或停止操作，該半導體電路2 -4激勵 以響應於脈波信號P 1 0之上升緣；當資料寫入操作結 束時，半導體電路2-2會從輸出端子4-2輸出脈波信號 P10及暫停或停止操作，該半導體電路2-5激勵以響應 於脈波信號P 1 0之上升緣；當資料寫入操作結束時， 半導體電路2-3會從輸出端子4-3輸出脈波信號P11及 暫停或停止操作，該半導體電路2-6激勵以響應於脈波 信號P 1 1之上升緣·，以相同之方式，當資料寫入操作 結束時，半導體電路2-m會從輸出端子4-m輸出脈波 信號及暫停或停止操作，半導體電路2 - (m + 2)激勵以響 應輸出自輸出端子4-m之脈波信號的上升緣；同時， 當資料寫入操作結束時，半導體電路2-m會暫停或停 止該操作。 在根據本發明第三實施例之水平驅動型半導體電路 系統中’最多驅動3個半導體電路。差動輸入電路配置 用於根據本發明第三實施例之水平驅動型半導體電路系 統中所使用之半導體電路2，而該半導體電路2係相同 於根據本發明第一實施例之水平驅動型半導體電路系統 中所使用者。 -33- 517242 五、發明説明（32 ) 接 著 將描 述 根 據 本 發 明第 實施例之水平驅動型半 導 體 電 路 系統 〇 根 據 本 發 明第 4實施例之水平驅動型半 導 體 電 路 系統 在 半 導 體 電 路2 之結構中相異於本發明第 二 實 施 例 之水 平 驅 動 型 半 導體 電路系統。 使 用 於 根據 本 發 明 第 四 實施 例之水平驅動型半導體 電 路 系 統 之半 導 體 電 路 2 係相 同於使用於根據本發明第 二 實 施 例 之水 平 驅 動 型 半 導體 電路系統中之半導體電路 2 >因此 在根據本發明第四實施例之水平驅動型半導 體 電 路 系 統中 最 多 同 時 驅動 6個半導體電路2而所有 所 等 半 導 體電 路 2 並 不 同時 驅，動。 同 時 本發 明 之 水 平 驅 動型 半導體電路系統並未受 限 於 上 文 中所 示 之 該 等 實 施例 。若水平驅動型半導體電 路 系 統 具 有下 文 所 示 之 結 構則 亦已足夠，該水平驅動型 半 導 體 電 路系 統 係 由 複 數 個半 導體電路 2-i(i=l，2，... η : :η 爲 丨等於 ，或 ;大 :於 、3 之 :整數 :)所組成，各半導體電路 具 有 輸 入 端子 3 及 輸 出 端 子4 ，各半導體電路2-r(l S r < η)之 輸 入端 子 3 係 連 接 於第 一外部端子5，其中控制 信 號 D 1係外部供應的 ;同時 ，半導體電路2-s(l $ r + s η)之 輸 出端 子 4- s係連ί 接於。 书導體電路2-(r + s)之輸入 端 子 3· -(r + s) 〇 如 上 述 ，本 發 明 具 有 下 列優 點。 習 知 之 水平 驅 動 型 半 導 體電 路系統係由1 〇個半導體 電 路 所 組 成。 同 時 1 各 半 導體 電路具有1 5個差動輸入 電 路 及 1 5個邏輯電路部’ 3在備用模式及在操作模式中 -34-
517242 五、發明説明（33 ) ，一差動輸入電路之功率消耗爲1 m A，因此，一半導 體電路之該等差動輸入電路之消耗電流在半導體電路之 備用及操作模式中爲1 5 m A。同時，該邏輯電路部之消 耗電流在操作模式中爲1 0 m A而在備用模式中爲0 mA 。因此，當第2圖中所示之水平驅動型半導體電路驅動 時，消耗電流爲（15 mA+10 mA)xlO(電路之數目）且顯 示爲25 0mA，以用於所有將予以驅動之10個半導體裝 置。 同時，在根據第4圖中所示之本發明第一實施例之 水平驅動型半導體電路系統之例中，僅驅動兩個半導體 電路，而消耗電流則爲（1 5 m A + 1 0 m A) X 2 (晶片數目）且 顯示爲5 0 m A。以此方式，相較於其中驅動所有半導體 電路之習知的水平驅動型半導體電路系統中，在本發明 之水平驅動型半導體電路系統中，可降低消耗電流。 同時，所有半導體電路係一直驅動於本發明之水平 驅動型半導體電路系統中，因此可降低配置於時序控制 器中輸出時脈信號及資料信號之驅動電晶體的驅動能力 。特定地，在根據本發明第一實施例;^水平驅動型半導 體電路系統中，最多僅同時驅動兩個半導體電路，因此 ，在時序控制器中之驅動電晶體足以具有驅動兩個半導 體電路所需之驅動能力。同時，在第2圖中所示之習知 水平驅動型半導體電路中，係驅動所有1 0個半導體電 路，因此’時序控制器之驅動電晶體需具有驅動1 0個 半導體電路之驅動能力。在本發明之水平驅動型半導體 -35 - 517242 五、發明説明（34 ) 電路系統中， 時序控制器之驅動電晶體足以具有驅動大 約1 /5驅動電晶體之驅動能力之驅動能力。結果，在本 發明之水平驅動型半導體電路系統中，可使電晶體之大 小更小。 參考符號說明 1 * * · •水平驅動型半導體電路系統 2 · · · · •半導體電路 3 - i · · · · •輸入端子 4 1 * · · · •輸出端子 5 * * · * •第一外部端子 6 · · · * •第二外部端子 7 · · · · •起始脈波輸入端子' 8 * · · · •起始脈波輸出端子 11· · · · •閂鎖電路 12-i · · · • •開關部 1 3 · · · · •第一差動輸入電路 1 4 · · · * •第二差動輸入電路 1 5 · · · · •第一暫存器電路 1 6 · · ·. •第二暫存器電路 1 8 · · · · •第三差動輸入電路 1 9 · ·.. •正反器電路 1 7 · · · · •接地電位 21.··· •端子 22 · · · · •第一電路部 -36- 517242 五、發明説明（35 ) 23 .....第二電路部 24 .....波形整形電路部 25 .....第一非及閘 26 .....第二非及閘 27 .....反相器電路 28 .....反相器電路 2 9.....端子 3 0.....驅動器電路 3 1.....外部端子 101 .....習知液晶顯示器裝置 102 .....顯示裝置 103 .....垂直驅動器單元 104 .....水平驅動器單元 111 .....水平驅動器單元 112 .....輸入端子 113 .....第一差動輸入電路 114 .....第二差動輸入電路 1 15.....第一暫存器電路 1 15-i.....正反器 116.....第二暫存器電路 116a.....第一資料暫存器 116b.....第二資料暫存器 118 .....第三差動輸入電路 119 .....起始脈波輸入端子 -37- 517242 五、發明説明（36 ) 120.....起始脈波輸出端子 D1，D3,D4’.....控制信號 D 2 a.....時脈信號 D2a-l,D2a-2.....時脈信號 D2b?D2c.....資料信號 D2b-l9D2b-2?D2c-l5D2c-2.....資料信號輸入端子 D5，D6.....節點 D101.....輸入信號 D 1 02a.....時脈信號 D102a-l，D102a-2.....時脈信號輸入端子 D 1 0 2 b，D 1 0 2 c.....資料信號 D102b-l,D102b-2.....資料信號輸入端子 D102c-l,D102c-2.....資料信號輸入端子 P.....脈波信號 -38-