KR100349821B1 - 클록 펄스 발생기, 공간 광 변조기 및 디스플레이 - Google Patents

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Abstract

클록 신호 발생기는 클록 입력 CK와 N(N>3)개 스테이지를 포함한다. 각각의 스테이지는 선행 스테이지로부터의 제어 신호 a에 응답하여 클록 입력 CK로부터의 클록 펄스들을 통과시키는 전송 게이트(M3, M4)를 포함한다. 제어 신호 발생 회로(M5, M6, D7, M8)는 선행 스테이지로부터의 제어 신호 a와 전송 게이트(M3, M4)로부터의 클록 펄스가 종료했을 때 후속 스테이지로 제어 신호 e를 제공한다. 제어 신호 발생 회로(M5, M6, D7, M8)는 후속 스테이지가 제어 신호 F를 생성할 때 제어 신호 e를 종료한다.

Description

클록 펄스 발생기, 공간 광 변조기 및 디스플레이{CLOCK PULSE GENERATOR, SPATIAL LIGHT MODULATOR AND DISPLAY}
본 발명은 클록 펄스 발생기에 관한 것이다. 이러한 발생기는 고속 저전력 컨트롤러 회로, 예를 들면 디지털 신호 처리(DSP)를 포함하는 복잡한 초대규모 집적회로(VLSI)에 이용될 수 있다. 클록 신호 발생기는 공간 광 변조기 및 디스플레이의 구동 회로, 예를 들면 고속 비디오 데이터를 샘플링하는 회로들에 일련의 명확한(well-defined) 펄스를 공급해야 하는 픽셀레이티드(pixelated) 매트릭스형의 구동 회로들에서의 어드레싱에 유익하게 이용될 수 있다.
주지된 형태의 클록 펄스 발생기는 시프트 레지스터를 기초로 하고 있다. 시프트 레지스터는 클록 펄스에 응답하여 단일 저장된 논리 상태를 체인 내의 하나의 플립플롭으로부터 다음 플립플롭으로 전달하는 D형 플립플롭의 캐스케이드형 체인을 포함한다. 통상적인 클록 펄스 발생 애플리케이션에서는, 플립플롭의 상태 중 하나를 제외한 모두가 논리 로우(0) 상태로 초기화되는 반면에 나머지 플립플롭은 논리 하이(1) 레벨로 초기화된다. 시프트 레지스터는 주지의 주파수로 클로킹되고, 시프트 레지스터 내의 순환하는 하나의 상태를 플립플롭의 출력에서 순차 펄스를 발생시키는 데 이용한다. 이러한 주지 기술은 예를 들면 미국 특허 4542301 및 4612659에 개시되어 있다. 이러한 기술에 대한 개선은 미국 특허 4785297에 개시되어 있다. 이 경우에, 각 플립플롭의 "마스터" 및 "슬레이브" 출력은 AND 또는 NAND 게이트와 같은 조합 논리 게이트와 결합하여 소정수의 출력 펄스에 대한 시프트 레지스터의 클로킹 속도를 감소시키는 데 이용된다.
체인된 D형 래치 회로로부터 클록 펄스 발생 회로를 형성하는 것도 주지의 사실이다. 첨부된 도면의 도 1은 래치(1, 2)를 포함하는 통상의 CMOS 회로의 일부를 도시하고 있다. 이러한 회로의 구성 및 동작은 주지된 기술이므로 상세하게 설명하지는 않는다. 참조 부호(1, 2)와 같은 연속 래치는 CK 및 CK-로 표시되는 2개의 위상 클록의 반대 클록 위상 상에서 명백하다. 각 래치의 입력 및 출력은 첨부된 도면의 도 2에 도시된 클록 펄스 Nn 및 Np를 생성하기 위해 함께 "NAND 연산"된다. 도 2는 2개의 위상 클록 파형, 제1 래치(1)로의 D 입력, 제2 래치(2)의 입력이기도 한 제1 래치(1)의 출력 M, 및 제2 래치(2)의 출력 Q를 도시하고 있다.
이러한 구성은 몇 가지 단점을 가지고 있다. 특히, 시프트 레지스터를 구동하는데 2개의 위상 클록이 요구된다. 또한, 각 클록 라인은 각 래치(1, 2)의 2개의 트랜지스터 게이트를 구동한다. 이것은 각 클록 위상에 비교적 큰 용량성 부하를 나타내고, 동작의 최대 주파수를 제한한다. 또한, 출력 펄스 Nn 및 Np가 중첩되지 않는 것을 보장할 수 없다. 이것은 특정 애플리케이션, 예를 들면 픽셀 매트릭스 디스플레이 구동기에서 비디오 데이터를 샘플링하기 위해 출력 펄스를 이용하는 경우에 문제를 유발시킨다.
최대 동작 주파수를 증가시키고 클록 전력 소비를 감소시키기 위해, 클록 라인 또는 라인들의 용량성 부하를 감소시키기 위한 다양한 기술들이 공개되어 있다. 예를 들면, 클록 펄스 발생 회로에 이용되는 상태-제어형 클로킹 기술이 제안되어 있다. 이러한 기술의 예는 미국 특허 4746915에 개시되어 있는데, 여기서는 시프트 레지스터가 플립플롭 또는 래치들의 수개의 서브 레지스터로 분할되고, 저주파에서 동작하는 다른 시프트 레지스터가 클록 신호를 각 서브 레지스터에 인가하는데 선택적으로 이용된다.
단일 순환 1 상태가 요구되는 애플리케이션에서는, 그 입력에서 하나의 1 상태를 포함하거나 또는 하나의 1 상태를 갖는 플립플롭 또는 래치 회로들만 클로킹을 요구한다. 도 3에 도시된 바와 같이, 그러한 애플리케이션에서는, 각 플립플롭의 입력 및 출력을 "OR 연산"하여 생성되는 신호는 플립플롭의 클록 입력에 공급되는 클록 신호를 게이트하는데 이용될 수 있다. 그러한 구성은 T. Maekawa et al, "A 1.35-in.-diagonal wide-aspect-ratio poly-Si TFT LCD with 513k pixels" Journal of the Society or Information Display, pp415-417, 1994에 개시되어 있다. 그러나, 그러한 구성은 스테이지당 풀 플립플롭 및 수 개의 부가적인 트랜지스터를 요구한다. 또한, 플립플롭 출력들은 비교적 큰 부하를 구동해야 하고 이는 최대 동작 주파수를 제한한다.
본 발명의 제1 국면에 따르면, 하나의 클록 입력과 3보다 큰 N개 스테이지를 포함하는 클록 신호 발생기가 제공되는데, 각 i번째[1<i<N] 스테이지는 (i-1)번째 스테이지로부터의 제어 신호에 응답하여 하나의 클록 입력으로부터의 클록 펄스를 자신의 출력으로 전달하도록 구성된 전송 게이트, 및 (i-1)번째 스테이지로부터의 제어 신호와 전송 게이트로부터의 클록 펄스가 종료된 경우 제어 신호를 (i+1)번째 스테이지에 공급하고, (i+1)번째 스테이지가 제어 신호를 생성한 경우 (i+1)번째 스테이지로의 제어 신호를 종료시키는 제어 신호 발생 회로를 포함한다.
각 i번째 스테이지는 선택적으로 상기 전송 게이트가 (i+1)번째 스테이지로부터의 제어 신호에 의해 제어되도록 하고 상기 제어 신호 발생 회로가 (i+1)번째 스테이지로부터의 제어 신호 및 전송 게이트로부터의 클록 펄스가 종료되었을 때 (i-1)번째 스테이지로 제어 신호를 공급하고 (i-1)번째 스테이지가 제어 신호를 생성할 때 (i-1)번째 스테이지로의 제어 신호를 종료시키도록 하는 스위칭 장치를 포함한다. 이 스위칭 장치는 상기 제어 신호 발생 회로의 출력에 접속되고, 방향 제어 신호들을 수신하기 위한 제어 입력들을 갖는 복수개의 부가적인 전송 게이트들을 포함한다.
전송 게이트 출력들은 클록 신호 발생기의 출력을 구성할 수 있다.
제어 신호 또는 그 상보 신호 중 적어도 하나는 클록 펄스 발생기의 출력 신호를 구성할 수 있다.
전송 게이트들은 클록 입력에 접속된 입력들을 가질 수도 있다.
전송 게이트들 각각은 소스-드레인 경로가 반평행으로 접속된 반대 도전형의 제1 및 제2 금속 산화막 실리콘 전계 효과 트랜지스터(MOSFET)를 포함할 수도 있다. 제2 트랜지스터의 게이트는 제어 펄스를 수신하기 위해 그 입력이 제1 트랜지스터의 게이트에 접속된 인버터의 출력에 접속될 수 있다.
각각의 i번째 스테이지의 제어 신호 발생 회로는, 제3, 제4 및 제5 금속 산화막 실리콘 전계 효과 트랜지스터 및 금속 산화막 실리콘 전계 효과 트랜지스터 장치를 포함하고, 상기 제3 및 제4 트랜지스터는 상반된 도전형이며 제1 및 제2 공급 입력 사이에 직렬로 접속되되, 상기 제3 트랜지스터의 게이트는 (i-1)번째 스테이지의 제어 신호 발생 회로에 접속되고 상기 제4 트랜지스터의 게이트는 상기 전송 게이트의 출력에 접속되고, 상기 제5 트랜지스터 및 상기 트랜지스터 장치는 상반된 도전형이며 제1 및 제2 공급 입력 사이에 직렬로 접속되되, 상기 제5 트랜지스터의 게이트는 (i+1)번째 스테이지의 제어 신호 발생 회로에 접속되고 상기 트랜지스터 장치의 제1 제어 전극은 상기 제3 및 제4 트랜지스터간의 접속부에 접속되고 상기 트랜지스터 장치의 제2 제어 전극은 상기 전송 게이트의 출력에 접속된다.
제4 트랜지스터의 게이트와 트랜지스터 장치의 제2 게이트 전극은 인버터를 통하여 전송 게이트의 출력에 접속될 수 있다.
전송 게이트 출력들에는 풀업 또는 풀다운 트랜지스터들이 제공될 수도 있다. 각 풀업 또는 풀다운 트랜지스터들은 인버터의 입력 또는 출력에 접속된 제어 전극을 가질 수 있다.
각 스테이지들은 선행 스테이지로부터 제어 신호를 수신하기 위한 제어 신호 입력을 가질 수 있으며, 이 제어 신호 입력에는 풀업 또는 풀다운 장치가 제공된다. 각 풀업 또는 풀다운 장치는 인버터의 출력에 접속된 제1 제어 전극과 선행 스테이지의 인버터의 출력에 접속된 제2 제어 전극을 갖는 트랜지스터 장치를 포함할 수 있다.
각 스테이지들은 리셋 신호에 응답하여 상기 스테이지를 리셋시키기 위한 리세팅 회로를 가질 수도 있다. 각 스테이지들은 선행 스테이지로부터 제어 신호를 수신하기 위한 제어 신호 입력을 가질 수 있고, 리세팅 회로는 그 로직 상태를 리셋시키기 위하여 제어 신호 입력에 접속된 풀업 또는 풀다운 트랜지스터를 포함한다.
클록 신호 발생기는 CMOS 집적 회로를 포함할 수 있다.
본 발명의 제2 국면에 따르면, 본 발명의 제1 국면에 따른 클록 펄스 발생기를 포함하는 공간 광 변조기가 제공된다.
이 변조기는 액정 디바이스를 포함할 수 있다.
본 발명의 제3 국면에 따르면, 본 발명의 제2 국면에 따른 변조기를 포함하는 디스플레이가 제공된다.
따라서, 매우 높은 최대 동작 주파수를 갖는 클록 펄스 발생기를 제공할 수 있다. 특히, (전송 게이트 출력들이 클록 펄스 발생기의 출력을 구성하는 경우 임의의 외부 부하 이외에) 한번에 하나의 트랜지스터 게이트만을 충전하기 위하여 클록 펄스들이 요구되는 발생기를 제공할 수 있다. 또한, 클록 신호는 완전히 게이트될 수 있다. 이는 2가지 이유에서 중요하다. 우선, 클록 신호의 트랜지스터 부하는 그 상승 및 전체 시간을 제한하고 따라서 최대 주파수를 제한한다. 현 구성에 의하면, 클록의 부하는 주로 기생 소자로 인한 것이므로 상대적으로 큰 클록 펄스 발생기들에서 고속이 유지될 수 있다.
둘째로, 트랜지스터 게이트에 의한 클록 신호의 용량성 부하가 최소화될 수 있다. 특히, 스테이지 당 하나의 게이트만을 충전하는 것은 별문제로 하더라도, 스위칭 상태에 있는 스테이지들 내의 트랜지스터의 게이트만이 충전된다. 그 결과 전력 소비가 감소되고, 특히 클록 신호를 반송(carry)하는 회로 트랙들의 트랙 저항에서의 전력 소모가 저하된다.
단상 클록만이 요구되고 출력 펄스들은 클록 신호와 정확히 같은 신호일 수 있다(전송 게이트를 통한 통과에 의해서만 열화됨). 전송 게이트들은 그 구동 능력이 높도록 비교적 크게 만들어질 수 있다. 전송 게이트들로부터 나온 출력 펄스들이 확실하게 중첩되지 않게 된다. 클록 펄스 발생기는 다이내믹 동작, 부분적 스태틱 동작 또는 의사 스태틱 동작용으로 구성될 수 있다. 가장 높은 동작 속도는 다이내믹 동작에 의해 얻어지기는 하지만, 부분적 스태틱 또는 의사 스태틱 동작은 보다 큰 회로에 보다 실용적일 수 있다.
다음의 유용한 신호들이 스테이지들로부터 발생될 수 있다.
(i) 클록 펄스 하이(또는 로우) 주기와 실질적으로 동일한 주기의, 그리고 클록 상승(또는 하강) 에지와 동기되는 독립적인 비중첩 포지티브(또는 네가티브) 펄스들.
(ii) 클록 주기와 실질적으로 동일한 주기의, 그리고 클록 하강(또는 상승) 에지와 동기되는 독립적인 비중첩 포지티브 및 네가티브 펄스들.
펄스 폭들은 단지 클록 펄스 발생기를 구동하는 데 사용된 클록 신호의 마크 대 공간비(mark-to-space ratio)를 변경함으로써 변경될 수 있다.
도 1은 공지된 형태의 시프트 레지스터의 2개의 스테이지들의 회로도.
도 2는 도 1에 도시된 스테이지들에서 발생하는 파형을 도시한 도면.
도 3은 공지된 형태의 클록 펄스 발생기의 블록 회로도.
도 4는 본 발명의 실시예를 구성하는 다이내믹 클록 펄스 발생기의 한 스테이지를 나타낸 회로도.
도 5는 도 4에 한 스테이지가 도시되어 있는 클록 펄스 발생기의 블록도.
도 6은 도 4와 도 5에 도시된 클록 펄스 발생기에서 발생하는 파형을 도시한 도면.
도 7은 도 5의 클록 펄스 발생기에서 발생하는 파형을 도시한 도면.
도 8은 도 5의 클록 펄스 발생기에서 발생하는 다른 파형을 도시한 도면.
도 9는 본 발명의 실시예를 구성하는 부분 스태틱(partially static) 클록 펄스 발생기의 한 스테이지의 회로도.
도 10은 본 발명의 실시예를 구성하는 의사-스태틱(pseudo-static) 클록 펄스 발생기의 한 스테이지의 회로도.
도 11은 리세팅 장치가 제공된 도 10에 도시된 스테이지를 도시하는 회로도.
도 12는 도 11에 한 스테이지가 도시되어 있는 클록 펄스 발생기의 블록 회로도.
도 13은 도 11에 도시된 스테이지의 상보형 변형예에 대한 회로도.
도 14는 보다 강건한 고속 동작을 하도록 변형된 도 11에 도시된 유형의 스테이지에 대한 회로도.
도 15는 도 14의 클록 펄스 발생기에서 발생하는 파형을 도시하는 도면.
도 16은 양방향으로 동작하도록 변형된 도 11에 도시된 유형의 스테이지에 대한 회로도.
도 17은 도 16에서 스테이지들이 도시되어 있는 클록 펄스 발생기의 블록도.
도 18은 본 발명의 실시예를 구성하는 공간 광 변조기의 개략 블록도.
<도면의 주요 부분에 대한 부호의 설명>
1, 2 : 래치
M3, M4 : 전송 게이트
M5, M6, D7, M8 : 제어 신호 발생 회로
도면 전체를 통해 동일 참조 부호는 동일 부분을 나타낸다.
도 4에 도시된 클록 펄스 발생기 스테이지(1)는 P형 금속 산화물 실리콘 트랜지스터(M1, M3, M5 및 D7)와, N형 금속 산화물 실리콘 트랜지스터(M2, M4, M6 및 M8)를 포함한다. 발생기는 CMOS 대규모 집적 회로로서 또는 그 일부로서 구현된다. 각종 회로 노드(및 이들 노드에서 나타나는 파형)는 a 내지 e로 표시된다.
스테이지(1)는 선행 스테이지로부터 제어 신호 a를 수신하는 제어 신호 입력 D를 갖는다. 입력 D는 전원 라인 vdd와 gnd간에 직렬 접속되어 인버터를 형성하는 트랜지스터(M1과 M2)의 게이트들에 접속된다. 트랜지스터(M3과 M4)는 소스-드레인 경로가 반평행으로 접속되어 전송 게이트를 형성한다. 트랜지스터(M4)의 게이트는 제어 신호 a를 수신하는 한편, 트랜지스터(M3)의 게이트는 인버터로부터 출력 신호 b를 수신한다. 전송 게이트의 입력은 외부의 단일 위상 클록(도시 안됨)으로부터 클록 신호 CK를 수신하기 위한 클록 라인에 접속된다.
전송 게이트의 출력은 트랜지스터(M5, M6, D7 및 M8)를 포함하는 제어 신호 발생 회로에 신호 c를 공급한다. 신호 c는 또한 스테이지(1)의 출력 신호 P로서도 공급된다. 트랜지스터(M5 및 M6)는 전원 라인 vdd와 gnd간에 직렬 접속된다. 트랜지스터(M5)의 게이트는 선행 스테이지로부터 제어 신호 a를 수신하는 한편, 트랜지스터(M6)의 게이트는 전송 게이트로부터 신호 c를 수신한다. 이중 게이트 트랜지스터로서 도시되어 있지만 소스-드레인 경로가 직렬 접속된 단일 게이트 트랜지스터로서 구현될 수 있는 트랜지스터(D7)는 전원 라인 vdd와 gnd간에서 트랜지스터(M8)와 직렬 접속된다. 트랜지스터(D7)의 제1 게이트는 회로 노드 d에서 트랜지스터(M5 및 M6)의 드레인에 접속된다. 트랜지스터(D7)의 제2 게이트는 신호 c를 수신하도록 전송 게이트의 출력에 접속된다. 트랜지스터(D7 및 M8)의 드레인은 회로 노드 e에서 함께 접속되고 스테이지의 출력 Q에 접속되어 제어 신호 e를 후속 스테이지에 공급한다. 트랜지스터(M8)의 게이트는 회로 노드 F를 통해 후속 스테이지의 제어 신호 발생 회로에서 발생된 제어 신호를 수신하도록 접속된다. 신호 e는 동일하게 선행 스테이지로 피드백된다.
트랜지스터(D7)가 비록 이중 게이트 트랜지스터로 도시되었지만, 직렬 접속된 2개의 단일 게이트 트랜지스터들로 대체될 수 있다.
도 5는 완전한 클록 펄스 발생기를 형성하기 위하여 스테이지(1)들이 어떻게 결합되는지를 도시하고 있다. 이 발생기는 이러한 스테이지를 8개 구비하며 연속 스테이지간의 상호 접속은 도 4에서와 동일한 참조 부호를 사용하여 도시되어 있다. 출력 P에는 클록 펄스 발생기 스테이지의 위치를 나타내는 첨자가 주어진다. 제1 스테이지의 입력 D에 개시 펄스 SP가 공급되는 한편, 최종 스테이지의 출력 Q는 접속되어 있지 않다. 최종 스테이지의 입력 F는 전원 라인 gnd에 접속된다.
도 6은 제4 스테이지(1)에서 발생하는 각종 파형과 함께 개시 펄스 SP 및 클록 펄스 CK를 도시한다. 제4 스테이지의 초기 조건은 신호 b 및 d가 하이인 반면, 신호 a, c, e, 및 F는 로우이다.
시간 tn에서, 선행 스테이지에서 공급된 신호 a는 하이로 되어 트랜지스터(M1과 M2)로 형성된 인버터의 출력이 로우가 된다. 트랜지스터(M3과 M4)로 형성된 전송 게이트가 턴온되어 신호 c가 클록 신호가 된다. 클록 신호는 시간 tn과 tn+1 사이에서 로우로 되어 신호 c는 시간 tn+1까지 로우 상태를 유지한다.
시간 tn+1에서, 클록 신호 CK는 하이로 되어 신호 c가 뒤따르고 트랜지스터(M6)는 노드 d를 방전시켜 신호 d가 로우로 된다. 트랜지스터(D7)의 게이트들 중 하나가 로우로 풀다운되더라도, 다른 게이트는 회로 노드 c에 접속되어 전송 게이트를 통과한 클록 신호가 하강할 때까지 하이 상태를 유지한다. 그리하여, 신호 e는 시간 tn+2까지 로우 상태를 유지한다.
시간 tn+2에서, 클록 신호는 로우로 되고 신호 c가 뒤따른다. 트랜지스터(D7)의 게이트들은 이제 로우가 되어 노드 e가 하이로 된다. 신호 e는 다음 스테이지를 위한 제어 신호이고 신호 a의 위상 지연된 복제 신호이다. 신호 e는 선행 스테이지의 트랜지스터(M8)의 등가 회로로 피드백되어 제어 신호 a가 로우가 되도록 한다. 이 결과, 회로 노드 b와 d는 하이 상태로 복귀한다.
시간 tn+4에서, 후속 스테이지에서 발생된 신호 F는 트랜지스터(M8)를 턴온시킨다. 제어 신호 e는 로우로 되어 후속 스테이지의 전송 게이트를 스위치 오프한다.
도 7은 개시 펄스 SP 및 클록 신호 CK와 더불어 도 5의 클록 펄스 발생기의 출력 P1 내지 P8의 전체 세트를 도시한다. 출력 신호들은, 클록 신호 "하이 위상"으로부터 복제되어 단일 전송 게이트에 의해 지연된 연속적인 비중첩 포지티브 펄스들이다. 게이팅된 클록 펄스 P1 내지 P8 이외에, 클록 펄스 발생기로부터 제어 신호 a 및 e가 출력으로서 공급될 수 있다. 이들 신호들은 도 8에 도시되어 있고, 스테이지(1)의 인버터의 출력으로서 그 상보 신호들이 얻어질 수도 있다. 이들 신호들은 (파형도에서 점선 화살표로 표시된 바와 같이) 서로 중첩되므로, 조합 논리를 이용하여 보다 길거나 짧은 주기의 펄스들이 생성될 수 있다.
도 4에 도시된 스테이지에서 수개 노드들의 초기 상태는 회로가 올바르게 동작할 수 있도록 강제화되어야 한다. 이는, N형 및 P형 드레인 접속부들의 정지 평형점들을 강제화하도록 트랜지스터의 상대적 크기를 조절함으로써 달성될 수 있다. 다른 방법으로서, 이후에 설명되는 바와 같이 리세팅 디바이스가 제공될 수도 있다. 그러나, 본 실시예의 다이내믹 회로 동작 때문에, 노드들은 트랜지스터 전류 누설 및 용량성 주입의 결과로서 드리프트하기 쉽다. 그 결과, 노이즈 마진이 감소된 불명확한 신호가 생길 수 있다. 이를 방지하기 위해, 이후에 설명하는 바와 같은 부분 스태틱 또는 의사-스태틱 동작을 채택할 수 있다.
도 9에 도시된 클록 펄스 발생 스테이지(1)는 부분적으로 스태틱하다는 점에서 도 4에 도시된 것과 다르다. 특히, N형 풀-다운 트랜지스터(M9)가 전송 게이트의 출력과 전원 라인 gnd 사이에 접속되고 그 게이트는 인버터의 출력에 접속된다. 트랜지스터(M9)는 제어 신호 a가 로우 레벨에 있을 때 출력 신호 P가 로우로 풀다운되는 것을 보장한다. 따라서, 출력 신호 P는 올바른 디폴트 값에 고정되거나 클록 신호를 추종한다. 스테이지(1)에서 발생하는 파형들은 도 6, 7, 및 8에 도시된 것과 같다.
도 10에 도시된 클록 펄스 발생기 스테이지(1)는 의사-스태틱이며, 이중 게이트 트랜지스터(D10)가 입력 D와 전원 라인 gnd사이에 접속되어 있다는 점에서 도 9에 도시된 것과는 다르다. 다른 방법으로서, 이 이중 게이트 트랜지스터(D10)가 2개의 이산 단일 게이트 트랜지스터로 대체될 수도 있다. 트랜지스터(D10)의 제1 게이트는 회로 노드 D1에서 선행 스테이지의 인버터 출력에 접속되는 반면, 제2 게이트는 도 10에 도시된 스테이지의 인버터의 출력을 수신하기 위해 회로 노드 b에 접속된다.
트랜지스터(M1 및 M2)를 포함하는 인버터의 디폴트 상태는, 입력 신호 a는 로우이고 출력 신호 b는 하이이다. 신호 b는 제2 게이트를 온시키도록 트랜지스터(D10)의 제2 게이트로 피드백된다. 트랜지스터(D10)의 두 게이트 모두가 온되도록 선행 스테이지의 인버터 출력의 디폴트 상태는 하이이다. 따라서, 트랜지스터(M1 및 M2)를 포함하는 인버터는 로우 입력/하이 출력 상태로 고정된다. 선행 스테이지가 액티브될 때, 회로 노드 D1에 공급되는 인버터로부터의 신호는 로우로 되어 트랜지스터(D10)의 제1 게이트가 스위치 오프된다. 신호 a가 상태를 바꿀 때 하나의 클록 위상 이후에, 트랜지스터(M1 및 M2)를 포함하는 인버터는 고정 상태가 해제되고 출력 신호 b가 그 디폴트 상태 또는 하이 상태로 되돌아갈 때까지 그 해제 상태를 유지한다. 따라서 고정 상태는 2개 클록 기간 동안 해제된다.
앞서 설명한 바와 같이, 모든 회로 노드들은, 스테이지들이 디폴트 상태에 있을 때 액티브하게 스위칭(즉, 스태틱)된다. 그러나, 스테이지들이 액티브되면, 노드 a 및 e는 순간적으로 부동 상태(floating)가 되어 순간적으로 다이내믹이 된다. 따라서, 이들 스테이지들을 기술하기 위해 "의사-스태틱"(pseudo-static)이라는 용어가 사용되었다.
상술한 바와 같이, 적절한 트랜지스터 크기 조절이나 파워-온 리셋 기법을 사용한 조심스런 초기화가 필요하다. 그러나, 회로 노드들 중 일부를 독립된 리셋 신호를 사용하여 올바른 초기 논리 상태로 강제화할 필요가 있다. 이러한 유형의 장치가 도 11에 도시되어 있다. 여기에서는, 초기에 하이 리세팅 신호 RESET가 스테이지(1)에 제공된다. 리셋 신호는 스테이지(1)의 제어 신호 입력에서 트랜지스터(R1)의 형태로 된 풀-다운 디바이스를 턴온한다. 따라서, 노드 a는 초기 리세팅 동안에 로우 상태로 강제되어 노드 b 내지 e가 그들의 올바른 디폴트 논리 상태에 놓이게 된다.
도 12는 완전한 클록 펄스 발생기를 형성하기 위하여 스테이지(1)들이 어떻게 서로 접속되는지를 도시한다. 올바른 동작을 위해, 제1 스테이지의 입력 D1은 인버터(3)를 통해 개시 펄스 SP의 반전 신호를 수신한다. 여기서도, 도 11 및 12에 도시된 클록 펄스 발생기의 동작 동안에 나타나는 신호는 도 6, 7, 및 8에 도시된 바와 같다.
도 13은 도 11에 도시된 것의 상보 회로 실시예를 도시한다. 이 회로는, 트랜지스터(R1, M9 및 D10)가 풀업 디바이스로서 구성되고; 모든 트랜지스터들이 도 11의 대응하는 트랜지스터들과 상반되는 도전형이고; 전원 라인 Vdd와 gnd에 접속되어 있는 트랜지스터들은 도 11에 도시된 것과 비교하여 반대 극성의 전원 라인에 접속되어 있다는 점만 제외하고는 도 11의 예와 실질적으로 동일하다. 동작은 도 11의 스테이지와 유사하나 각각의 스테이지는 네가티브 출력 펄스 N을 생성하고 RESET 신호 및 개시 펄스 SP는 "액티브 로우"이다.
고속 동작에 대한 제한 요인들 중 하나는 이중 게이트 트랜지스터(D7)에 의해 노드 e가 스위칭될 수 있는 속도이다. 도 13에 도시된 상보형 실시예는 N형 이중 게이트 트랜지스터(D7)를 사용하며, 이 트랜지스터는 대개 등가의 P형 디바이스보다 더 높은 이동도(mobility)를 가지므로 잠재적으로 더 빠르다.
도 14는, 트랜지스터(M9)가 인버터(M1, M2)의 입력에 접속된 풀-업 디바이스를 포함하고 트랜지스터(M3 및 M4)에 의해 형성된 전송 게이트의 출력이 트랜지스터(M11 및 M12)에 의해 형성된 인버터를 통해 트랜지스터(M6)의 게이트와 트랜지스터(D7)의 제2 게이트에 접속된다는 점에서, 도 11에 도시된 것과는 다른 클록 펄스 발생기 스테이지(1)를 도시한다. 인버터를 제공함으로써 스테이지의 강건도가 향상되고, 정확하게 조정(scale)된다면, 최대 동작 주파수가 증가될 수 있다. 이는, 선행 스테이지로부터의 제어 신호가 하나 이상의 클록 펄스가 전송 게이트를 통과하도록 허용하는 경우에, 스테이지의 고속 고장 모드들 중 하나가 발생되기 때문이다. 트랜지스터(M11 및 M12)에 의해 형성된 인버터는 제2 글리치(glitch) 펄스가 작을 경우 이 펄스를 필터링하여 제거한다.
도 15는 도 14에 도시된 형태의 캐스케이드 스테이지(1)를 포함하는 클록 펄스 발생기의 제4 스테이지에서 발생되는 각종 파형들과 함께 개시 펄스(SP) 및 클록 펄스(CK)를 도시한다. 일반적으로 도 6에 도시된 파형들과 유사하지만, 몇 가지 차이점이 있다. 예를 들면, 신호 c는 반대의 극성을 가지며 인버터(M11, M12)의 출력에서의 신호 f가 부가된다. 클록 펄스(CK)에 대한 모든 신호들의 위상 관계는 서로 상이하며, 상이한 위상의 개시 펄스(SP)가 요구된다.
도 16에 도시된 스테이지(1)는 이것이 양 방향으로 동작하도록 구성되어 있다는 점에서 도 11에 도시된 스테이지와는 상이하다. 즉, 방향 제어 신호들 L 및 L-에 따라, 클록 펄스 발생기는 논리적으로 하이 레벨인 단일 신호를 왼쪽에서 오른쪽으로 또는 오른쪽에서 왼쪽으로 전송하는 시프트 레지스터로서 동작할 수 있다. 이는 전송 게이트를 부가하고 이중 게이트 트랜지스터(D10)를 3중 게이트 트랜지스터(T10) (또는 직렬 접속된 2중 게이트 트랜지스터와 단일 게이트 트랜지스터 또는 직렬 접속된 3개의 단일 게이트 트랜지스터)로 대체함으로써 구현할 수 있다.
스테이지(1)는 트랜지스터 쌍들(G1 내지 G8)에 의해서 형성된 전송 게이트들을 포함한다. 트랜지스터 쌍들의 게이트들은 방향 제어 라인들 L 및 L-에 접속된다. 전송 게이트들의 입력들은 서로 접속되어 제어 신호 발생 회로(D7, M8)로부터 게이트 제어 신호를 수신한다. 전송 게이트(G1, G2)의 출력은 피드백 출력 QLF에 접속되어 오른쪽에서 왼쪽으로 동작한다. 전송 게이트(G3, G4)의 출력은 출력 클록 게이트 제어 신호 라인 QLD에 접속되어 왼쪽에서 오른쪽으로 동작한다. 전송 게이트(G5, G6)의 출력은 출력 클록 게이트 제어 신호 라인 QRD에 접속되어 오른쪽에서 왼쪽으로 동작한다. 전송 게이트(G7, G8)의 출력은 피드백 출력 QRF에 접속되어 왼쪽에서 오른쪽으로 동작한다. 트랜지스터(M8)의 게이트는 피드백 입력에 접속되어 어느 한 방향으로 동작한다. 인버터(M1, M2)의 출력은 왼쪽 및 오른쪽 출력 Q1과 트랜지스터(T15)의 게이트들 중 하나에 접속된다. 트랜지스터(T15)의 다른 게이트들은 왼쪽에서부터 입력 D1L로 그리고 오른쪽에서부터 입력 D1R로 접속된다.
라인 D는 왼쪽 또는 오른쪽으로부터 입력 클록 게이트 제어 신호들을 전송하고, 라인 F는 전류 동작 방향에 따라 왼쪽 또는 오른쪽으로부터 피드백 입력 신호들을 전송한다.
방향 제어 신호 L이 하이일 때, 동작은 왼쪽에서 오른쪽으로 행해진다. 전송 게이트들(G1, G2, G3 및 G4)은 도통 상태인 반면, 전송 게이트들(G5, G6, G7 및 G8)은 고 임피던스 상태에 있다. 따라서, 게이트 제어 신호는 전송 게이트(G3, G4) 및 라인 QLD를 통해 오른쪽으로 전달되고, 피드백 신호는 전송 게이트(G1, G2) 및 라인 QLF를 통해 왼쪽으로 전달된다. 이와는 반대로, 방향 제어 신호 L이 로우일 경우에는, 오른쪽으로부터 왼쪽으로 동작한다. 전송 게이트들은 반대 상태에 있게 되고, 따라서 게이트 제어 신호는 게이트(G5, G6) 및 라인 QRD를 통해 왼쪽으로 전달되고 피드백 신호는 전송 게이트(G7, G8) 및 라인 QRF를 통해 오른쪽으로 전달된다.
3중 게이트 트랜지스터(T10)는, 어느 한쪽 스테이지들이 액티브될 때마다, 신호들 D1L 또는 D1R에 의해 인버터(M1, M2) 주변에서 동작하는 래치가 고정 상태가 되지 않도록 보장한다. 이로 인해, 각각의 스테이지는 왼쪽 또는 오른쪽에서부터 클록 게이트 제어 신호를 예측하여 적절히 응답할 수 있기 때문에 양 방향 방식으로 동작할 수 있게 된다.
도 17은 도 16에 도시된 형태의 6개 스테이지들(1)에 의해 형성된 클록 펄스 발생기를 도시한다. 상술한 인버터(3) 이외에, 방향 제어 신호 L로부터 상보형 방향 제어 신호 L-를 발생시키기 위한 인버터(5)가 제공된다. 또한, 왼쪽 또는 오른쪽 개시 펄스들 SPL 또는 SPR이 동작 방향에 따라 제공되고 인버터(6)가 제공되어 오른쪽에서부터 동작하여 적절한 D1R을 발생한다.
도 18은 N행 × M열의 화소(픽셀)를 갖는 디스플레이 매트릭스(10), 예를 들면 액정 디바이스를 포함하는 공간 광 변조기 형태의 디스플레이 매트릭스를 포함하는 디스플레이를 도시한다. 이 디스플레이는 또한 클록 펄스 발생 회로(12) 및 한 세트의 데이터 라인 구동기(13)를 포함하는 어드레스 신호 발생기(11)를 포함한다. 클록 펄스 발생 회로(12)는 도 4 내지 도 17에 도시된 상술한 임의 형태의 발생기를 포함한다. 주사 신호 발생기(14)는 주사 신호들을 픽셀 행들에 공급하고 클록 펄스 발생 회로(15) 및 한 세트의 주사 라인 구동기(16)를 포함한다. 클록 펄스 발생 회로(15)는 도 4 내지 도 17에 도시된 상술한 임의 형태의 발생기를 포함한다. 클록 펄스 발생 회로는 회로(12)에 대해서는 픽셀 데이터 레이트로 그리고 회로(15)에 대해서는 라인 데이터 레이트로 클록 펄스를 발생시킨다.
본 발명에 따르면, 매우 높은 최대 동작 주파수를 갖는 클록 펄스 발생기가 제공될 수 있다. 특히, (전송 게이트 출력들이 클록 펄스 발생기의 출력을 구성하는 경우 임의의 외부 부하 이외에) 한번에 하나의 트랜지스터 게이트만을 충전하기 위하여 클록 펄스들이 요구되는 발생기가 제공될 수 있다. 또한, 클록 신호가 완전히 게이트될 수 있다. 이는 2가지 이유에서 중요하다. 우선, 클록 신호의 트랜지스터 부하는 그 상승 및 전체 시간을 제한하고 따라서 최대 주파수를 제한한다. 현 구성에 의하면, 클록의 부하는 주로 기생 소자로 인한 것이므로 상대적으로 큰 클록 펄스 발생기들에서 고속이 유지될 수 있다.둘째로, 트랜지스터 게이트에 의한 클록 신호의 용량성 부하가 최소화될 수 있다. 특히, 스테이지 당 하나의 게이트만을 충전하는 것은 별문제로 하더라도, 스위칭 상태에 있는 스테이지들 내의 트랜지스터의 게이트만이 충전된다. 그 결과 전력 소비가 감소되고, 특히 클록 신호를 반송(carry)하는 회로 트랙들의 트랙 저항에서의 전력 소모가 저하된다.

Claims (21)

  1. 단일 클록 입력 및 3보다 큰 정수인 N개 스테이지를 포함하는 클록 펄스 발생기에 있어서,
    상기 스테이지들 중 각각의 i번째[1<i<N] 스테이지는, (i-1)번째 스테이지로부터의 제어 신호에 응답하여 단일 클록 입력으로부터의 클록 펄스를 자신의 출력으로 전달하도록 구성된 전송 게이트, 및
    (i-1)번째 스테이지로부터의 제어 신호 및 상기 전송 게이트로부터의 클록 펄스가 종료되었을 때 (i+1)번째 스테이지로 제어 신호를 공급하고 (i+1)번째 스테이지가 제어 신호를 생성할 때 (i+1)번째 스테이지로의 제어 신호를 종료시키기 위한 제어 신호 발생 회로
    를 포함하는 것을 특징으로 하는 클록 펄스 발생기.
  2. 제1항에 있어서, 각각의 i번째 스테이지는, 선택적으로 상기 전송 게이트가 (i+1)번째 스테이지로부터의 제어 신호에 의해 제어되도록 하고 상기 제어 신호 발생 회로가 (i+1)번째 스테이지로부터의 제어 신호 및 전송 게이트로부터의 클록 펄스가 종료되었을 때 (i-1)번째 스테이지로 제어 신호를 공급하고 (i-1)번째 스테이지가 제어 신호를 생성할 때 (i-1)번째 스테이지로의 제어 신호를 종료시키도록 하는 스위칭 장치를 포함하는 것을 특징으로 하는 클록 펄스 발생기.
  3. 제2항에 있어서, 상기 스위칭 장치는 상기 제어 신호 발생 회로의 출력에 접속되고, 방향 제어 신호들을 수신하기 위한 제어 입력들을 갖는 복수개의 부가적인전송 게이트들을 포함하는 것을 특징으로 하는 클록 펄스 발생기.
  4. 제1항에 있어서, 상기 전송 게이트 출력들 중 적어도 하나는 상기 클록 펄스 발생기의 출력을 구성하는 것을 특징으로 하는 클록 펄스 발생기.
  5. 제1항에 있어서, 상기 제어 신호들 또는 그 상보 신호들(complements) 중 적어도 하나는 상기 클록 펄스 발생기의 출력 신호를 구성하는 것을 특징으로 하는 클록 펄스 발생기.
  6. 제1항에 있어서, 상기 전송 게이트들은 상기 클록 입력에 접속된 입력들을 갖는 것을 특징으로 하는 클록 펄스 발생기.
  7. 제1항에 있어서, 상기 전송 게이트들 각각은 그 소스-드레인 경로들이 반평행(antiparallel)으로 접속된 상반된 도전형의 제1 및 제2 금속 산화물 실리콘 전계 효과 트랜지스터를 포함하는 것을 특징으로 하는 클록 펄스 발생기.
  8. 제7항에 있어서, 상기 제2 트랜지스터의 게이트는 제어 신호를 수신하기 위해 그 입력이 상기 제1 트랜지스터의 게이트에 접속된 인버터의 출력에 접속되는 것을 특징으로 하는 클록 펄스 발생기.
  9. 제1항에 있어서, 각각의 i번째 스테이지의 제어 신호 발생 회로는, 제3, 제4 및 제5 금속 산화물 실리콘 전계 효과 트랜지스터 및 금속 산화물 실리콘 전계 효과 트랜지스터 장치를 포함하고, 상기 제3 및 제4 트랜지스터는 상반된 도전형이며 제1 및 제2 공급 입력 사이에 직렬로 접속되되, 상기 제3 트랜지스터의 게이트는 (i-1)번째 스테이지의 제어 신호 발생 회로에 접속되고 상기 제4 트랜지스터의 게이트는 상기 전송 게이트의 출력에 접속되고, 상기 제5 트랜지스터 및 상기 트랜지스터 장치는 상반된 도전형이며 제1 및 제2 공급 입력 사이에 직렬로 접속되되, 상기 제5 트랜지스터의 게이트는 (i+1)번째 스테이지의 제어 신호 발생 회로에 접속되고 상기 트랜지스터 장치의 제1 제어 전극은 상기 제3 및 제4 트랜지스터간의 접속부에 접속되고 상기 트랜지스터 장치의 제2 제어 전극은 상기 전송 게이트의 출력에 접속되는 것을 특징으로 하는 클록 펄스 발생기.
  10. 제9항에 있어서, 상기 제4 트랜지스터의 게이트 및 상기 트랜지스터 장치의 제2 게이트 전극은 인버터를 경유하여 상기 전송 게이트의 출력에 접속되는 것을 특징으로 하는 클록 펄스 발생기.
  11. 제1항에 있어서, 상기 전송 게이트 출력들에는 풀업 또는 풀다운 트랜지스터들이 구비되는 것을 특징으로 하는 클록 펄스 발생기.
  12. 제11항에 있어서, 상기 전송 게이트들 각각은 그 소스-드레인 경로들이 반평행으로 접속된 상반된 도전형의 제1 및 제2 금속 산화물 실리콘 전계 효과 트랜지스터를 포함하고,
    상기 제2 트랜지스터의 게이트는 제어 신호를 수신하기 위해 그 입력이 상기 제1 트랜지스터의 게이트에 접속된 인버터의 출력에 접속되고,
    상기 풀업 또는 풀다운 트랜지스터들 각각은 상기 인버터의 입력 또는 출력에 접속된 제어 전극을 갖는
    것을 특징으로 하는 클록 펄스 발생기.
  13. 제1항에 있어서, 상기 스테이지들 각각은 선행 스테이지로부터 제어 신호를 수신하기 위한 제어 신호 입력을 갖고, 상기 제어 신호 입력에는 풀업 또는 풀다운 장치들이 구비되는 것을 특징으로 하는 클록 펄스 발생기.
  14. 제13항에 있어서, 상기 전송 게이트들 각각은 그 소스-드레인 경로들이 반평행으로 접속된 상반된 도전형의 제1 및 제2 금속 산화물 실리콘 전계 효과 트랜지스터를 포함하고,
    상기 제2 트랜지스터의 게이트는 제어 신호를 수신하기 위해 그 입력이 상기 제1 트랜지스터의 게이트에 접속된 인버터의 출력에 접속되고,
    상기 풀업 또는 풀다운 장치들 각각은 상기 인버터의 출력에 접속된 제1 제어 전극 및 선행 스테이지의 인버터의 출력에 접속된 제2 제어 전극을 갖는 트랜지스터 장치를 포함하는
    것을 특징으로 하는 클록 펄스 발생기.
  15. 제1항에 있어서, 상기 스테이지들 각각은 리셋 신호에 응답하여 상기 스테이지를 리셋시키기 위한 리세팅 회로를 갖는 것을 특징으로 하는 클록 펄스 발생기.
  16. 제14항에 있어서, 상기 스테이지들 각각은 리셋 신호에 응답하여 상기 스테이지를 리셋시키기 위한 리세팅 회로를 갖고,
    상기 스테이지들 각각은 선행 스테이지로부터 제어 신호를 수신하기 위한 제어 신호 입력을 갖고, 상기 리세팅 회로는 그 논리 상태를 리셋시키기 위해 상기 제어 신호 입력에 접속된 풀업 또는 풀다운 트랜지스터를 포함하는
    것을 특징으로 하는 클록 펄스 발생기.
  17. 제1항에 있어서, CMOS 집적 회로를 포함하는 것을 특징으로 하는 클록 펄스 발생기.
  18. 제1항에 청구된 클록 펄스 발생기를 포함하는 공간 광 변조기.
  19. 제18항에 있어서, 액정 디바이스를 포함하는 공간 광 변조기.
  20. 제18항에 청구된 공간 광 변조기를 포함하는 디스플레이.
  21. 제19항에 청구된 공간 광 변조기를 포함하는 디스플레이.
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KR (1) KR100349821B1 (ko)
GB (1) GB2343310A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102060044B1 (ko) * 2018-09-13 2019-12-27 아주대학교산학협력단 펄스 드라이버 및 그 구동방법

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6704881B1 (en) 2000-08-31 2004-03-09 Micron Technology, Inc. Method and apparatus for providing symmetrical output data for a double data rate DRAM

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1997025716A1 (fr) * 1996-01-11 1997-07-17 Thomson-Lcd Perfectionnement aux registres a decalage utilisant des transistors 'mis' de meme polarite

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS54161288A (en) * 1978-06-12 1979-12-20 Hitachi Ltd Semiconductor device
JPS5945696A (ja) * 1982-09-08 1984-03-14 Sony Corp 信号伝送回路
JPS5974724A (ja) * 1982-10-21 1984-04-27 Sony Corp パルス発生回路
JPH0634154B2 (ja) * 1983-01-21 1994-05-02 シチズン時計株式会社 マトリクス型表示装置の駆動回路
JPS6066396A (ja) * 1983-09-20 1985-04-16 Fujitsu Ltd シフトレジスタ
US5136622A (en) * 1991-02-28 1992-08-04 Thomson, S.A. Shift register, particularly for a liquid crystal display
US5335254A (en) * 1993-04-27 1994-08-02 Industrial Technology Research Institute, Taiwan Shift register system for driving active matrix display
US5434899A (en) * 1994-08-12 1995-07-18 Thomson Consumer Electronics, S.A. Phase clocked shift register with cross connecting between stages
JP2708006B2 (ja) * 1995-03-31 1998-02-04 日本電気株式会社 薄膜集積回路
US5859630A (en) * 1996-12-09 1999-01-12 Thomson Multimedia S.A. Bi-directional shift register

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1997025716A1 (fr) * 1996-01-11 1997-07-17 Thomson-Lcd Perfectionnement aux registres a decalage utilisant des transistors 'mis' de meme polarite

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102060044B1 (ko) * 2018-09-13 2019-12-27 아주대학교산학협력단 펄스 드라이버 및 그 구동방법

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