JPS6066396A - シフトレジスタ - Google Patents

シフトレジスタ

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JPS6066396A
JPS6066396A JP58172096A JP17209683A JPS6066396A JP S6066396 A JPS6066396 A JP S6066396A JP 58172096 A JP58172096 A JP 58172096A JP 17209683 A JP17209683 A JP 17209683A JP S6066396 A JPS6066396 A JP S6066396A
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JP
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shift register
transistor
circuit
mis
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Yoshihiro Takemae
義博 竹前
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Fujitsu Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、シフトレジスタに関し、特に少数の回路素子
によって構成可能なM、 I Sダイナミックシフトレ
ジスタに関する。
〔技術の背景〕
例えば、MISダイナミックメモリにおいて、各メモリ
セルの記憶データ全更新するいわゆるオートリフレッシ
ュ動作全行なうためには、リフレッシュすべきワード線
の番号をメモリ内部に記憶しておき、このワード線番号
を順次歩進しながら各ワード線に接続されたメモリセル
のりフレッシーを行なう”8袈がある。このように、リ
フレッシ−すべきワード線金順次選択するために、ロー
デコーダと並列的にシフトレジスタを設け、このシフト
レジスタの出力信号によりリフレッシュ丁べきワード線
の選択信号を作成するようにしたメモリ装fFI′は、
本出願人によシすでに1983年6月29日に出願され
た特許出願に記載でh−でいる。
このようなメモリ装置に用いられるソフトレジスタは、
シフトレジスタの全ビットのうち1ビットの114力の
みがts 1 trであり、他のピットの出力はすべて
11 (1//であること全特徴としており、この出力
かが〕 〃である】ビットにより目的とする1本のワー
ド線のみを選択するように構成される。
また、このようなシフトレジスタは半導体基板上におけ
る1段分の回路幅がワード線のピッチ以下であることが
必要であり、一般にワード線のピノf b IIHNに
狭い1ζめ該シフトレジスタの各回路段の構成は極めて
r71]単であpかつ使用する回路素子数が少ないこと
が要求される。
〔従来技術と問題点〕
従来形のソフトレジスタを1、任免ケのパターンのデー
タを記憶し2かつ転送することが可1」ヒであ/−ため
、各回Il!/1段の回路構成が極めて伏雛でありかつ
使用回路素子数が多かった。そのため、各回路段の半導
体基板上における回路幅がかなシ大きく、前述のような
メモリ装u9に用いることができなかった。
〔発明の目的〕
本発明の目的は、前述の従来形における問題点に鑑み、
MISダイナミックシフトレジスタにおいて、各回路段
を3個のMISトランジスタを基本として構成するとい
う構想に基づき、各回路段の回路構成を簡略化して使用
回路素子数全減少させ、それによし半導体基板上におけ
る各回路段の占有幅全減少させることKある。
〔発明の構成〕
そしてこの目的は、本発明によれば互にに続接続された
複数の回路段を有し、各回路段が第1のクロック信号に
よりオンオフ制御され、前段の出力信号が入力される転
送ゲート用の第1のl・ランジスタ、ゲート電極が前記
第Jのトランジスタの出力に接続され、ドレインまたは
ソース電極に前記v、1のクロック信号と相異なる位相
を有する第2のクロックが供給さh、かつソース廿たは
ドレイン電極から出力信号が取り出される第2のトラン
ジスタ、および前記第2のトランジスタと直列接続され
、後段の出力信号によってオンオフ制御烙れる第3のト
ランジスタ、を具備するシフトレジスタを提供すること
によって達成される。
〔発明の実施例〕
川下、図面VCより本発明の詳細な説明する。
第1図は、本発明の1実′IJ10例に係わるシフ)・
レジスタの稿成會示す。同図において、1点鎖線で四重
れた部分か静ソフトレジスタの1段分の回路であり13
つのへil T S )ランジスタQ4 、Qs +Q
aおよび1個のキヤ・ぐシタC2を具備する。
第1図のシフトレジスタは、2つのクロックパルスφ0
およびφ】Vcよってf)jll、御され、これらのク
ロック・ぐルスφ0およびφlは第2図に示すように例
えば互に180度位相の異なるパルスとされる。
−tf、て、クロックパルスφ1汀シフトレジスタの電
源Vss〃ユらV。0 までの振幅を有するのに苅(7
、クロック・やルスφol″I高レベル部分の電圧はV
。Cであるが低レベル部分の雷、圧が1.5Vthとさ
れる。
ここでVthはへIISトランジスタQ4等のしきい値
電圧である。
今、第2図に示すように、前段の出力ノードN2の電位
が高レベルであるとする。そして、時刻t。
においてクロックパルスφ0が低レベル(] 、5V4
h)から高レベル(Vcc)に立ち上がるに応じてトラ
ンジスタQ4がオンとなり、ノードN3の電位が高レベ
ルに上昇する。時刻11において、クロックパルスφ0
が立ち下がると共にクロックパルスφ1 が低レベル(
Vss )から高レベル(Vcc )に立ち上がると、
トランジスタQ5がオンとなりノードN4の電位が高レ
ベルに上昇する。この時、ノードN3の電位はトランジ
スタQ5のブートストラップ効果によpクロックパルス
φlのレベルの、J: 昇K 応じてさらに高レベルの
電圧に上昇する。ノードN4の電圧が」二昇すると前段
のトランジスタQ3がオンとなり、前段の出力ノードN
2の電圧が低レベルに下降する。捷だ、この時点ではク
ロックパルスφoは低レベルであるが、クロッ7/d’
ルスφ0の低レベルの電圧は前述のようK]、5Vth
 ?l′あるから、ノードN2の電圧が低レベルになる
とトランジスタQ4がオンとなシノードN3の電圧全急
速に引き下ける。このようにして、ノード°N2からノ
ードN4への高レベルの電圧の転送が行なわれ、以下同
様の手順で高レベルの電圧が各段に1]1t:を次転送
される。なお、キヤ/ぐシタC2がffffうねている
のは、出力ノードN4における容蓄を後段の入力回路す
なわちノードN5における容缶−よりも充分に大きくす
ることにより前段から後段に電荷を転送する場合の′t
j圧ロフロスなくするためでおる。丑たクロックパルス
φ0の低レベルの電、aJE 1.5 vth となっ
ているため、例えはノードN4の′重圧が高レベルの場
合にクロックパルスφ0か低レベル(]、5Vth)で
あれは次段のノードN5の電圧がo、5Vthとなりト
ランジスタQa ”kカットオフ状態に保つことができ
る。したがって、ノードN6の霜圧全低レベル(Vss
)に保持することが可能になる。もし、クロックパルス
φ0の低レベルの電位が2vth以上である場合はノー
ドN6の電位が788以上に上昇する等の不都合を生ず
る。
クロックツ旬レスφ。の低レベルの電圧UVjhjpも
高くかつ2vth、l:!llも低いことが必要である
ただし、各MIS)ランジスタの定数のばらつき等金考
應するとクロックパルスφ0の低レベルノミ圧は】5■
th付近の値であることが好ましい。
第3図法本発明の他の実施例に係わるシフトレジスタの
」部分の回路分示す。同図の回路〃よ第1図の回路と異
なる点は、入力の転送ゲート用のトランジスタQ4と並
列にトランジスタQ4’d?接続されており、該トラン
ジスタQ4’のゲートには約]、5VB、の値全肩する
電圧vBが印加さね、でいること、および第1図のクロ
ックパルスφOに代えてクロックパルスφ0′が用いら
れている点である。クロックパルスφfl ’ f’l
: 、低レベルの電圧力;クロックパルスφ】と同じV
SSと訟れておυ、クロックパルスφ1を180度位相
シフ)したノ?ルスとほぼ同じ波形を有する・旬トスと
される。その他の部分は第1図の回路と同じであり、同
一参照符号で示されている。
第3図の回路においては、トランジスタQ4およびQ4
′の並列回路によシ第1図の回路におけるトランジスタ
Q4と同じ動作を行なわせている。
すなわち、クロックパルスφ0′が低レベルの場合はト
ランジスタQ4がカットオフしノート“N2とN3の間
はトランジスタQ4/のみが接続されたのと等価に71
−り該トランジスタQ 4rのゲートには】、5Vth
の協“圧vB が印加はれているから、該トランジスタ
Q<”は第1(2)の回路におけるクロ2り・ぐルスφ
。カ低レベル(] 、、5 Vth )の場合における
トランジスタQ4と等価になる。
第3図の回路においてに、クロックパルスφ0′の電圧
レベルを厳簡に規制する必要がなく、該クロックパルス
φ0′の電圧レベルの許容誤差音大きくすること矛)で
きるとい、うオリ点が得られる。
第4白灯、本発明のづらに他の実施例に係わるシフトレ
ジスタの1段分のII″11路を示す。同図の回路灯、
第1図の回路におけるトランジスタQ6 にさらにトラ
ンジスタQ6′お・よびQ6“全追加したものである。
トランジスタQ6とトランジスタQa“はゲートとドレ
インとが互に交差結合されており、後段の出力ノードN
6からの信号はトランジスタQe’に介してトランジス
タQ6”のドレインすなわちノードN4′に入力されて
いる。その他の部分は第1図の回路と同じでおり、同一
参照符号で示されている。
第4図の回路においては、例えばノードN4の高レベル
の電圧が後段の回路に転送され、後段の回路の出力ノー
ドN6が高レベルになるとノードN4’すなわちトラン
ジスタQ6のゲート電圧が高レベルになってノードN4
の電圧kVB8にクランプする。そして、後段の出力ノ
ードN6の高レベルの電圧がさらに後段に転送された後
該ノードN6の笥、圧が低レベルになった場合にも、ノ
ードN4の電圧が低レベルであることによりノードN4
’の電圧が高17ベルとなυしたがってトランジスタQ
6によってノードN4の電圧が常に霜:圧■8Sにクラ
ンプされる。し、たがって、第4図の回路を用いること
により、ノードN4が低レベルである場合に、該ノード
が回路的にフローティング状態となることが防止され該
ノードの電圧がノイズその他によって変動しないためシ
フトレジスタの動作の信頼性全向上させることが可能に
なる。
〔発明の効果〕
このように、本発明によれば、極めて簡単な回路栴成に
よってリングカウンタ形式のシフトレジスタ全措成する
ことが可能になり、また各回路段ごとの半導f1・基板
上における占有幅を極めて短〃・〈することが可能に′
frシ、前述のようにデコーダと並列的に配ト丁゛るち
ら合にも極めて好都合である。
【図面の簡単な説明】
第1図は不発1シ]の1実11m例に係わるシフトレジ
スタを示−r市、勿1回路図、第2図は第1図のシフト
レジスタの動作音が2明するための波形図、そして第3
図および第4図はそizそれ本発明の他の実施例rtc
係わるシフトレジスタを示す霜気回路図でを)る。 Ql r Q2 + Q3 +・・・+ Q9 + Q
6’ + Qa“ ・・・MISトランジスタ、CI 
、 C2、C3,・・・・・キャパシタ、Nl lN2
1N3.・・・ ・・・ノード3、特許出願人 富士通株式会社 特許出珈ノ代理人 弁理士 青 木 朗 弁理士 西 舘 和 之 弁理士 内 1)幸 男 弁理士 山 口 昭 之

Claims (1)

  1. 【特許請求の範囲】 互K ta: h+・接に、された複数の回路段を有し
    、各回路段が 第1のクロック信号によりオンオフ制御さil、前段の
    出力信号が入力さi9.る転送ゲート用の第1のトラン
    ジスタ、 ゲート1扛わzが前記第1のトランジスタの出力に接続
    され、ドレインまたはソース電極に前記第1のクロック
    信号と相異なる位相を有する第2のクロックが供給きれ
    、かつソースまたはドレイン電極から出力信号が取り出
    される第2のトランジスタ、および 前記第2のトランジスタと直列接続され、後段の出力信
    号によってオンオフ制御される第3のトランジスタ、 金具(11r+するシフトレジスタ。
JP58172096A 1983-09-20 1983-09-20 シフトレジスタ Granted JPS6066396A (ja)

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US06/648,506 US4679214A (en) 1983-09-20 1984-09-10 Shift register for refreshing a MIS dynamic memory
EP84306388A EP0138406B1 (en) 1983-09-20 1984-09-19 Shift register
DE8484306388T DE3485260D1 (de) 1983-09-20 1984-09-19 Schieberegister.

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JPH036600B2 JPH036600B2 (ja) 1991-01-30

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