KR850002641A - 시프트 레지스터 - Google Patents

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KR850002641A
KR850002641A KR1019840005491A KR840005491A KR850002641A KR 850002641 A KR850002641 A KR 850002641A KR 1019840005491 A KR1019840005491 A KR 1019840005491A KR 840005491 A KR840005491 A KR 840005491A KR 850002641 A KR850002641 A KR 850002641A
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signal
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요시히로 다께마에
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야마모도 다꾸마
후지쓰 가부시끼 가이샤
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    • G—PHYSICS
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  • Shift Register Type Memory (AREA)

Abstract

내용 없음

Description

시프트 레지스터
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따르는 시프트 레지스터를 사용하는 메모리장치를 예시하는 블록회로도, 제2도는 본 발명의 실시예로서 시프트 레지스터를 예시하는 전기회로도, 제6도는 본 발명의 또 다른 실시예를 예시하는 전기회로도.

Claims (12)

  1. 직렬로 연결된 다수의 회로 스테이지를 가지고 있고 시프트 레지스터를 구동시키기 위해 서로 위상이 다른 제1 및 제2 클럭신호를 수신하며, 상기 회로 스테이지의 각각이 입력신호 및 상기 제1 클럭신호에 반응해서 입력신호를 변환시키기 위한 상기 제1 클럭신호를 수신하도록 기능적으로 연결된 제1 트랜지스터와 상기 입력신호를 수신하도록 기능적으로 연결된 게이트, 소오스 및 드레인을 가지고 있는 제2 트랜지스터 및 상기 출력신호에 반응해서 제1 트랜지스터에 적용된 상기 입력신호를 리세트하기 위한 리세트수단으로 구성되며, 상기 드레인과 소오스중 하나가 상기 제2 클럭신호를 수신하고, 상기 제2 트랜지스터는 상기 입력신호와 상기 제2 클럭신호에 반응해서 상기 소오스와 드레인중 나머지 하나에 출력신호를 공급하며, 입력신호를 공급하는 본 회로 스테이지의 상기 출력신호가 후속 스테이지의 제1 트랜지스터에 적용되는 것을 특징으로 하는 시프트 레지스터.
  2. 제1항에 있어서, 상기 리세트수단이 상기 제2 트랜지스터에 직렬로 연결되고 후속 회로 스테이지의 출력에 의해 온(on)과 오프(off)로 되는 제3 트랜지스터로 구성되는 것을 특징으로 하는 시프트 레지스터.
  3. 제2항에 있어서, 상기 스테이지의 각각이 상기 제3 트랜지스터에 평행하게 연결된 캐퍼시터로 구성되는 것을 특징으로 하는 시프트 레지스터.
  4. 제1항에 있어서, 상기 제1 클럭신호와 상기 제2 클럭신호의 위상이 대략 180도만큼 서로 다르게 되어 있는 것을 특징으로 하는 시프트 레지스터.
  5. 제4항에 있어서, Vth가 상기 제1 트랜지스터의 드레시호울드 전압이라고 할 경우에, 상기 제1 클럭신호가 Vth에서 2Vth의 범위내의 전압과 전력공급 전압사이에 있도록 하는 것을 특징으로 하는 시프트 레지스터.
  6. 제1항에 있어서, Vth가 상기 제1 트랜지스터의 드레시호울드 전압이라고 할 경우에, 상기 회로 스테이지의 각각이 상기 제1 트랜지스터에 평행하게 연결되고 그 게이트가 Vth에서 2Vth까지의 범위내의 바이어스전압을 수신하는 제4 트랜지스터로 구성되는 것을 특징으로 하는 시프트 레지스터.
  7. 제6항에 있어서, 상기 제1 클럭신호와 상기 제2 클럭신호의 위상이 대략 180도만큼 서로 차이가 나는 것을 특징으로 하는 시프트 레지스터.
  8. 제7항에 있어서, 상기 제1 클럭신호의 전압범위가 Vth에서 2Vth까지의 범위를 가진 전압과 전력공급 전압사이에서 존재하는 것을 특징으로 하는 시프트 레지스터.
  9. 제1항에 있어서, 상기 리세트수단이 상기 제2 트랜지스터, 상기 제5 트랜지스터와 교차해서 결합된 제6 트랜지스터 및 상기 제6 트랜지스터에 직렬로 연결되고 후속회로 스테이지에 의해 온과 오프상태로 되는 제7 트랜지스터로 구성되는 것을 특징으로 하는 시프트 레지스터.
  10. 제9항에 있어서, 상기 회로 스테이지의 각각이 상기 제5 트랜지스터에 연결된 캐퍼시터로 구성되는 것을 특징으로 하는 시프트 레지스터.
  11. 제1항에 있어서, 상기 회로 스테이지의 각각이 출력신호를 기억하기 위한 상기 제2 트랜지스터의 출력신호에 의해 구동된 레치회로로 구성되며, 상기 리세트수단이 상기 레치회로가 출력회로를 기억한 후에 상기 제1 트랜지스터에 적용된 입력신호를 리세트하기 위한 제1 리세트수단 및 상기 래치회로에 기억된 데이타에 의존하는 상기 제1 트랜지스터의 상기 게이트에서 그리고 상기 제2 클럭신호에 응해서 입력신호를 리세트하기 위한 제2 리세트수단으로 구성되는 것을 특징으로 하는 시프트 레지스터.
  12. ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019840005491A 1983-09-20 1984-09-07 시프트 레지스터 KR890002961B1 (ko)

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JP58-172096 1983-09-20
JP58172096A JPS6066396A (ja) 1983-09-20 1983-09-20 シフトレジスタ

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KR890002961B1 KR890002961B1 (ko) 1989-08-14

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ID=15935462

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JP (1) JPS6066396A (ko)
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EP0138406A3 (en) 1987-06-03
JPS6066396A (ja) 1985-04-16
KR890002961B1 (ko) 1989-08-14
EP0138406B1 (en) 1991-11-13
EP0138406A2 (en) 1985-04-24
JPH036600B2 (ko) 1991-01-30
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