KR920001841A - 파워 온 리셋트 회로 - Google Patents

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KR920001841A
KR920001841A KR1019910010794A KR910010794A KR920001841A KR 920001841 A KR920001841 A KR 920001841A KR 1019910010794 A KR1019910010794 A KR 1019910010794A KR 910010794 A KR910010794 A KR 910010794A KR 920001841 A KR920001841 A KR 920001841A
Authority
KR
South Korea
Prior art keywords
power
gate
connects
reset circuit
power source
Prior art date
Application number
KR1019910010794A
Other languages
English (en)
Inventor
히사시 하시모또
도시야 가또
Original Assignee
아오이 죠이찌
가부시끼가이샤 도시바
다께다이 마사다까
도시바 마이크로일렉트로닉스 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 아오이 죠이찌, 가부시끼가이샤 도시바, 다께다이 마사다까, 도시바 마이크로일렉트로닉스 가부시끼가이샤 filed Critical 아오이 죠이찌
Publication of KR920001841A publication Critical patent/KR920001841A/ko

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Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
    • H03K17/223—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking

Landscapes

  • Electronic Switches (AREA)
  • Logic Circuits (AREA)
  • Manipulation Of Pulses (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

내용 없음

Description

파워 온 리셋트 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 한 실시예에 관한 파워 온 리셋트 회로의 회로도.
제2도는 증가형 n채널 MOS 트랜지스터에 있어서 게이트 용량을 설명하기 위한 도면.
제3도는 게이트-소스간 전압과 게이트 용량과의 관계를 도시한 도면.

Claims (3)

  1. 전원 전압 투입후, 소정 신호를 발생하는 시간을 일정하게 지연시키기 위한 지연 수단을 구비하는 파워 온 리셋트 회로에 있어서, 상기 지연 수단에 증가형 트랜지스터(12)의 게이트 용량을 이용하는 것을 특징으로 하는 파워 온 리셋트 회로.
  2. 게이트를 제1전원(VDD)에 부하(10)을 통해 접속하고, 소스, 드레인, 및 백게이트를 각각 제2전원(GND)에 접속하는 증가형 트랜지스터(12), 및 상기 부하와 상기 게이트와의 접속점에 한끝을 접속하고, 다른 끝을 출력단(OUT)에 접속하는 신호 생성회로(14)를 포함하는 것을 특징으로 하는 파워 온 리셋트 회로.
  3. 제2항에 있어서, 상기 부하(10)이 상기 소스를 상기 제1전원에 접속하고, 상기 드레인을 상기 접속점에 접속하며, 상기 게이트를 제2전원에 접속하고, 상기 백 게이트를 상기 제1전원에 접속하는 트랜지스터로 구성되는 것을 특징으로 하는 파워 온 리셋트 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019910010794A 1990-06-28 1991-06-27 파워 온 리셋트 회로 KR920001841A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2171212A JPH0458555A (ja) 1990-06-28 1990-06-28 パワーオンリセット回路
JP2-171212 1990-06-28

Publications (1)

Publication Number Publication Date
KR920001841A true KR920001841A (ko) 1992-01-30

Family

ID=15919117

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019910010794A KR920001841A (ko) 1990-06-28 1991-06-27 파워 온 리셋트 회로

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EP (1) EP0464667A3 (ko)
JP (1) JPH0458555A (ko)
KR (1) KR920001841A (ko)

Cited By (1)

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Also Published As

Publication number Publication date
JPH0458555A (ja) 1992-02-25
EP0464667A3 (en) 1992-04-22
EP0464667A2 (en) 1992-01-08

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