KR960036312A - 시프트 레지스터 - Google Patents

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아이스맷 아라 휴크 루퀴야
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Abstract

액정 디스플레이 주사하기 시프트 레지스터는 종속 스테이지를 포함한다. 주어진 한 스테이지는 종속 스테이지의 체인 내에 스테이지 업스트림의 출력 멀스에 응답하게 되는 입력 트랜지스터 스위치로 형성된다. 주어진 스테이지의 출력 펄스는 푸시-풀 증폭기의 풀-업 트랜지스터에서 발생된다. 주어진 스테이지의 스테이지 다운 스트림의 출력 신호에 응답하는 제3트랜지스터는 풀-다운 트랜지스터가 전도 상태로 되도록 풀-다운 트랜지스터의 게이트 전극에 제어 신호를 인가한다.

Description

시프트 래지스터
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 구체화에 제2도의 시프트 레지스터에 이용될 수있는 시프트 래지스터 스테이지의 개략도, 제4도는 본 발명을 구체화하여 제2도의 회로에 이용되는 임계 전압 보상 장치의 개략도.

Claims (3)

  1. 다수의 위상 시프트된 클럭 신호의 소스 ; 다수의 종속 스테이지를 구비하는데, 다수의 종속 스테이지중 주어진 한 스테이지가, 상기 주어진 스테이지의 출력에서 출력 펄스를 발생하기 위해 상기 클럭 신호의 제1클럭 신호에 응답되는 푸시-폴 증폭기의 제1트랜지스터와, 상기 출력 펄스의 비활성 레벨로 상기 출력을 클래핑하기 위해 상기 주어진 스테이지의 상기-출력에 결합된 산기 푸시-폴 증폭기의 제2트랜지스터를 구비하는 다수의 종속 스테이지를 포함하는 시프트 레지스터에 있어서, 상기 종속 스테이지중 상기 주어진 스테이지는, 상기 제1클럭 신호에 대하여 위상 시프트된 클럭 신호가 상기 제1클럭 신호에 대하여 위상 시프트된 신호가 상기 제1트랜지스터의 제어 전극에서 제어 신호를 생성하기 위해 발생할 때, 상기 종속 스테이지의 제2의 출력에서 전개되는 출력 펄스에 응답하는 응답부를 포함하고, 상기 제어 신호는 상기 제1클럭 신호의 활설화 레벨이 발생할 때 상기 주어진 스테이지의 상기 출력 펄스를 발생하기 위해 상기 제1트랜지스터를 조정하며, 상기 제2트랜지스터에 제어 신호를 인가하기 위해 상기 주어진 스테이지의 스테이지 다운스트림 출력 펄스에 응답하게 되는 스위칭 제3트랜지스터를 포함하는 것을 특징으로 하는 시프트 레지스터.
  2. 제1항에 있어서, 상기 제어 신호는 상기 출력을 클램프하기 위해 저도 상태로 상기 제2트랜지스터를 조정하는 것을 특징으로 하는 시프트 레지스터.
  3. 제2항에 있어서, 상기 주어진 스테이지의 상기 스테이지 다운스트림의 상기 출력 펄서는 낮은 듀티 사이클을 갖는 제2트랜지스터를 턴-온시키고 상기 제2트랜지스터는 높은 듀티 사이클을 갖는 상기 제1트랜지스터를 전도시키는 캐패시턴스 내의 전하를 저장하는 것을 특징으로 하는 시프트 레지스터.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019960006287A 1995-03-06 1996-03-06 시프트 레지스터 KR960036312A (ko)

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