JPH0660685A - シフトレジスタ回路 - Google Patents
シフトレジスタ回路Info
- Publication number
- JPH0660685A JPH0660685A JP4210497A JP21049792A JPH0660685A JP H0660685 A JPH0660685 A JP H0660685A JP 4210497 A JP4210497 A JP 4210497A JP 21049792 A JP21049792 A JP 21049792A JP H0660685 A JPH0660685 A JP H0660685A
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Abstract
(57)【要約】
【目的】 本発明はシフトレジスタ回路に関し、出力イ
ンピーダンスが充分に低く、雑音の混入を低減できるこ
とを目的とする。 【構成】 駆動トランジスタ（Ｑ2 ）は、入来するデー
タを容量に蓄積し駆動クロックの入来時に上記蓄積した
データに応じてスイッチングしデータを出力端子（１
３）より出力する。伝達トランジスタ（Ｑ3 ）は、上記
駆動トランジスタの出力データに応じてスイッチングし
て上記出力データを次段に伝達する。リセットトランジ
スタ（Ｑ1 ）は、上記容量に蓄積されたデータをリセッ
トする。インバータ（２０）は、出力端子（１３）の出
力データを反転する。負荷トランジスタ（Ｑ5 ）は上記
インバータで反転されたデータに基づき駆動トランジス
タ（Ｑ2 ）と逆相でスイッチングして上記出力端子の出
力インピーダンスを低下する。
ンピーダンスが充分に低く、雑音の混入を低減できるこ
とを目的とする。 【構成】 駆動トランジスタ（Ｑ2 ）は、入来するデー
タを容量に蓄積し駆動クロックの入来時に上記蓄積した
データに応じてスイッチングしデータを出力端子（１
３）より出力する。伝達トランジスタ（Ｑ3 ）は、上記
駆動トランジスタの出力データに応じてスイッチングし
て上記出力データを次段に伝達する。リセットトランジ
スタ（Ｑ1 ）は、上記容量に蓄積されたデータをリセッ
トする。インバータ（２０）は、出力端子（１３）の出
力データを反転する。負荷トランジスタ（Ｑ5 ）は上記
インバータで反転されたデータに基づき駆動トランジス
タ（Ｑ2 ）と逆相でスイッチングして上記出力端子の出
力インピーダンスを低下する。
Description
【０００１】
【産業上の利用分野】本発明はシフトレジスタ回路に関
し、特にラインアドレス型固体撮像素子のスキャナとし
て用いるシフトレジスタ回路に関する。
し、特にラインアドレス型固体撮像素子のスキャナとし
て用いるシフトレジスタ回路に関する。
【０００２】ＭＯＳ型素子に代表されるラインアドレス
型固体撮像素子では、二次元に配置された画素を一行ず
つ選択し、信号を読み出す。このように画素を一行ずつ
順次選択するためのスキャナとして用いるシフトレジス
タが用いられる。近年、固体撮像素子は画素数の増加に
加え、チップの小型化、低消費電力、低雑音が求められ
ている。それに伴いラインアドレス型固体撮像素子では
シフトレジスタも小型で低消費電力、低雑音であること
が要望されている。
型固体撮像素子では、二次元に配置された画素を一行ず
つ選択し、信号を読み出す。このように画素を一行ずつ
順次選択するためのスキャナとして用いるシフトレジス
タが用いられる。近年、固体撮像素子は画素数の増加に
加え、チップの小型化、低消費電力、低雑音が求められ
ている。それに伴いラインアドレス型固体撮像素子では
シフトレジスタも小型で低消費電力、低雑音であること
が要望されている。
【０００３】
【従来の技術】従来より特公昭６２−５９３９９号公報
に記載の如く、ｎチャネルＭＯＳトランジスタのみで小
型に構成でき、かつＣＭＯＳ構成なみの低消費電力で動
作する図３に示す如きシフトレジスタがある。
に記載の如く、ｎチャネルＭＯＳトランジスタのみで小
型に構成でき、かつＣＭＯＳ構成なみの低消費電力で動
作する図３に示す如きシフトレジスタがある。
【０００４】図３において、端子１０ａ，１０ｂ，１０
ｃには例えばＨレベル期間が１／６周期で互いに位相が
１／３周期遅れた関係のシフトクロックφ1 ，φ2 ，φ
3 が入来し、端子１１は電源ＶS に接続され、端子１２
にデータφDTが入来する。
ｃには例えばＨレベル期間が１／６周期で互いに位相が
１／３周期遅れた関係のシフトクロックφ1 ，φ2 ，φ
3 が入来し、端子１１は電源ＶS に接続され、端子１２
にデータφDTが入来する。
【０００５】シフトレジスタの各ビットはｎチャネルＭ
ＯＳトランジスタＱ1 ，Ｑ2 ，Ｑ3で構成されている。
第１ビットでは、クロックφ2 のＨレベル期間にトラン
ジスタＱ1 が導通してトランジスタＱ2 のゲート・ソー
ス間容量が放電されてトランジスタＱ2 のゲートは電圧
ＶS つまりＬレベルにリセットされ次にクロックφ2が
Ｌレベルとなると端子１２よりｎチャネルＭＯＳトラン
ジスタＱ0 を通して供給されるデータφDTがＨレベルの
ときトランジスタＱ2 のゲート・ソース間容量が充電さ
れて蓄積され、蓄積されたデータφDTがＨレベル（又は
Ｌレベル）のときシフトクロックφ1 のＨレベル期間に
トランジスタＱ1 が導通（又は遮断）してトランジスタ
Ｑ2 のソースはＨレベル（又はＬレベル）となり、これ
が出力データφout1としてトランジスタＱ3 から第２ビ
ットに供給されると共に、端子１３より負荷つまり固体
撮像素子の第１ラインの複数のトランジスタのゲートが
接続された信号線に供給される。
ＯＳトランジスタＱ1 ，Ｑ2 ，Ｑ3で構成されている。
第１ビットでは、クロックφ2 のＨレベル期間にトラン
ジスタＱ1 が導通してトランジスタＱ2 のゲート・ソー
ス間容量が放電されてトランジスタＱ2 のゲートは電圧
ＶS つまりＬレベルにリセットされ次にクロックφ2が
Ｌレベルとなると端子１２よりｎチャネルＭＯＳトラン
ジスタＱ0 を通して供給されるデータφDTがＨレベルの
ときトランジスタＱ2 のゲート・ソース間容量が充電さ
れて蓄積され、蓄積されたデータφDTがＨレベル（又は
Ｌレベル）のときシフトクロックφ1 のＨレベル期間に
トランジスタＱ1 が導通（又は遮断）してトランジスタ
Ｑ2 のソースはＨレベル（又はＬレベル）となり、これ
が出力データφout1としてトランジスタＱ3 から第２ビ
ットに供給されると共に、端子１３より負荷つまり固体
撮像素子の第１ラインの複数のトランジスタのゲートが
接続された信号線に供給される。
【０００６】端子１３には複数のトランジスタのゲート
が接続され、シフトレジスタの端子１３の負荷は容量負
荷であるため、トランジスタＱ2 が遮断してＬレベルを
出力する場合は出力インピーダンスが非常に高くなり、
フローティング状態に近くなるため、雑音が混入しやす
くなる。
が接続され、シフトレジスタの端子１３の負荷は容量負
荷であるため、トランジスタＱ2 が遮断してＬレベルを
出力する場合は出力インピーダンスが非常に高くなり、
フローティング状態に近くなるため、雑音が混入しやす
くなる。
【０００７】これを改善するものとして特開平２−１８
７９９８号公報により、図４に示す如きシフトレジスタ
がある。図４では端子１３の負荷として端子１３と電源
ＶSの端子１４との間にｎチャネルＭＯＳトランジスタ
Ｑ4 を接続し、このトランジスタＱ4 のゲートに端子１
５より電圧ＶG を印加してトランジスタＱ4 が所定の導
通抵抗を持つ状態で導通させている。これにより端子１
３よりＬレベルを出力する際の出力インピーダンスはト
ランジスタＱ4 の導通抵抗となって出力インピーダンス
を低下させることができる。
７９９８号公報により、図４に示す如きシフトレジスタ
がある。図４では端子１３の負荷として端子１３と電源
ＶSの端子１４との間にｎチャネルＭＯＳトランジスタ
Ｑ4 を接続し、このトランジスタＱ4 のゲートに端子１
５より電圧ＶG を印加してトランジスタＱ4 が所定の導
通抵抗を持つ状態で導通させている。これにより端子１
３よりＬレベルを出力する際の出力インピーダンスはト
ランジスタＱ4 の導通抵抗となって出力インピーダンス
を低下させることができる。
【０００８】
【発明が解決しようとする課題】図４の回路ではトラン
ジスタＱ4 はＨレベル出力時及びＬレベル出力時共に導
通しているため、トランジスタＱ4 の導通抵抗を小さく
するとＨレベル出力を行なえなくなるのでトランジスタ
Ｑ4 の導通抵抗はある程度大きくする必要がある。
ジスタＱ4 はＨレベル出力時及びＬレベル出力時共に導
通しているため、トランジスタＱ4 の導通抵抗を小さく
するとＨレベル出力を行なえなくなるのでトランジスタ
Ｑ4 の導通抵抗はある程度大きくする必要がある。
【０００９】しかし、固体撮像素子の画素数が増加する
に従って端子１３の負荷容量が増加し、図４の回路では
出力インピーダンスの低下が不充分で雑音が混入しやす
いという問題があった。
に従って端子１３の負荷容量が増加し、図４の回路では
出力インピーダンスの低下が不充分で雑音が混入しやす
いという問題があった。
【００１０】本発明は上記の点に鑑みなされたもので、
出力インピーダンスが充分に低く、雑音の混入を低減で
きるシフトレジスタ回路を提供することを目的とする。
出力インピーダンスが充分に低く、雑音の混入を低減で
きるシフトレジスタ回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明のシフトレジスタ
回路は、入来するデータを容量に蓄積し、駆動クロック
の入来時に上記蓄積したデータに応じてスイッチングし
データを出力端子より出力する駆動トランジスタと、上
記駆動トランジスタの出力データに応じてスイッチング
して上記出力データを次段に伝達する伝達トランジスタ
と、上記容量に蓄積されたデータをリセットするリセッ
トトランジスタとで各ビットを構成したシフトレジスタ
回路において、上記出力端子の出力データを反転するイ
ンバータと、上記インバータで反転されたデータに基づ
き上記駆動トランジスタと逆相でスイッチングして上記
出力端子の出力インピーダンスを低下する負荷トランジ
スタとを有する。
回路は、入来するデータを容量に蓄積し、駆動クロック
の入来時に上記蓄積したデータに応じてスイッチングし
データを出力端子より出力する駆動トランジスタと、上
記駆動トランジスタの出力データに応じてスイッチング
して上記出力データを次段に伝達する伝達トランジスタ
と、上記容量に蓄積されたデータをリセットするリセッ
トトランジスタとで各ビットを構成したシフトレジスタ
回路において、上記出力端子の出力データを反転するイ
ンバータと、上記インバータで反転されたデータに基づ
き上記駆動トランジスタと逆相でスイッチングして上記
出力端子の出力インピーダンスを低下する負荷トランジ
スタとを有する。
【００１２】
【作用】本発明においては、負荷トランジスタを出力端
子のＬレベル出力時にのみ導通させることにより、負荷
トランジスタの導通抵抗を小さくでき、これによって出
力端子の出力インピーダンスをＬレベル出力時、Ｈレベ
ル出力時共に充分に低下できる。
子のＬレベル出力時にのみ導通させることにより、負荷
トランジスタの導通抵抗を小さくでき、これによって出
力端子の出力インピーダンスをＬレベル出力時、Ｈレベ
ル出力時共に充分に低下できる。
【００１３】
【実施例】図１は本発明回路の第１実施例の回路図を示
す。同図中、図３，図４と同一部分には同一符号を付
し、その説明を省略する。
す。同図中、図３，図４と同一部分には同一符号を付
し、その説明を省略する。
【００１４】図１において、シフトレジスタの各ビット
はｎチャネルＭＯＳトランジスタであるリセットトラン
ジスタＱ1 と駆動トランジスタＱ2 と伝達トランジスタ
Ｑ3と負荷トランジスタＱ5 及びインバータ２０により
構成されている。負荷のトランジスタＱ5 はソースを電
源ＶS の端子１４に接続され、ドレインを端子１３に接
続されている。インバータ２０は端子１３の信号レベル
を反転してトランジスタＱ5 のゲートに供給する。
はｎチャネルＭＯＳトランジスタであるリセットトラン
ジスタＱ1 と駆動トランジスタＱ2 と伝達トランジスタ
Ｑ3と負荷トランジスタＱ5 及びインバータ２０により
構成されている。負荷のトランジスタＱ5 はソースを電
源ＶS の端子１４に接続され、ドレインを端子１３に接
続されている。インバータ２０は端子１３の信号レベル
を反転してトランジスタＱ5 のゲートに供給する。
【００１５】ここで、第１ビットではトランジスタＱ2
のゲート・ソース間容量にＨレベルのデータが蓄積され
ている場合、シフトクロックφ1 のＨレベル期間にトラ
ンジスタＱ2 が導通し、トランジスタＱ2 のソースはＨ
レベルとなり、これが出力データφout1としてトランジ
スタＱ3 から第２ビットに供給されると共に端子１３よ
り出力される。この場合はＨレベルの出力データφout1
がインバータ２０で反転されてゲートに供給されている
トランジスタＱ5 は遮断している。このときの端子１３
の出力インピーダンスは略トランジスタＱ2 の導通抵抗
で非常に小さい。
のゲート・ソース間容量にＨレベルのデータが蓄積され
ている場合、シフトクロックφ1 のＨレベル期間にトラ
ンジスタＱ2 が導通し、トランジスタＱ2 のソースはＨ
レベルとなり、これが出力データφout1としてトランジ
スタＱ3 から第２ビットに供給されると共に端子１３よ
り出力される。この場合はＨレベルの出力データφout1
がインバータ２０で反転されてゲートに供給されている
トランジスタＱ5 は遮断している。このときの端子１３
の出力インピーダンスは略トランジスタＱ2 の導通抵抗
で非常に小さい。
【００１６】次に、トランジスタＱ2 のゲート・ソース
間容量にＬレベルのデータが蓄積されている場合、トラ
ンジスタＱ2 は遮断され、シフトクロックφ1 のＨレベ
ル期間もトランジスタＱ2 のソースはＬレベルとなり、
これが出力データφout1として端子１３より出力され
る。この場合はＬレベルの出力データφout1がインバー
タ２０で反転されてゲートに供給されているトランジス
タＱ5 が導通するために、端子１３は電圧ＶS となり、
端子１３の出力インピーダンスはトランジスタＱ 5 の導
通抵抗でＨレベル出力時と同一で非常に小さい。
間容量にＬレベルのデータが蓄積されている場合、トラ
ンジスタＱ2 は遮断され、シフトクロックφ1 のＨレベ
ル期間もトランジスタＱ2 のソースはＬレベルとなり、
これが出力データφout1として端子１３より出力され
る。この場合はＬレベルの出力データφout1がインバー
タ２０で反転されてゲートに供給されているトランジス
タＱ5 が導通するために、端子１３は電圧ＶS となり、
端子１３の出力インピーダンスはトランジスタＱ 5 の導
通抵抗でＨレベル出力時と同一で非常に小さい。
【００１７】このように、トランジスタＱ5 を端子１３
のＬレベル出力時にのみ導通させることにより、トラン
ジスタＱ5 の導通抵抗を小さくでき、これによって端子
１３の出力インピーダンスをＬレベル出力時、Ｈレベル
出力時共に充分に低下できる。
のＬレベル出力時にのみ導通させることにより、トラン
ジスタＱ5 の導通抵抗を小さくでき、これによって端子
１３の出力インピーダンスをＬレベル出力時、Ｈレベル
出力時共に充分に低下できる。
【００１８】インバータ２０は一般のｎチャネルＭＯＳ
トランジスタ回路を使用する。このときはインバータ２
０の入力つまり端子１３がＨレベルのときにのみインバ
ータ２０に駆動電流が流れる。しかし、固体撮像素子の
スキャナとしてシフトレジスタを用いるときはその１ビ
ットだけがＨレベル出力であるためインバータ２０によ
る消費電力の増加は無視できる。
トランジスタ回路を使用する。このときはインバータ２
０の入力つまり端子１３がＨレベルのときにのみインバ
ータ２０に駆動電流が流れる。しかし、固体撮像素子の
スキャナとしてシフトレジスタを用いるときはその１ビ
ットだけがＨレベル出力であるためインバータ２０によ
る消費電力の増加は無視できる。
【００１９】図２は本発明回路の第２実施例の回路図を
示す。同図中、図１と同一部分には同一符号を付し、そ
の説明を省略する。図２において、図１と異なる点はイ
ンバータ２０の入力が端子１３の代わりにトランジスタ
Ｑ2 のゲートとされている点である。
示す。同図中、図１と同一部分には同一符号を付し、そ
の説明を省略する。図２において、図１と異なる点はイ
ンバータ２０の入力が端子１３の代わりにトランジスタ
Ｑ2 のゲートとされている点である。
【００２０】ここで、第１ビットではトランジスタＱ2
のゲート・ソース間容量にＨレベルのデータが蓄積され
ている場合、シフトクロックφ1 がＨレベルとなる以前
にトランジスタＱ5 が遮断して端子１３は電源ＶS から
切離されシフトクロックφ1のＨレベル期間にトランジ
スタＱ2 が導通すると、トランジスタＱ2 のソースはＨ
レベルとなり、これが出力データφout1としてトランジ
スタＱ3 から第２ビットに供給されると共に端子１３よ
り出力される。このときの端子１３の出力インピーダン
スはトランジスタＱ2 の導通抵抗で非常に小さい。
のゲート・ソース間容量にＨレベルのデータが蓄積され
ている場合、シフトクロックφ1 がＨレベルとなる以前
にトランジスタＱ5 が遮断して端子１３は電源ＶS から
切離されシフトクロックφ1のＨレベル期間にトランジ
スタＱ2 が導通すると、トランジスタＱ2 のソースはＨ
レベルとなり、これが出力データφout1としてトランジ
スタＱ3 から第２ビットに供給されると共に端子１３よ
り出力される。このときの端子１３の出力インピーダン
スはトランジスタＱ2 の導通抵抗で非常に小さい。
【００２１】次に、トランジスタＱ2 のゲート・ソース
間容量にＬレベルのデータが蓄積されている場合、シフ
トクロックφ1 がＨレベルとなる以前にトランジスタＱ
5 が導通して端子１３を電圧ＶS つまりＬレベルとす
る。シフトクロックφ1 のＨレベル期間もトランジスタ
Ｑ2 は遮断され、トランジスタＱ2 のソースはＬレベル
となり、これが出力データφout1としてトランジスタＱ
3 から第２ビットに供給されると共に端子１３より出力
される。このときの端子１３の出力インピーダンスはト
ランジスタＱ5 の導通抵抗で非常に小さい。
間容量にＬレベルのデータが蓄積されている場合、シフ
トクロックφ1 がＨレベルとなる以前にトランジスタＱ
5 が導通して端子１３を電圧ＶS つまりＬレベルとす
る。シフトクロックφ1 のＨレベル期間もトランジスタ
Ｑ2 は遮断され、トランジスタＱ2 のソースはＬレベル
となり、これが出力データφout1としてトランジスタＱ
3 から第２ビットに供給されると共に端子１３より出力
される。このときの端子１３の出力インピーダンスはト
ランジスタＱ5 の導通抵抗で非常に小さい。
【００２２】図１の実施例では端子１３の出力信号がＬ
レベルからＨレベルに変化するときトランジスタＱ2 が
導通して端子１３が完全にＨレベルとなった後、これか
ら遅れてトランジスタＱ5 が完全に遮断されるため、端
子１３の出力信号の立上がりが遅れるが、図２の実施例
ではトランジスタＱ2 が導通する前にトランジスタＱ 5
が遮断されて、この後トランジスタＱ2 の導通と同時に
端子１３の出力信号が立上がり、遅れが生じない。
レベルからＨレベルに変化するときトランジスタＱ2 が
導通して端子１３が完全にＨレベルとなった後、これか
ら遅れてトランジスタＱ5 が完全に遮断されるため、端
子１３の出力信号の立上がりが遅れるが、図２の実施例
ではトランジスタＱ2 が導通する前にトランジスタＱ 5
が遮断されて、この後トランジスタＱ2 の導通と同時に
端子１３の出力信号が立上がり、遅れが生じない。
【００２３】
【発明の効果】上述の如く、本発明のシフトレジスタ回
路によれば、出力インピーダンスが充分に低く、雑音の
混入を低減でき、実用上きわめて有用である。
路によれば、出力インピーダンスが充分に低く、雑音の
混入を低減でき、実用上きわめて有用である。
【図１】本発明回路の回路図である。
【図２】本発明回路の回路図である。
【図３】従来回路の回路図である。
【図４】従来回路の回路図である。
１３ 出力端子 Ｑ1 リセットトランジスタ Ｑ2 駆動トランジスタ Ｑ3 伝達トランジスタ Ｑ5 負荷トランジスタ
Claims (2)
- 【請求項１】 入来するデータを容量に蓄積し、駆動ク
ロックの入来時に上記蓄積したデータに応じてスイッチ
ングしデータを出力端子（１３）より出力する駆動トラ
ンジスタ（Ｑ2 ）と、 上記駆動トランジスタの出力データに応じてスイッチン
グして上記出力データを次段に伝達する伝達トランジス
タ（Ｑ3 ）と、 上記容量に蓄積されたデータをリセットするリセットト
ランジスタ（Ｑ1 ）とで各ビットを構成したシフトレジ
スタ回路において、 上記出力端子の出力データを反転するインバータ（２
０）と、 上記インバータで反転されたデータに基づき上記駆動ト
ランジスタと逆相でスイッチングして上記出力端子の出
力インピーダンスを低下する負荷トランジスタ（Ｑ5 ）
とを有することを特徴とするシフトレジスタ回路。 - 【請求項２】 上記インバータ（２０）は容量に蓄積さ
れたデータを反転することを特徴とする請求項１記載の
シフトレジスタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4210497A JPH0660685A (ja) | 1992-08-06 | 1992-08-06 | シフトレジスタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4210497A JPH0660685A (ja) | 1992-08-06 | 1992-08-06 | シフトレジスタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0660685A true JPH0660685A (ja) | 1994-03-04 |
Family
ID=16590340
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4210497A Withdrawn JPH0660685A (ja) | 1992-08-06 | 1992-08-06 | シフトレジスタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0660685A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960036312A (ko) * | 1995-03-06 | 1996-10-28 | 에릭 피. 헤르만 | 시프트 레지스터 |
| JP2004326999A (ja) * | 2003-04-29 | 2004-11-18 | Ind Technol Res Inst | シフトレジスタユニットおよびこれを含んでなるシフトレジスタ回路 |
| KR100755589B1 (ko) * | 2005-03-30 | 2007-09-06 | 엡슨 이미징 디바이스 가부시키가이샤 | 표시 장치 |
-
1992
- 1992-08-06 JP JP4210497A patent/JPH0660685A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960036312A (ko) * | 1995-03-06 | 1996-10-28 | 에릭 피. 헤르만 | 시프트 레지스터 |
| JP2004326999A (ja) * | 2003-04-29 | 2004-11-18 | Ind Technol Res Inst | シフトレジスタユニットおよびこれを含んでなるシフトレジスタ回路 |
| KR100755589B1 (ko) * | 2005-03-30 | 2007-09-06 | 엡슨 이미징 디바이스 가부시키가이샤 | 표시 장치 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991102 |