JP2005286797A - 信号生成回路 - Google Patents

Abstract

【課題】生成するパルスのタイミングに依存しない回路配置を実現する。
【解決手段】シフトレジスタ１０は、複数段のレジスタ１１〜１ｎを有し、フリップフロップ２０により生成されるスタートパルスＳＰを、クロック信号ＣＬＫが入力される度に後段のレジスタへ伝達していく。同期信号がＨｉになると、スタートパルスＳＰがＨｉに遷移する。初段のレジスタ１１の出力ＯＵＴ１がＨｉに遷移すると、フリップフロップ２０のリセット端子がＨｉに遷移するため、スタートパルスＳＰがリセットされてＬｏに遷移する。即ち、同期信号のＨｉにより立ち上がったスタートパルスＳＰが、初段のレジスタ１１の出力ＯＵＴ１のＨｉにより立ち下がる。
【選択図】図１

Description

本発明は、信号生成回路に関し、特に、シフトレジスタに入力するスタートパルスを生成する信号生成回路に関する。

近年、液晶ディプレイや有機ＥＬディスプレイ等の薄型ディスプレイが普及してきている。それらの表示パネルをアクティブに駆動する回路も提案されており、そのような回路の多くには、シフトレジスタが用いられる。シフトレジスタは、入力されるスタートパルスを、各レジスタに入力されるシフト用のクロックパルスに従って、後段のレジスタにシフトしていく回路素子である。特許文献１の図１には、パルスを生成する回路が記載されている。
特開平６−２３２７３８号公報

しかしながら、上記特許文献１の図１は、パルス発生部６１０、カウンタ部６２０、自走部６３０、およびＯＲゲート６５０と多くの回路素子を経てパルスを生成している。このような回路構成では、生成するパルスのタイミングを変更したい場合、カウンタ部６２０や自走部６３０を設計し直さなければならなく、回路設計に手間がかかるという問題がある。また、回路配置が変わるとトランジスタが占める面積も変わり、タイミングによっては回路が複雑になり回路面積が大きくなってしまうという問題がある。

本発明はこうした状況に鑑みなされたものであり、その目的は、生成するパルスのタイミングに依存しない回路配置が可能な信号生成回路を提供することである。

本発明ある態様は、信号生成回路である。この回路は、スタートパルスによってシフト動作を開始するシフトレジスタに入力する、スタートパルスのアクティブ状態からインアクティブ状態へ戻すための制御を、シフトレジスタの出力によって行う。「インアクティブ状態に戻すための制御」には、立ち下がり制御を含む。本態様によれば、スタートパルスのインアクティブ状態に戻すための制御を外部信号により生成する必要がないため、生成するパルスのタイミングに依存しない回路構成をとることができる。

本発明の別の態様も、信号生成回路である。この回路は、２つの入力の交番動作により出力が変化するフリップフロップからシフトレジスタに入力するスタートパルスのアクティブ状態、またはアクティブ状態に遷移可能な状態への制御を、フリップフロップの入力の一方に入力される外部からの信号によって行い、スタートパルスのインアクティブ状態へ戻すための制御を、フリップフロップの入力の他方に入力されるシフトレジスタの出力によって行う。「外部からの信号」には、所定の同期信号を含む。本態様によれば、スタートパルスのインアクティブ状態に戻すための制御を外部信号により生成する必要がないため、生成するパルスのタイミングに変更があっても、フリップフロップの構成を変更する必要がない。

シフトレジスタの出力は、本シフトレジスタ内の初段のレジスタの出力であるとよい。これによれば、初段のレジスタの出力によりスタートパルスがインアクティブ状態に戻るため、このスタートパルスが伝達されるシフトレジスタ内の各レジスタから出力されるパルス出力が、それぞれ重なり合わない形の波形となる。

本発明のさらに別の態様も、信号生成回路である。この回路は、表示装置に表示すべき画像信号を順次サンプリングするためのパルスを生成する第１のシフトレジスタと、第１のシフトレジスタの周回状態に応じて供給される信号を受けて、スタートパルスが伝達し、画像信号の書込ラインを切り替えるためのパルスを生成する第２のシフトレジスタと、２つの入力の交番動作により出力が変化し、該出力によって第２のシフトレジスタに入力するスタートパルスを制御するフリップフロップと、を有し、スタートパルスのアクティブ状態、またはアクティブ状態に遷移可能な状態への制御を、フリップフロップの入力の一方に入力される外部からの信号によって行い、スタートパルスのインアクティブ状態へ戻すための制御を、フリップフロップの入力の他方に入力される第２のシフトレジスタの出力によって行う。

本態様によれば、表示装置の駆動部分で使用されるパルスの生成を複数のシフトレジスタを用いて行うことから、書込ラインに対して段数の少ないシフトレジスタでよく、回路面積を縮小することができる。また、切替用のシフトレジスタのスタートパルスをフリップフロップで構成することにより、表示装置のパネル部分に容易に内蔵することができる。

なお、以上の構成要素の任意の組合せや、本発明の構成要素や表現を方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本発明によれば、シフトレジスタに入力するスタートパルスを生成する回路の構成を、生成するパルスのタイミングに依存しないものとすることができる。

（第１実施形態）
図１は、第１実施形態におけるシフトレジスタとそのスタートパルス生成回路とを示す。シフトレジスタ１０は、複数段のレジスタ１１〜１ｎを有する。フリップフロップ２０により生成されるスタートパルスＳＰを、クロック信号ＣＬＫが入力される度に後段のレジスタへ伝達していく。各段のレジスタ１１〜１ｎは、出力ＯＵＴ１〜ｎとして、伝達されてきたスタートパルスＳＰを出力する。

フリップフロップ２０は、２つのＮＯＲ回路、インバータから構成されている。フリップフロップ２０のセット端子には所定の同期信号が入力され、リセット端子にはシフトレジスタ１０の初段のレジスタ１１の出力ＯＵＴ１が入力される。フリップフロップ２０は、セット端子がＨｉでＨｉを出力する。セット端子がＬｏ、リセット端子がＨｉでＬｏを出力する。セット端子、リセット端子が共にＬｏのとき現在の出力を保持する。

図２は、シフトレジスタの初段のレジスタの詳細な構成を示す。第１クロックトインバータ３０、第１ノーマルインバータ３４、第２クロックトインバータ３８、第２ノーマルインバータ４０は、この順に直列接続される。第１ノーマルインバータ３４の出力から入力のフィードバック系に第３クロックトインバータ３６が接続され、第２ノーマルインバータ４０の出力から入力のフィードバック系に第４クロックトインバータ４２が接続される。第２クロックトインバータ３８と第２ノーマルインバータ４０との間のノードから分岐して、第３ノーマルインバータ４４が接続される。

クロックトインバータには、クロック信号ＣＬＫとして所定の信号φとその反転信号φバーが入力される。第１クロックトインバータ３０および第４クロックトインバータ４２は、所定の信号φがＨｉのときはノーマルインバータとして機能し、Ｌｏのときはハイインピーダンス状態となり入出力を切り離す。第２クロックトインバータ３８および第３クロックトインバータ３６は、当該信号φの反転信号φバーがＨｉのときはノーマルインバータとして機能し、Ｌｏのときはハイインピーダンス状態となり入出力を切り離す。

図３は、クロックトインバータの詳細を示す。クロックトインバータをＣＭＯＳ（Complementary Metal-Oxide Semiconductor）で構成した例である。図３（ａ）は、第１クロックトインバータ３０および第４クロックトインバータ４２を示し、図３（ｂ）は、第２クロックトインバータ３８および第３クロックトインバータ３６を示す。図３において、Ｐチャネル型トランジスタＭ１とＮチャネル型トランジスタＭ２で、ノーマルのインバータを構成する。入力ＩＮが両トランジスタＭ１，Ｍ２のゲートに入力される。Ｐチャネル型トランジスタＭ１のドレインが電源側に接続し、Ｎチャネル型トランジスタＭ２のソースが接地側に接続される。Ｐチャネル型トランジスタＭ１のソースとＮチャネル型トランジスタＭ２のドレインとが接続し、その電位が出力ＯＵＴとなる。

クロックトインバータは、この構成に加え、Ｐチャネル型トランジスタＭ１のドレインと電源電圧ＶＤＤとの間にＰチャネル型トランジスタＭ３を挿入し、Ｎチャネル型トランジスタＭ２のソースと接地ＶＳＳとの間にＮチャネル型トランジスタＭ４を挿入した構成である。図３（ａ）においては、挿入されたＮチャネル型トランジスタＭ４のゲートに所定の信号φが入力され、Ｐチャネル型トランジスタＭ３のゲートに当該信号φの反転信号φバーが入力される。よって、当該信号φがＨｉのとき、挿入されたＰチャネル型トランジスタＭ３およびＮチャネル型トランジスタＭ４が導通し、ノーマルのインバータと等価となる。当該信号φがＬｏのときは、電源電圧ＶＤＤが供給されない構成となる。これに対し、図３（ｂ）においては、挿入されたＰチャネル型トランジスタＭ３のゲートに所定の信号φが入力され、Ｎチャネル型トランジスタＭ４のゲートに当該信号φの反転信号φバーが入力される。当該信号φがＬｏのとき、挿入されたＰチャネル型トランジスタＭ３およびＮチャネル型トランジスタＭ４が導通し、ノーマルのインバータと等価となる。当該信号φがＨｉのときは、電源電圧ＶＤＤが供給されない構成となる。

図４は、図１および図２に示した回路の動作を示すタイミングチャートである。初期状態として、各レジスタ１１〜１ｎの出力ＯＵＴ１〜ｎは、Ｌｏである。その状態において、上記同期信号がＨｉになると、スタートパルスＳＰがＨｉに遷移する。初段のレジスタ１１内の第１クロックトインバータ３０の入力端子には、フリップフロップ２０の出力、即ちスタートパルスＳＰが入力される。このとき、第１クロックトインバータ３０に印加されている所定の信号φがＬｏの状態であるから、第１クロックトインバータ３０は閉じている。したがって、第１ノーマルインバータ３４と第２クロックトインバータ３８との間のノードＮ１および初段のレジスタ１１の出力ＯＵＴ１は、Ｌｏである。

次に、所定の信号φがＨｉに遷移すると、第１クロックトインバータ３０はノーマルインバータの動作となる。第３クロックトインバータ３６は、その信号φの反転信号φバーが印加されるので入出力が切り離される。よって、上記ノードＮ１はＨｉに遷移する。

次に、所定の信号φがＬｏに遷移すると、第２クロックトインバータ３８はノーマルインバータの動作となり、第４クロックトインバータ４２の入出力は切り離される。よって、初段のレジスタ１１の出力ＯＵＴ１がＨｉに遷移する。それとともに、第２ノーマルインバータ４０はＨｉを出力する。

初段のレジスタ１１の出力ＯＵＴ１がＨｉに遷移すると、フリップフロップ２０のリセット端子がＨｉに遷移するため、スタートパルスＳＰがリセットされてＬｏに遷移する。即ち、同期信号のＨｉにより立ち上がったスタートパルスＳＰが、初段のレジスタ１１の出力ＯＵＴ１のＨｉにより立ち下がる。このとき、第１クロックトインバータ３０が閉じているので、スタートパルスＳＰがＬｏに遷移しても、上記ノードＮ１はＨｉを維持する。

再び所定の信号φがＨｉに遷移し、その後にＬｏに遷移すると、次段のレジスタ１２の出力ＯＵＴ２は、初段のレジスタ１１の出力ＯＵＴ１の状態が伝達されて、Ｈｉに遷移する。それと共に、スタートパルスＳＰの状態が初段のレジスタ１１に伝達されて、初段のレジスタ１１の出力ＯＵＴ１は、Ｌｏに遷移する。以下、最終段まで同様の動作となる。

なお、スタートパルスＳＰは、第１クロックトインバータ３０が最初に開いて閉じてから次に再び開くまでの間に、立ち下がる必要がある。この間にスタートパルスＳＰが立ち下がれば、第１クロックトインバータ３０が再び開いたときに、上記ノードＮ１がＬｏに遷移する。そして、初段のレジスタ１１の出力ＯＵＴ１は、第２クロックトインバータ３８が再び開いたときに、Ｌｏに遷移する。

このように、本実施形態によれば、シフトレジスタの初段のレジスタの出力により、スタートパルスの立ち下がり制御を行うことができる。本実施形態は、スタートパルスが立ち下がるタイミングが、シフトレジスタ内のパルス伝達のタイミングと連動しているため、スタートパルスを生成する回路の配置を一定にすることができる。そのため、回路を構成するトランジスタの面積も一定にすることができる。

スタートパルスの生成をタイミングコントローラ用のデコーダで構成した場合のトランジスタチャネル幅の合計と、本実施形態のフリップフロップで構成した場合のトランジスタのチャネル幅の合計とを比較すると、最大、１／４程度にまで小さくすることができる。

（第２実施形態）
第２実施形態は、第１実施形態におけるシフトレジスタとそのスタートパルス生成回路を、液晶ディスプレイや有機ＥＬディスプレイ等の表示装置の駆動回路に用いた場合の例である。

図５は、表示装置の水平方向（以下、Ｈ系と呼ぶ）の駆動装置のシフトパルス生成部を示す。タイミングコントローラ５０は、デコーダ５２、カウンタ５４を含む。デコーダ５２は、１つ以上の論理回路により構成され、その出力は、所定のタイミングでＨｉからＬｏ、またはＬｏからＨｉへ切り替わることにより、Ｈ系シフトレジスタ６０のスタートパルスを生成する。カウンタ５４は、装置全体のクロック信号ＭＣＬＫ、Ｈ系を制御する同期信号を受けて、デコーダ５２に一定のタイミングでカウント値を出力する。デコーダ５２は、そのカウント値が所定のカウント値になったときに、上記切替が起きるような回路構成となっている。したがって、当該スタートパルスのタイミングを変更する場合は、デコーダ５２の回路構成を設計し直す必要がある。

Ｈ系シフトレジスタ６０は、ｍ段のレジスタを有し、各段のレジスタの出力は、図示しない画像信号のサンプリングのためのラッチ回路に与えられる。Ｈ系シフトレジスタ６０の各レジスタには、図示しない所定のクロック信号ＣＬＫと、デコーダ５２により生成されたスタートパルスとが入力される。

スタートパルス生成部２００は、第１実施形態において説明したフリップフロップ２０を用いる。フリップフロップ２０のセット端子にＨ系同期信号が入力され、リセット端子にセレクタ用シフトレジスタ１００の初段のレジスタの出力ＯＵＴが入力される。

セレクタ用シフトレジスタ１００は、第１実施形態において説明したシフトレジスタ１０を用いる。セレクタ用シフトレジスタ１００のスタートパルスＳＰは、スタートパルス生成部２００から与えられる。セレクタ用シフトレジスタ１００のクロック信号ＣＬＫには、Ｈ系シフトレジスタ６０の最終段またはその付近の特定段の出力を利用する。第１実施形態において、シフトレジスタ１０の所定の信号φとして、当該特定段の出力を利用し、シフトレジスタ１０の所定の信号φの反転信号φバーとして、当該特定段の反転出力を利用する。これらを利用すると、１水平期間内におけるＨ系シフトレジスタ６０の１周目の周回が終わりに近づくと、セレクタ用シフトレジスタ１００の所定の信号φがＨｉに遷移することになる。

このように、Ｈ系シフトレジスタ６０の最終段またはその付近の特定段の出力を、セレクタ用シフトレジスタ１００のクロック信号として利用することにより、セレクタ用シフトレジスタ１００に入力されるスタートパルスの時期を、所定期間、遅延させることができる。この遅延量は、Ｈ系シフトレジスタ６０の上記特定段を変えることにより、調整することができる。

なお、Ｈ系シフトレジスタ６０のスタートパルスも、デコーダ５２からではなく、スタートパルス生成部２００から与えられる構成も可能である。その場合、所望のパルスを得るために、Ｈ系シフトレジスタ６０のクロック信号ＣＬＫに遅延を与える構成が必要となる。

以上説明してきたように、Ｈ系シフトレジスタ６０、セレクタ用シフトレジスタ１００と、シフトレジスタを２つ用いると、Ｈ系シフトレジスタを１つ用いる場合より、表示装置の駆動回路全体を簡素化することができる。具体的に説明すると、各画素に対応する薄膜トランジスタのドレインを制御するドレインラインが（ｍ×ｎ）本必要だとすると、セレクタ用シフトレジスタ１００を用いない構成では、Ｈ系シフトレジスタ６０に（ｍ×ｎ）段のレジスタが必要になる。そして、画像信号をサンプリングするラッチ回路、画像信号がデジタル信号の場合はＤ／Ａ変換回路も（ｍ×ｎ）段の構成にする必要がある。

これに対し、セレクタ用シフトレジスタ１００を用いる構成では、Ｈ系シフトレジスタ６０のレジスタはｍ段でよい。そして、ラッチ回路、Ｄ／Ａ変換回路もｍ段の構成でよい。そして、セレクタ用シフトレジスタ１００のレジスタをｎ段として、（ｍ×ｎ）個のスイッチを設けると、（ｍ×ｎ）本のドレインラインを制御することができる。

即ち、セレクタ用シフトレジスタ１００の各レジスタの出力を当該スイッチにも出力する構成にする。初段のレジスタの出力がＨｉになると、対応するスイッチがオンし、Ｈ系シフトレジスタ６０の１回目の周回によってサンプリングされてラッチされた画像信号が、ドレインラインの１ライン目に出力される。そして、次段のレジスタの出力ＯＵＴがＨｉになると、対応するスイッチがオンし、当該画像信号がドレインラインの次のラインに出力される。このような一連の動作を必要回数繰り返して、全てのドレインラインへの出力が完了すると、１水平期間が終了となる。

このように、本実施形態によれば、セレクタ用シフトレジスタを用いる構成は、セレクタ用シフトレジスタを用いない構成と比較して、ラッチ回路等の段数を削減することができる。また、スタートパルスを生成する回路が簡素化されるため、表示パネルに内蔵した駆動回路に搭載することができ、その外部で生成して入力する必要がない。なお、本実施形態は、表示装置の駆動回路への適用に限定されるものではない。２個のシフトレジスタを用いて、それらの出力を掛け合わせて、各シフトレジスタの段数以上のパルスを生成する回路全般に適用可能である。

（第３実施形態）
第３実施形態は、スタートパルスの立ち上がりも調整可能な例である。図６は、第３実施形態におけるシフトレジスタとそのスタートパルス生成回路とを示す。シフトレジスタの構成は、第１実施形態の構成と同様であるため説明を省略する。

２つのＮＯＲ回路２２，２４およびインバータ２６は、フリップフロップを形成している。このフリップフロップのセット端子には、Ｈ系の同期信号等の信号が入力され、リセット端子には、シフトレジスタ１０の第１レジスタの出力ＯＵＴ１が入力される。このフリップフロップの出力は、トランスファゲート２８のバイアスとなる。トランスファゲート２８は、当該フリップフロップのインバータ２６の出力がＨｉのとき、入力を通し、Ｌｏのときハイインピーダンス状態となり入力を通さない。なお、トランスファゲート２８の代わりにＡＮＤゲートを用いてもよい。

スタートパルスＳＰの立ち上がり生成用の信号Ｓは、複数の場合、ＮＯＲ回路７０に入力される。例えば、Ｈ系シフトレジスタ６０の（ｎ−１）段目、ｎ段目、（ｎ＋１）段目の出力を利用することができる。なお、この信号Ｓは、３段分を利用する構成に限定されるものではなく、１段や２段分、または４段以上を利用してもよい。段数が多くなる程、パルス幅が広い信号が生成される。ＮＯＲ回路７０の出力は、インバータ７２を介してトランスファゲート２８に入力される。

複数の信号ＳのいずれかがＨｉで、当該フリップフロップのインバータ２６の出力がＨｉのとき、シフトレジスタ１０のスタートパルスＳＰが立ち上がる。つまり、Ｈ系同期信号がＨｉになると、すぐにスタートパルスＳＰが立ち上がるのではなく、所定の遅延を与えて、立ち上げることができる。立ち下がりタイミングは、第１実施形態と同様の原理で制御する。

トランスファゲート２８の出力レベルと、接地レベルとの間にトランジスタ２９を設けてもよい。トランジスタ２９のドレインに当該出力が印加され、そのゲートに第１レジスタ１１の出力ＯＵＴ１が印加され、ソースが接地される。第１レジスタ１１の出力ＯＵＴ１がＨｉになると、ゲートがオンしトランジスタ２９が導通する。これにより、スタートパルスＳＰの立ち下がり精度を向上させることができる。

このように、本実施形態によれば、スタートパルスＳＰの立ち上がりと立ち下がりの両方を制御することができることから、所望のパルス形状のスタートパルスＳＰを生成することができる。例えば、Ｈ系シフトレジスタ６０の最終段と、その前の２段との３段分の出力をＮＯＲ回路７０に入力し、その最終段の出力をシフトレジスタ１０のクロック信号として利用すると、シフトレジスタ１０の各レジスタ１１〜１ｎの出力１〜ｎが重なり合わない信号を生成することができる。

以上、本発明をいくつかの実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。

上記実施形態において、フリップフロップ２０のリセット端子に、初段のレジスタ１１の出力ＯＵＴ１を入力する構成を説明したが、それ以降のレジスタ、例えば次段のレジスタ１２の出力ＯＵＴ２を入力してもよい。その場合、２度目の所定の信号φのＨｉで、フリップフロップ２０のリセット端子にＨｉが入力されてスタートパルスＳＰが立ち下がることから、パルス幅の広いスタートパルスＳＰが生成されることになる。このように、Ｈｉ期間の長いパルスを生成したい場合、２段目以降のレジスタの出力ＯＵＴを用いることもできる。

第１実施形態におけるシフトレジスタとそのスタートパルス生成回路とを示す図である。 シフトレジスタの初段のレジスタの詳細な構成を示す図である。 （ａ）は、第１クロックトインバータおよび第４クロックトインバータの詳細を示す図であり、（ｂ）は、第２クロックトインバータおよび第３クロックトインバータの詳細を示す図である。 図１および図２に示した回路の動作を示すタイミングチャートである。 表示装置の水平方向の駆動装置のシフトパルス生成部を示す図である。 第３実施形態におけるシフトレジスタとそのスタートパルス生成回路とを示す図である。

符号の説明

１０ シフトレジスタ、 １１〜１ｎ レジスタ、 ２０ フリップフロップ、 ５０ タイミングコントローラ、 ５２ デコーダ、 ５４ カウンタ、 ６０ Ｈ系シフトレジスタ、 １００ セレクタ用シフトレジスタ、 ２００ スタートパルス生成部。

Claims (4)

1. スタートパルスによってシフト動作を開始するシフトレジスタに入力する、前記スタートパルスのアクティブ状態からインアクティブ状態へ戻すための制御を、前記シフトレジスタの出力によって行うことを特徴とする信号生成回路。
2. ２つの入力の交番動作により出力が変化するフリップフロップからシフトレジスタに入力するスタートパルスのアクティブ状態、またはアクティブ状態に遷移可能な状態への制御を、前記フリップフロップの入力の一方に入力される外部からの信号によって行い、前記スタートパルスのインアクティブ状態へ戻すための制御を、前記フリップフロップの入力の他方に入力される前記シフトレジスタの出力によって行うことを特徴とする信号生成回路。
3. 前記シフトレジスタの出力は、本シフトレジスタ内の初段のレジスタの出力であることを特徴とする請求項１または２に記載の信号生成回路。
4. 表示装置に表示すべき画像信号を順次サンプリングするためのパルスを生成する第１のシフトレジスタと、
   前記第１のシフトレジスタの周回状態に応じて供給される信号を受けて、スタートパルスが伝達し、前記画像信号の書込ラインを切り替えるためのパルスを生成する第２のシフトレジスタと、
   ２つの入力の交番動作により出力が変化し、該出力によって前記第２のシフトレジスタに入力する前記スタートパルスを制御するフリップフロップと、を有し、
   前記スタートパルスのアクティブ状態、またはアクティブ状態に遷移可能な状態への制御を、前記フリップフロップの入力の一方に入力される外部からの信号によって行い、前記スタートパルスのインアクティブ状態へ戻すための制御を、前記フリップフロップの入力の他方に入力される前記第２のシフトレジスタの出力によって行うことを特徴とする信号生成回路。

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