KR100346586B1

KR100346586B1 - 클럭 펄스 발생기, 공간 광 변조기 및 표시 장치

Info

Publication number: KR100346586B1
Application number: KR1019990046791A
Authority: KR
Inventors: 캐언스그레이엄앤드류; 브라운로우마이클제임스
Original assignee: 샤프 가부시키가이샤
Priority date: 1998-10-27
Filing date: 1999-10-27
Publication date: 2002-08-03
Also published as: JP2000269787A; GB9823368D0; GB2343309A; KR20000029344A; JP3580483B2; US6215346B1

Abstract

본 발명은 N개의 스테이지(1 및 2)를 포함하는 클럭 펄스 발생기에 관한 것이다(이 때, N은 3이상임). 각각의 i번째 스테이지는 클럭 입력 CK에서의 스테이지의 클럭 펄스를 스테이지의 출력 Nn, Pp으로 전달받도록 (i-1)번째 스테이지로부터의 제어 신호에 의해 제어되는 전달 게이트(M3, M4, M9, M10)를 포함한다. 제어 신호 발생 회로(M5, M6, M11, M12)는 (i+1)번째 스테이지로 제어 신호를 공급하고, (i+2)번째 스테이지로부터의 제어 신호에 응답하여 추가적인 제어 신호의 공급을 금지하며, 이 때 1＜i＜(N-1)이다.

Description

클럭 펄스 발생기, 공간 광 변조기 및 표시 장치{CLOCK PULSE GENERATOR, SPATIAL LIGHT MODULATOR AND DISPLAY}

본 발명은 클럭 펄스 발생기에 관한 것이다. 이러한 발생기는, 고속 저 전력 제어기 회로, 예를 들면, 디지탈 신호 프로세싱(DSP)을 포함하는 복잡한 대규모 집적 회로(VLSI) 설계에서 사용될 수 있다. 클럭 펄스 발생기는, 예를 들면, 윤곽이 명확한(well-defined) 펄스 시퀀스가 고속 비디오 데이터를 샘플링하는 회로에 공급되야만 하는 픽셀레이티드(pixelated) 매트릭스 형의 공간 광 변조기 및 표시 장치의 구동 회로용 어드레싱에 유리하게 이용될 수 있다.

공지된 형태의 클럭 펄스 발생기는 시프트 레지스터를 기반으로 하고 있다. 시프트 레지스터는 클럭 펄스에 응답하여 하나의 저장된 논리 상태를 한 플립플롭에서 체인 내의 다음 플립플롭으로 전달하는 D형 플립플롭의 캐스케이드 체인을 포함한다. 전형적인 클럭 펄스 발생 응용 분야의 경우, 플립플롭의 상태들 중 하나를 제외한 모두는 논리 로우(0) 상태로 초기화되고 나머지 플립플롭은 논리 하이 (1) 상태로 초기화된다. 시프트 레지스터는 알려진 주파수로 클럭킹되고, 시프트 레지스터 내에서 순환하는 한 상태는 플립플롭의 출력에서 순차 펄스를 발생시키는데 사용된다. 이러한 공지된 기술이, 예를 들면, 미국 특허 4 542 301 및 미국 특허 4 612 659에 개시되어 있다. 개량된 기술은 미국 특허 4 785 297에 개시되어 있다. 이 경우, 각각의 플립플롭의 "마스터" 및 "슬레이브" 출력을 AND 또는 NAND 게이트와 같은 조합 논리 게이트와 관련하여 사용하면, 소정 수의 출력 펄스에 대한 시프트 레지스터의 클럭킹 속도를 감소시킬 수 있다.

공지된 또 다른 기술로서 체인 형태의 D형 래치 회로로 클럭 펄스 발생 회로를 형성하는 방법이 있다. 첨부된 도면 중 도 1은 래치(1 및 2)를 포함하는 전형적인 CMOS 회로의 일부를 나타낸다. 이러한 장치의 구조 및 동작은 잘 알려져 있으므로 상세하게 설명하지 않겠다. 래치(1 및 2)와 같은 연속 래치들의 위상은 CK 및 CK-로 표시되는 2상 클럭의 반대 클럭 위상이다. 각 래치의 입력 및 출력이 함께 "NAND"(부정 논리곱)되어 첨부된 도 2에 도시된 바와 같이 클럭 펄스 Nn 및 Np를 생성한다. 도 2는 또한 2상 클럭 파형, 제1 래치(1)로의 D 입력, 제2 래치(2)의 입력이기도 한 제1 래치(1)의 출력 M, 및 제2 래치(2)의 출력 Q를 도시하고 있다.

이러한 구성은 몇 가지 단점을 갖는다. 특히, 시프트 레지스터를 구동시키는데 2상 클럭이 요구된다. 또한, 각 클럭 라인은 각각의 래치(1 및 2)내의 2개의 트랜지스터 게이트를 구동한다. 이는 각 클럭 위상에 대해 비교적 고용량의 부하를 제공하고 최대 동작 주파수를 제한한다. 또한, 출력 펄스 Nn 및 Np가 중복되지 않는다(non-overlapping)는 것을 보장할 수 없다. 이로 인해, 특정한 경우, 예를 들면 픽셀 매트릭스 표시 구동기에서 비디오 데이터를 샘플링하기 위해 출력 펄스를 이용하는 경우 문제를 야기할 수 있다.

최대 동작 주파수를 증가시키고 클럭 전력 소모를 감소시키기 위해 클럭 라인 또는 라인들의 용량성 부하를 감소시키기 위한 다양한 기술이 개시되어 있다. 예를 들면, 상태 조절 클럭킹 기술이 클럭 펄스 발생 회로용으로 제안되었다. 이러한 예는 미국 특허 4 746 915에 개시되어 있고, 여기서는 시프트 레지스터가 플립플롭 또는 래치의 몇 개의 서브-레지스터로 분할되어 있고, 저주파수에서 동작하는 다른 시프트 레지스터는 서브-레지스터 각각에 클럭 신호를 선택적으로 인가하는데 이용되고 있다.

하나의 순환 1 상태가 필수 조건인 응용들의 경우, 입력에서 1 상태를 포함하는 또는 1 상태를 갖는 플립플롭 또는 래치들만이 클럭킹을 필요로 한다. 도 3에 도시된 바와 같이, 이러한 응용의 경우, 각 플립플롭의 입력과 출력을 "OR"(논리합)함으로써 발생된 신호를 이용하여 플립플롭의 클럭 입력에 공급되는 클럭 신호를 게이팅할 수 있다. 이러한 장치가 T. Maekawa외 다수에 의한 "A 1.35-in. -diagonal wide-aspect-ratio poly-Si TFT LCD with 513k pixels" Journal of the Society or Information Display, pp415-417, 1994에 개시되어 있다. 그러나, 이러한 구성은 하나의 풀 플립플롭과 스테이지 당 몇 개의 트랜지스터를 더 필요로 한다. 또한, 플립플롭 출력은 비교적 큰 부하를 구동시켜야 하고 이는 최대 연산 속도를 제한한다.

여기서, "전달 게이트(pass gate)"라는 용어는 입력 신호의 전달을 허용 또는 차단하도록 제어될 수 있는 주 전달 경로를 갖는 반도체 장치를 의미하는 것으로 정의한다.

본 발명의 제1 실시예에 따르면, 클럭 입력 및 N개(여기서, N은 3 보다 큰 정수임)의 스테이지를 포함하되, 상기 N개의 스테이지 중 각각의 i번째 스테이지(여기서, i는 1<i<(N+1)임)는 상기 클럭 입력에서의 클럭 펄스를 그 출력으로 전달하도록 (i-1)번째 스테이지로부터의 제어 신호에 의해 제어되는 전달 게이트, 및 상기 전달 게이트의 출력에 응답하여 (i+1)번째 스테이지로 제어 신호를 공급하기 위한 제어 신호 발생 회로를 포함하며, 상기 제어 신호 발생 회로는 (i+2)번째 스테이지로부터의 제어 신호에 응답하여 추가적인 제어 신호의 공급을 금지하도록 구성되는 클럭 펄스 발생기가 제공된다.

각각의 i번째 스테이지의 제어 신호 발생 회로는 제1 및 제2 전원 입력 사이에 직렬로 접속된 반대 도전형의 제1 및 제2 금속-산화물-실리콘 전계 효과 트랜지스터를 포함하며, 상기 제1 트랜지스터의 게이트는 전달 게이트의 출력에 접속되고, 상기 제2 트랜지스터의 게이트는 (i+2)번째 스테이지의 제어 신호 발생 회로에접속된다.

각각의 i번째 스테이지는 선택적으로 전달 게이트가 (i+1)번째 스테이지로부터의 제어 신호에 의해 제어되도록 하거나, 제어 신호 발생 회로가 (i-2)번째 스테이지로부터의 제어 신호에 응답하여 금지되도록 하기 위한 스위칭 장치를 포함할 수 있다. 이 스위칭 장치는 제어 신호 발생 회로의 출력에 접속되어 방향 제어 신호를 수신하기 위한 제어 입력을 구비한 복수의 추가적인 전달 게이트를 포함할 수 있다.

전달 게이트 출력 중 적어도 하나는 발생기의 출력을 구성할 수 있다.

제어 신호 또는 그 상보 신호 중 적어도 하나는 발생기의 출력 신호를 구성할 수 있다.

전달 게이트는 클럭 입력에 접속된 입력을 구비할 수 있다.

각각의 i번째 스테이지는 전달 게이트용의 제어 신호를 수신하도록 접속된 입력과 전달 게이트에 접속된 출력을 구비한 인버터를 포함할 수 있다.

전달 게이트의 각각은 반병렬 접속된 소스-드레인 경로를 가진 반대 도전형의 제3 및 제4 금속-산화물-실리콘 전계 효과 트랜지스터를 포함하는 전달 게이트일 수 있다. 제4 트랜지스터의 게이트는 인버터의 출력에 접속되고, 제3 트랜지스터의 게이트는 인버터의 입력에 접속될 수 있다.

각각의 i번째 스테이지의 전달 게이트는 제1 트랜지스터와 동일한 도전형인 제5 금속-산화물-실리콘 전계 효과 트랜지스터를 포함할 수 있다.

클럭 입력은 단상 클럭 입력일 수 있다. 연속적인 스테이지의 전달 게이트에 의해 전달된 클럭 펄스는 반대 극성을 가질 수 있다. 연속적인 스테이지의 전달 게이트의 제3 트랜지스터는 반대 도전형을 가질 수 있다. 연속적인 스테이지의 제1 트랜지스터는 반대 도전형을 가질 수 있다.

클럭 입력은 2상 클럭 입력일 수 있다. 연속적인 스테이지의 전달 게이트 입력은 다른 클럭 입력 위상에 접속될 수 있다. 스테이지의 전달 게이트에 의해 전달된 클럭 펄스는 동일한 극성일 수 있다. 스테이지의 제3 트랜지스터는 동일 도전형일 수 있다. 스테이지의 제1 트랜지스터는 동일한 도전형을 가질 수 있다.

각 스테이지의 전달 게이트 출력은 풀업 또는 풀다운 트랜지스터를 구비할 수 있다. 각각의 풀업 또는 풀다운 트랜지스터는 인버터의 입력 또는 출력에 접속된 제어 전극을 가질 수 있다.

스테이지의 각각은 전달 게이트용 제어 신호를 수신하기 위한 제어 신호 입력을 구비하며, 각각의 제어 신호 입력은 풀업 또는 풀다운 장치를 구비할 수 있다. 각각의 풀업 또는 풀다운 장치는 상기 인버터의 출력에 접속된 제1 제어 전극 및 선행 스테이지의 제어 입력 또는 선행 스테이지의 인버터의 출력에 접속된 제2 제어 전극을 구비한 트랜지스터 장치를 포함할 수 있다.

스테이지의 각각은 리셋 신호에 응답하여 스테이지를 리셋하기 위한 리셋팅 회로를 구비할 수 있다. 스테이지의 각각은 전달 게이트용 제어 신호를 수신하기 위한 제어 신호 입력을 구비하고, 연속적인 스테이지의 리셋팅 회로는 제어 신호 입력에서의 신호의 논리 상태를 반대 상태로 리셋하도록 구성되어 있다.

리셋팅 회로의 각각은 제6 트랜지스터를 포함할 수 있다. 연속적인 스테이지의 제6 트랜지스터는 반대 도전형을 가지며, 반대 극성의 입력을 리셋하도록 접속된 제어 전극을 가질 수 있다. 제6 트랜지스터는 동일한 도전형을 가지며, 공통 리셋 입력에 접속된 제어 전극을 가질 수 있다.

스테이지의 각각은 전달 게이트용 제어 신호를 수신하기 위한 제어 신호 입력을 구비하고, 리셋팅 회로는 스테이지의 제어 입력에서의 신호의 논리 상태를 동일 상태로 리셋하도록 구성되어 있다. 리셋팅 회로의 각각은 제6 트랜지스터를 포함할 수 있다. 제6 트랜지스터들은 동일 도전형을 가지며, 공통 리셋 입력에 접속된 제어 입력을 가질 수 있다.

발생기는 CMOS 집적 회로를 포함할 수 있다.

본 발명의 제2 실시예에 따르면, 본 발명의 제1 실시예에 따른 클럭 펄스 발생기를 포함하는 공간 광 변조기가 제공된다.

이 변조기는 액정 장치를 포함할 수 있다.

본 발명의 제3 실시예에 따르면, 본 발명의 제2 실시예에 따른 변조기를 포함하는 표시 장치가 제공된다.

본 발명에 의하면, 매우 높은 최대 동작 주파수를 갖는 클럭 펄스 발생기를 제공할 수 있다. 특히, (전달 게이트 출력이 발생기의 출력을 구성할 때 임의의 외부 부하 이외에도) 클럭 펄스가 한번에 하나의 트랜지스터만을 충전시키는 것이 요구되는 발생기가 제공된다. 또한, 클럭 신호는 완전히 게이팅될 수 있다. 이는 두 가지 이유 때문에 중요하다. 첫째로, 클럭 신호의 트랜지스터 부하(loading)는 그의 상승 및 풀 시간(full time)을 제한하므로 결국 최대 주파수를 제한하게 된다. 이러한 장치에 있어서는 클럭의 부하가 주로 기생 소자에 기인하므로 비교적 큰 클럭 펄스 발생기의 속도가 고속으로 유지된다.

둘째로, 트랜지스터 게이트에 의한 클럭 신호의 용량성 부하가 최소가 될 수 있다. 특히, 스테이지 당 하나의 게이트만을 충전하는 것과는 관계없이, 스위칭 상태에 있는 스테이지들 내의 트랜지스터의 게이트들만이 충전된다. 이 결과, 전력 소모가 감소되고, 특히 클럭 신호를 반송하는 회로 트랙의 트랙 저항에서의 전력 소비가 낮아진다.

출력 펄스들은 (전달 게이트들을 통한 전달에 의해서만 품질이 떨어지는) 클럭 신호들의 정확한 복제이다. 전달 게이트는 구동 능력이 높게 되도록 비교적 크게 만들 수 있다. 전달 게이트로부터 취했을 때의 출력 펄스들은 중복되지 않게 된다. 클럭 펄스 발생기는 동적 연산, 부분적인 정적 연산 또는 의사-정적 연산용으로 사용할 수 있다. 가장 높은 연산 속도가 동적 연산에서 얻어질지라도, 부분적인 정적 연산 또는 의사-정적 연산이 큰 회로의 경우에 보다 실용적일 수 있다.

몇몇 실시예가 2상 클럭을 요구하는 반면, 다른 실시예는 단지 하나의 위상 클럭을 요구한다.

여러 가지 유용한 신호는 쌍으로 된 연속 스테이지로 발생시킬 수 있으며, 이들은

(i) 클럭 펄스 고 주기와 실질적으로 동일하며 클럭 상승 에지와 동기되는 기간의 독립 비-중복(양 또는 음의) 펄스;

(ii) 클럭 저 주기와 실질적으로 동일하며 클럭 하강 에지와 동기되는 기간의 독립 비-중복(양 또는 음의) 펄스;

(iii) 클럭 주기와 실질적으로 동일하며 클럭 상승 에지에 동기되는 기간의 독립 중복 양 및 음의 펄스;

(iv) 클럭 주기와 실질적으로 동일하며 클럭 하강 에지에 동기되는 기간의 독립 중복 양 및 음의 펄스를 포함한다.

비-중복 펄스의 경우에, 클럭 펄스 발생기를 구동하는데 이용되는 클럭 신호의 마크-대-스페이스 비를 변화시킴으로써 상대적 펄스폭을 바꿀 수 있다.

몇몇 실시예에서는 전압 레벨 시프팅을 도입할 수 있다. 특히, 전력 소비가 저감되도록 하기 위해 클럭 신호의 전압을 발생기 전압 보다 낮은 전압으로 설정할 수 있다. 또한, 몇몇 실시예에서는 발생기가 순방향 또는 역방향으로 선택적으로 동작할 수 있다. 이는 표시된 이미지가 공간적으로 반전되야 할 필요가 있는 표시 장치의 구동과 같은 몇몇 응용에 유리하다.

동일한 도면 참조 부호들은 도면 전체를 통해서 동일한 구성 요소를 나타낸다

도 1은 공지된 시프트 레지스터의 2 스테이지에 대한 회로도.

도 2는 도 1에 도시된 스테이지에서 나타나는 파형을 보여주는 도면.

도 3은 공지된 클럭 펄스 발생기의 블록 회로도.

도 4는 본 발명의 한 실시예를 구성하는 동적 클럭 펄스 발생기의 2 스테이지의 회로도.

도 5는 그의 스테이지들이 도 4에 도시되어 있는 클럭 펄스 발생기의 블록도.

도 6은 도 4 및 5에 도시된 클럭 펄스 발생기에서 나타나는 파형을 보여주는 도면.

도 7은 도 5의 클럭 펄스 발생기에서 나타나는 파형을 보여주는 도면.

도 8은 도 5의 클럭 펄스 발생기에서 나타나는 또 다른 파형을 보여주는 도면.

도 9는 본 발명의 한 실시예를 구성하는 2 스테이지의 부분적으로 정적인 클럭 펄스 발생기의 회로도.

도 10은 본 발명의 한 실시예를 구성하는 2 스테이지의 의사-정적 클럭 펄스발생기의 회로도.

도 11은 그의 스테이지들이 도 10에 도시되어 있는 클럭 펄스 발생기의 블록 회로도.

도 12는 리셋팅 장치를 구비한 도 9에 도시된 스테이지를 보여주는 회로도.

도 13은 다른 리셋팅 장치를 구비한 도 10에 도시된 스테이지를 보여주는 회로도.

도 14는 본 발명의 한 실시예를 구성하는 2 스테이지의 동적 클럭 펄스 발생기의 회로도.

도 15는 그의 스테이지들이 도 14에 도시되어 있는 클럭 펄스 발생기에서 나타나는 파형을 보여주는 도면.

도 16은 도 14에 도시된 것의 상보형 클럭 펄스 발생기의 2 스테이지의 회로도.

도 17은 본 발명의 한 실시예를 구성하며 리셋팅 장치가 구비된 의사-정적 클럭 펄스 발생기의 2 스테이지에 대한 회로도.

도 18은 그의 스테이지들이 도 17에 도시되어 있으나 리셋팅 장치를 구비하지 않은 클럭 펄스 발생기의 회로도.

도 19는 변형된 전달 게이트를 갖는 도 18에 도시된 유형의 2 스테이지의 회로도.

도 20 및 도 21은 양방향으로 동작할 수 있게 변형된 도 17에 도시된 유형의 2 개의 스테이지의 회로도.

도 22는 그의 스테이지가 도 20 및 도 21에 도시되어 있는 클럭 펄스 발생기의 회로도.

도 23은 본 발명의 한 실시예를 구성하는 공간 광 변조기의 블록 회로도.

<도면의 주요 부분에 대한 부호의 설명>

1, 2: 스테이지

B : 출력 신호

D2 : 제어 입력 신호

F1, F2 : 입력

H : 신호

M1, M3, M5 : P형 트랜지스터

M2, M4, M6 : N형 트랜지스터

다음의 설명에서, 4가지 형태의 펄스(각각 1/2 클럭 펄스 주기)는 다음과 같이 식별된다.

Pp : 클럭 신호 CK의 양의 펄스와 일치하는 양의 펄스

Pn : 클럭 신호 CK의 음의 펄스와 일치하는 양의 펄스

Np : 클럭 신호 CK의 양의 펄스와 일치하는 음의 펄스

Nn : 클럭 신호 CK의 음의 펄스와 일치하는 음의 펄스

도 4에 도시된 클럭 펄스 발생기 스테이지(1 및 2)는 단상 클럭 신호 CK의 음 및 양의 클럭 펄스 Nn 및 Pp를 전송하도록 상보적으로 동작한다. 스테이지(1)는 P형 트랜지스터 M1, M3 및 M5 및 N형 트랜지스터 M2, M4 및 M6을 포함한다. 상기 발생기는 CMOS 대규모 집적 회로, 또는 그 일부로서 구현된다.

스테이지(1)는 선행 스테이지로부터 제어 신호 A를 수신하는 제어 신호 입력 D2를 갖는다. 입력 D2는 트랜지스터 M1 및 M2의 게이트에 접속되고, 게이트들은 공급 라인 Vdd 와 gnd 사이에 직렬로 접속되어 인버터를 형성한다. 트랜지스터 M3 및 M4는 반병렬 접속된 소스-드레인 경로를 가지며 전달 게이트를 형성한다. 트랜지스터 M3의 게이트는 제어 신호 A를 수신하고, 트랜지스터 M4의 게이트는 인버터로부터 출력 신호 B를 수신한다. 전달 게이트의 입력은 클럭 라인에 접속되어 외부 단상 클럭(도시 생략)으로부터 클럭 신호 CK를 수신한다. 전달 게이트의 출력은 신호 C를 트랜지스터 M5 및 M6을 포함하는 제어 신호 발생 회로에 공급한다. 신호 C는 또한 스테이지(1)의 출력 신호 Nn로서 공급된다.

트랜지스터 M5 및 M6은 공급 라인 vdd와 gnd사이에 직렬 접속된다. 트랜지스터 M6의 게이트는 도 4에 도시된 스테이지(2)를 수반하고 스테이지(1)와 동일한 스테이지의 제어 신호 발생 회로의 출력으로부터 공급되는 입력 F1으로부터 신호 H를 수신한다. 제어 신호 발생 회로의 출력 신호 D는 스테이지(2)로의 입력으로서, 그리고 도 4에 도시된 스테이지(1)의 입력 D2에 접속된 스테이지 이전의 스테이지로의 출력 Q1을 통해서 신호 H로서 공급된다.

스테이지(2)는 트랜지스터 M7 및 M8로 형성된 인버터, 트랜지스터 M9 및 M10으로 형성된 전달 게이트, 및 트랜지스터 M11 및 M12로 형성된 제어 신호 발생 회로를 포함한다. 따라서, 스테이지(2)는 스테이지(1)와 그 구조가 동일하나, 후술하는 바와 같이, 클럭 펄스 CK의 극성에 대하여 상보적으로 동작한다. 파형 E 내지 I 및 출력 Pp는 스테이지(2)에 의해서 발생되며 이하 후술될 것이다.

도 5는 완전한 클럭 펄스 발생기를 형성하도록 스테이지(1 및 2)의 쌍이 함께 접속되는 방법을 도시하고 있다. 이 발생기는 캐스케이드 방식으로 접속된 8개의 스테이지 쌍을 포함한다. 연속적인 스테이지 쌍들 간의 상호 접속에 대하여 도 4에서와 동일한 도면 참조 번호를 사용하여 도시하였다. 출력 Nn 및 Pp에는 클럭 펄스 발생기에서 스테이지들의 위치를 나타내는 첨자가 부여되어 있다. 시작 펄스 SP가 제1 스테이지(1)의 입력 D2에 공급되고, 마지막 스테이지(2)의 출력 Q2는 접속되지 않는다, 마지막 스테이지(2)의 입력 F1 및 F2는 공급 라인 gnd 및 vdd 각각에 접속된다.

도 6은 4쌍의 스테이지(1 및 2)에서 발생하는 다양한 파형과, 시작 펄스 SP 및 클럭 펄스 CK를 나타내고 있다. 4쌍의 스테이지(1 및 2)의 초기 조건은 신호 A, C, E, G 및 I가 하이이고, 신호 B, D, F 및 H가 로우인 조건이다.

시간 tn에서, 선행 스테이지에 의해서 공급된 신호 A가 로우가 되어, 트랜지스터 M1 및 M2에 의해서 형성된 인버터의 출력 B는 하이가 된다. 트랜지스터 M3 및 M4에 의해서 형성된 전달 게이트가 턴온되어, 양의 클럭 펄스는 스테이지(1)의 펄스 C와 출력 Nn으로서 전달 게이트에 의해 전달된다. 신호 C는 시간이 tn+1이 될 때까지 하이를 유지한다.

시간 tn+1에서, 클럭 신호 CK가 로우가 되어, 신호 C도 로우로 되고, 트랜지스터 M5에 의해서 신호 D가 하이가 된다. 신호 E가 로우로 되고, 트랜지스터 M9 및 M10에 의해서 형성된 전달 게이트는 클럭 신호를 신호 F에 전달하도록 턴온된다. 클럭 신호가 시간 tn+1과 시간 tn+2사이에서 로우로 되어, 신호 F는 시간 tn+2가 될 때까지 로우로 유지된다.

시간 tn+2에서, 클럭 신호는 하이가 되고 신호 C 및 F도 하이가 된다. 트랜지스터 M12에 의해서 신호 G가 로우로 되고, 출력 Q2를 통해 선행 스테이지(2)로 피드백되며, 신호 G는 스테이지(1)에 공급된 제어 신호 A가 하이로 되도록 해당 스테이지의 트랜지스터 M11을 턴온한다. 따라서, 트랜지스터 M3 및 M4에 의해서 형성된 전달 게이트는 신호 C가 하이로 유지될 때에 턴 오프된다.

시간 tn+3에서, 클럭 신호가 로우로 되고 신호 F도 로우가 된다. 입력 F1을 통해서 공급된 다음 스테이지(1)로부터의 피드백 신호 H는 신호 D가 로우로 되도록 트랜지스터 M6을 스위치한다. 신호 E가 하이로 되어, 트랜지스터 M9 및 M10에 의해서 형성된 전달 게이트는 신호 F가 로우로 유지된 상태에서 턴오프된다.

시간 tn+4에서, 다음 스테이지(2)에서 발생되어 입력 F2를 통해 공급된 피드백 신호 I가 로우로 된다. 트랜지스터 M11이 턴온되어, 신호 G는 하이로 되고 다음 스테이지(1)에서 게이트 신호를 스위치 오프한다.

도 7은 시작 펄스 SP 및 클럭 신호 CK와 함께 도 5의 클럭 펄스 발생기의 Nn 및 Pp출력의 완전한 세트를 나타내고 있다. Nn 신호는 로우 상태의 클럭 신호로부터 복사되고 하나의 전달 게이트에 의해서 지연된 연속적인 비-중복 음의 펄스이다. Pp 신호는 하이 상태의 클럭 신호로부터 복사되고 하나의 전달 게이트에 의해서 지연된 연속적인 비-중복 양의 펄스이다. 신호 Nn8은 이 신호가 회로 체인 내의 스테이지의 마지막 쌍에 의해서 발생되고 이들 신호들이 보정된 피드백 신호 F1 및 F2를 수신하지 않기 때문에 하이 상태로부터 로우 상태로의 전이 후에 하이 상태로 복귀하지 않는다. 그러나, 신호 Nn8이 하이 상태로 복구될 필요가 있는 경우에는 보정된 피드백 신호를 공급하기 위해서 추가적인 스테이지(1 및 2) 쌍이 체인의 마지막에 부가될 수 있다.

게이팅된 클럭 펄스 Nn 및 Pp 외에, 제어 신호 D 및 G가 클럭 펄스 발생기로부터의 출력으로서 공급될 수 있다. 이들 신호들이 도 8에 도시되어 있으며, 이들의 상보 신호들은 스테이지의 각각에서 인버터의 출력으로서 사용될 수 있다. 이들 신호들은 결합 논리를 사용하여 장 또는 단 지속 기간 펄스가 발생될 수 있도록 서로 중복된다.

도 4에 도시된 스테이지에서의 다수의 노드들의 초기 조건은 회로가 정확히 동작하도록 이루어져야 한다. 이것은 N형 및 P형 드레인 접속의 정지시 평형점을 이루도록 트랜지스터의 상대적인 크기를 스케일링함으로써 달성될 수 있다. 이와 달리, 리셋팅 회로가 후술하는 바와 같이 제공될 수 있다. 그러나, 이러한 실시예의 동적인 회로 동작으로 인하여, 노드들은 트랜지스터 전류 누설 및 용량 삽입의 결과로서 드리프팅의 영향을 받을 수 있다. 이로 인하여 신호가 불명확하게 되고 노이즈 마진이 감소된다. 이러한 현상의 발생을 방지하기 위해서 후술하는 바와 같이 부분 정적(static) 또는 의사-정적 동작이 채용될 수 있다.

도 9에 도시된 클럭 펄스 발생기 스테이지(1 및 2)는 이들이 부분 정적이라는 점에서 도 4에 도시된 스테이지와는 다르다. 특히, 트랜지스터 M13 및 트랜지스터 M14는 각각 풀업 P형 및 풀다운 N형 트랜지스터로서 제공된다. 트랜지스터 M13은 공급 라인 vdd와 그의 게이트가 스테이지(1)의 인버터의 출력에 접속되어 있는 전달 게이트의 출력 사이에 접속된다. 트랜지스터 M14는 그의 게이트가 스테이지(2)의 인버터의 출력에 접속되어 있는 전달 게이트의 출력과 공급 라인 gnd 사이에 접속되어 있다. 트랜지스터 M13은 제어 입력 신호가 오프일 때에 제어 신호 Nn이 하이로 풀업되는 것을 보장하고, 트랜지스터 M14는 스테이지(2)에 대한 게이트 제어 신호가 오프일 때에 출력 신호 Pp가 로우로 풀다운되는 것을 보장한다. 따라서, 출력 신호 Nn 및 Pp는 그들의 보정된 디폴트값으로 고정되거나 혹은 클럭 신호를 수반한다. 스테이지(1 및 2)에서 발생되는 파형이 도 6, 7, 8에 도시되어 있다.

도 10에 도시된 클럭 펄스 발생기 스테이지(1 및 2)는 의사-정적이며 이중 게이트 트랜지스터 D15 및 D16이 제공된다는 점에서 도 9에 도시된 것과는 다르다. 이와 달리, 이들 이중 게이트 트랜지스터 각각은 2개의 다른 단일 게이트 트랜지스터로 대체될 수 있다. 트랜지스터 D15는 스테이지(1)의 입력과 공급 라인 vdd사이에 접속되는 반면, 트랜지스터 D16은 스테이지(2)의 입력과 공급 라인 gnd 사이에 접속된다. 트랜지스터 D15의 게이트는 도 10에 도시된 것에 선행하는 스테이지(1)의 제어 신호 D1을 수신하고 스테이지(1)의 인버터의 출력 B를 수신하도록 접속된다. 이와 유사하게, 트랜지스터 D16의 게이트는 도 10에 도시된 스테이지(1)의 제어 신호 A 및 스테이지(2)의 인버터의 출력 신호 E를 수신하도록 접속된다.

트랜지스터 M1 및 M2를 포함하는 인버터의 디폴트 상태는 입력 신호 A가 하이이고, 출력 신호 B가 로우인 상태이다. 신호 B는 해당 게이트를 턴온하도록 트랜지스터 D15의 게이트들 중 하나의 게이트로 피드백된다. D1에서의 신호는 트랜지스터 D15의 양 게이트들이 턴온되도록 로우 또는 디폴트 상태에 놓인다. 따라서, 트랜지스터 M1 및 M2를 포함하는 인버터는 하이 입력/로우 출력 상태로 고정된다. 선행 스테이지(2)가 액티브 상태로 되면, 입력 D1에서의 신호는 하이로 되고, 트랜지스터 D15의 게이트들 중 하나의 게이트를 스위치 오프한다. 1/2 클럭 주기 후반에서 신호 A가 상태를 변경했을 때에 트랜지스터 M1 및 M2를 포함하는 인버터는 언로크 상태(unlock)로 되고 인버터의 출력 신호 B가 그의 디폴트 또는 로우 상태로 다시 변경될 때까지 언로크 상태로 유지된다. 따라서, 로크(lock)는 1½ 주기 동안 개방된다.

트랜지스터 D16은 동일한 래칭 동작을 제공하지만 반대의 논리 의미로 동작한다. 로크는 단지 필요할 때, 즉 한 쌍의 스테이지의 선행 스테이지(1)가 자신의 클럭 게이트 제어 신호를 수신할 때에만 오픈된다. 로크는 출력 신호 E가 디폴트 하이 상태로 전환할 때까지 오픈 상태를 유지한다.

상술한 바와 같이, 모든 회로 노드들은 스테이지들이 디폴트 상태에 있을 때 능동적으로 변경된다(즉, 안정화된다). 그러나, 스테이지들이 활성화될 때, 스테이지(1)의 노드들(A 및 D)과 스테이지(2)의 노드들(D 및 G)은 일시적으로 부동(floating) 상태에 있으므로, 일시적 다이나믹 상태가 된다. 따라서, 이들 상태들을 설명하기 위해 "의사-정적 상태(pseudo-static)"란 용어를 도입했다.

도 11은 클럭 펄스 발생기를 형성하기 위해 캐스케이드 방식으로 접속된 도 10에 도시된 형태의 8 쌍의 스테이지들을 도시한다. 정확한 동작을 위해, 제1 스테이지(1)의 입력 D2는 인버터(3)를 통해 시작 펄스 SP의 역(inverse)을 수신한다. 다시, 도 10 및 11에 도시된 클럭 펄스 발생기의 동작 중 나타나는 신호들은 도 6, 7 및 8에 도시된 바와 같다.

상술한 바와 같이, 적절한 트랜지스터 스케일링 또는 파워-온 리셋 기술에 의한 세심한 초기화가 요구된다. 그러나, 독립 리셋 신호를 사용함으로써 회로 노드들 중 몇 개의 논리 상태를 정확히 초기화할 필요가 있다. 이러한 형태의 장치가 도 12에 도시되어 있는데, 상보 리셋 신호들인 Reset 및 Reset-이 스테이지들(2 및 1)에 각각 공급된다. 초기 리셋동안, Reset 신호가 하이이고, Reset-신호는 로우이다. 이 신호들은 트랜지스터 R1 형태의 풀업 장치 및 반대 도전형의 트랜지스터 R2의 형태의 풀다운 장치를 턴온한다. 풀업 및 풀다운 장치는 스테이지들(1 및 2)의 게이트 제어 신호 입력들에 각각 제공된다. 그러므로, 스테이지(1 및 2)의 인버터로의 입력이 각각 하이 및 로우 상태로 강제되어, 스테이지의 다른 노드들이 정확한 논리 상태에서 초기화된다.

도 13은 초기 리셋 동안 하이 레벨 논리 신호를 공급하는 단일 리셋팅 라인 Reset을 갖는 도 10에 도시된 의사-정적 상태 실시예에서 사용된 리셋팅 장치를 도시한다. 리셋팅 장치(R1 및 R2)는 동일한 도전형인 트랜지스터들을 포함한다는 점에서 도 12에 도시된 장치와 다르다. 그 결과, 스테이지들(1 및 2)의 게이트 제어 입력 신호들은 각각 논리 하이 및 로우 상태로 리셋된다. 스테이지(1)에 대한 풀업 전압이 트랜지스터 R1의 임계 전압에 의해 감소되더라도, 이것은 트랜지스터 D15를 통한 피드백이 신호 A를 완전한 논리 레벨로 만들도록 트랜지스터들 M1 및 M2에 의해 형성된 인버터를 스위치하기에 충분하다. 또 다른 방식으로, N형 트랜지스터인 R1 및 R2는 액티브-로우 리셋 신호 Reset을 사용하여 P형 트랜지스터에 의해 대체될 수 있다.

도 14에 도시된 클럭 펄스 발생기 스테이지들(1 및 2)은 2상 클럭 신호 CK 및 CK-로부터 유도된 양의 출력 펄스 Pn 및 Pp를 제공한다는 점에서 도 4에 도시된 것과 다르다. 스테이지(1)는 전달 게이트(M3, M4)의 입력이 상보 클럭 펄스 CK-를 수신하도록 접속되고, 전달 게이트의 출력이 트랜지스터 M6의 게이트에 접속되며, 트랜지스터 M5의 게이트가 입력 F1으로부터 신호 H를 수신하도록 접속된다는 점에서 도 4에 도시된 것들과 다르다. 도 14에 도시된 스테이지(2)는 트랜지스터 M9의 게이트가 인버터 M7, M8의 입력에 접속되는 반면에, 트랜지스터 M10의 게이트가 인버터의 출력에 접속된다는 점에서 도4에 도시된 것과 다르다.

도 15는 도 14에 도시된 스테이지(1 및 2)를 포함하는 클럭 펄스 발생기에서 발생되는 파형들을 도시하며, 4 쌍의 스테이지들에 대한 파형들 A 내지 I를 도시한다. 도 14에 도시된 스테이지들(1 및 2)은 도 15에 도시된 바와 같이 2상 클럭과, 전환 또는 상보되는 신호들 C, D, E 및 H를 사용한다는 점을 제외하고는 도 4에 도시된 것과 실질적으로 동일한 방식으로 동작한다.

도 16은 음의 출력 신호들 Np 및 Nn이 2상 클럭 신호들 CK 및 CK-로부터 생성된다는 점에서 도 4에 도시된 것과는 다른 스테이지들(1 및 2)을 도시한다. 도16에 도시된 스테이지(1)는 트랜지스터들 M3 및 M4의 게이트들이 인버터 M1 및 M2의 출력 및 입력에 각각 접속되고, 전달 게이트의 출력이 트랜지스터 M5의 게이트에 접속되며, 트랜지스터 M6의 게이트는 입력 F1으로부터 신호 H를 수신하도록 접속된다는 점에서 도 14에 도시된 것과 다르다. 도 16에 도시된 스테이지(2)는 트랜지스터들 M9 및 M10의 게이트들이 인버터 M7 및 M8의 출력 및 입력에 각각 접속되고, 전달 게이트의 출력이 트랜지스터 M11의 게이트에 접속되며, 트랜지스터 M12의 게이트는 입력 F2로부터 신호 I를 수신하도록 접속된다는 점에서 도 16에 도시된 것과 다르다. 스테이지들(1 및 2)의 동작은 신호들 A 내지 I가 도 14 및 15에 도시된 스테이지들에서 발생하는 것 모두의 상보 신호인 점을 제외하고는 도 14에 도시된 스테이지들의 동작과 실질적으로 동일하다.

도 17에 도시된 스테이지(1 및 2)는 의사-정적 상태라는 점에서 도 14에 도시된 스테이지들과 다르다. 또한, 상술한 형태의 리셋팅 장치가 제공된다. 도 10을 참조하여 설명한 바와 같이, 추가적인 트랜지스터 M13, M14, D15 및 D16를 사용하여 스테이지(1 및 2)를 의사-정적 상태로 한다. 이러한 장치는 트랜지스터 M13이 전달 게이트 M3, M4의 출력과 공급 라인 gnd 사이에 접속되고, 트랜지스터 M14의 게이트가 인버터 M7, M8의 입력에 접속되고, 이중 게이트 트랜지스터 D15의 게이트들 중 하나가 선행 스테이지의 인버터 M7, M8의 출력에 접속되고, 이중 게이트 트랜지스터 D16이 인버터 M7, M8의 입력과 공급 라인 vdd 사이에 접속되며, 트랜지스터 D16의 게이트들 중 하나가 인버터 M1, M2의 출력에 접속된다는 점에서 도 10에 도시된 것과 다르다.

리셋팅 장치는 게이트가 "액티브-로우"인 상보 리셋 라인 Reset-에 접속되는 풀업 트랜지스터 R1 및 R2를 포함한다. 트랜지스터 R1 및 R2는 공급 라인 vdd 및 스테이지(1 및 2)의 각 인버터의 입력부 간에 접속된다.

도 18은, 도 17에 도시된 형태의 8쌍의 스테이지(1 및 2)로 형성된 완전한 클럭 펄스 발생기를 도시하고 있지만, 리셋 라인 Reset-은 도시되어 있지 않다. 도 11에 도시된 바와 같이, 입력 D2는 시작 펄스 SP를 수신하는 입력을 갖는 인버터(3)의 출력에 접속된다. 도 18은 또한 클럭 신호 CK를 수신하는 입력을 갖는 인버터(4)의 출력으로부터 도출되는 상보 또는 반전된 클럭 신호 CK-를 도시한다.

도 17에 도시된 실시예에서, 스테이지(1 및 2)의 전달 게이트의 출력은 동일한 도전형, 즉 N형인 트랜지스터 M6 및 M12를 구동시킨다. P형 트랜지스터가 클럭 펄스 신호 CK 및 CK-에 의해 구동되지 않기 때문에, 클럭 펄스 전압은 공급 라인 gnd 및 vdd 간에 변동할 필요가 없다. 공급 라인 gnd가 0V라 가정하면, 클럭 펄스 신호는 0V와 N형 장치 M6 및 M12의 임계 전압 Vtn 보다 큰 전압 간에 스윙할 필요가 있다. 예를 들면, 전형적인 임계 전압 Vtn이 0.7V인 경우, 클럭 펄스 발생기는 3.3V의 클럭 신호 크기 및 5V의 공급 전압으로 동작할 수 있다. 이는, 클럭 펄스 발생기의 필요한 출력이 클럭 신호의 크기를 갖는 신호 Pn 및 Pp가 아니라 0V 및 vdd 사이를 전환하는 클럭 게이트 제어 신호 D 및 G이면 유리할 것이다.

도 19에 도시된 클럭 펄스 발생기 스테이지(1 및 2)는 상기와 같은 장점을 갖고 도 17에 도시된 스테이지보다 낮은 전압 동작에 적당하다. 도 19에 도시된 스테이지(1 및 2) 및 도 17에 도시된 스테이지들 간의 차이는, 전달 게이트가 각각의 인버터 출력부에 접속되어 있는 단일 N형 트랜지스터 M4 및 M10으로 대체된다는 점이다. 트랜지스터 M4 및 M10은 인버터로부터 완전한 공급 전압에 의해 구동되고 보다 낮은 전압 클럭 신호 CK 및 CK-를 전달하는 것만이 요구되는 전달 게이트로서 기능한다. 이는 클럭 펄스 전압이 (vdd-Vtn) 미만이라면 충분한 속도로 달성될 수 있다.

도 20 및 도 21에 도시된 스테이지(1 및 2)는 각각 도 17에 도시된 것과 다르다. 그 이유는, 그들은 양쪽 방향으로 동작하도록 구성되어 있기 때문이다. 즉, 방향 제어 신호 L 및 L-에 따라, 클럭 펄스 발생기는 단일 논리 하이 레벨을 좌에서 우로 또는 우에서 좌로 이동하는 시프트 레지스터로서 기능할 수 있다. 이는 전달 게이트의 형식의 전달 논리(pass logic)의 추가 또는 이중 게이트 트랜지스터 D15 및 D16을 3중 게이트 트랜지스터 T15 및 T16로 대체함으로써 실현된다.

스테이지(1)는 트랜지스터쌍 G1 내지 G8로 형성된 트랜지스터 게이트를 포함한다. 트랜지스터 쌍의 게이트는 제어 라인 L 및 L-에 접속된다. 전달 게이트의 입력은 제어 신호 발생 회로 M5, M6로부터 게이트 제어 신호를 수신하도록 함께 접속된다. 전달 게이트 G1, G2의 출력부는 우에서 좌로 동작하기 위하여 피드백 출력 QL에 접속된다. 전달 게이트 G3, G4의 출력부는 좌에서 우로 동작하기 위하여 출력 클럭 게이트 제어 신호 라인 QLD에 접속된다. 전달 게이트 G5, G6의 출력부는 좌에서 우로 동작하기 위하여 피드백 출력 QR에 접속된다. 트랜지스터 M5의 게이트는 양쪽 방향으로 동작하기 위하여 피드백 입력 FCK에 접속된다. 인버터 M1, M2의 출력부는 고정 래치 출력부 S-O 및 트랜지스터 T15의 게이트 중 하나에 접속된다. 트랜지스터 T15의 다른 게이트는 좌로부터 고정 래치 입력 S-L 및 우로부터 고정 래치 입력 S-R에 접속된다.

마찬가지로 스테이지(2)는 방향 제어 라인 L 및 L-에 의해 제어되는 트랜지스터 G9 내지 G16으로 형성된 전달 게이트를 포함한다. 전달 게이트의 입력부는 제어 신호 발생 회로 M11, M12에 접속된다. 전달 게이트 G9, G10의 출력부는 우에서 좌로 동작하기 위하여 피드백 출력 QL에 접속된다. 전달 게이트 G11, G12의 출력부는 좌에서 우로 동작하기 위하여 출력 클럭 게이트 제어 신호 라인 QLD에 접속된다. 전달 게이트 G15, G16의 출력은 좌에서 우로 동작하기 위하여 피드백 출력부 QR에 접속된다.

인버터 M7, M8의 출력부는 고정 래치 출력부 S-O 및 트랜지스터 T16의 게이트 중 하나에 접속된다. 트랜지스터 T16의 다른 게이트는 좌로부터 고정 래치 입력부 S-L 및 우로부터 고정 래치 입력부 S-R에 접속된다.

동작의 현재 방향에 따라, 라인 D는 입력 클럭 제어 신호를 좌 또는 우로부터 이동시키고 라인 FLK는 피드백 입력 신호를 좌 또는 우로부터 이동시킨다. 신호 라인 FCKR은, 좌에서 우로 동작이 행해질 때 제(n-1) 스테이지에서 제(n+1) 스테이지로 피드백 신호를 공급한다. 신호 라인 FCKL은, 좌에서 우로 동작이 행해질 때 피드백 신호를 제(n+1) 스테이지에서 제(n-1) 스테이지로 이동시킨다.

방향 제어 신호 L이 하이일 때, 좌에서 우로 작동한다. 전달 게이트(G1, G2, G3, G4)가 도전성인 반면, 전달 게이트(G5, G6, G7)는 고임피던스 상태에 있다. 따라서, 게이트 제어 신호가 전달 게이트(G3, G4, G5)와 라인 QLD를 통해 우로 전달되고, 피드백 신호는 전달 게이트(G1, G2)와 라인 QL을 통해 좌로 전달된다. 반면, 방향 제어 신호 L가 로우일 때, 우에서 좌로 동작한다. 전달 게이트가 그 반대 상태에 있으므로, 게이트 신호는 게이트(G5, G6)와 라인 QRD을 통해 좌로 전달되고, 피드백은 전달 게이트(G7, G8)와 라인 QR을 통해 우로 전달된다.

삼중 게이트 트랜지스터(T15, T16)는, 인버터(M1, M2, M7, M8) 주위에서 동작하는 래치가 어느 쪽의 스테이지 중 하나가 활성화 될 때마다 신호 S-L 또는 S-R에 의해 로크되지 않도록 보호한다. 각각의 스테이지는 좌 또는 우로부터의 클럭 게이트 제어 신호를 예상하여 적절히 대응할 수 있으므로, 각각의 스테이지가 양방향에서 동작하는 것을 허용한다.

도 22는 도 21과 도 22에 도시된 형태의 4쌍의 스테이지 1과 2에 의해 형성된 클럭 펄스 발생기를 도시한 것이다. 도시된 인버터(3, 4) 뿐 아니라, 인버터(5)가 제공되어, 방향 제어 신호 L로부터 상보 방향 제어 신호 L-를 발생시킨다. 또한, 동작 방향에 따라 좌 또는 우 시작 펄스 SPL 또는 SPR이 제공될 수 있고, 인버터(6)가 우로부터의 동작을 위해 제공되어, 적절한 정적 래치 입력 S-R을 발생시킨다.

도 23은 픽셀의 N행×M열 표시 매트릭스(10)를 포함하는 표시 장치를 도시한 것으로서, 예를 들면 액정 디바이스를 포함하는 공간 광 변조기 형태이다. 표시 장치는 클럭 펄스 발생 회로(12)와 데이터 라인 구동기(13) 세트를 포함하는 어드레스 신호 발생기(11)를 더 포함한다. 클럭 펄스 발생 회로(12)는 도 4 내지 도 22에 도시된 어떠한 형태의 발생기도 포함한다. 주사 신호 발생기(14)는 주사 신호를 픽셀의 행에 제공하고, 클럭 펄스 발생 회로(15)와 주사 라인 구동기(16) 세트를 포함한다. 클럭 펄스 발생 회로(15)는 도 4 내지 도 22에 도시된 어떠한 형태의 발생기도 포함한다. 클럭 펄스 발생 회로는 회로(12)에 대해서는 픽셀 데이터 율로, 그리고 회로(15)에 대해서는 라인 데이터 율로 클럭 펄스를 발생시킨다.

상술한 바와 같이, 본 발명에 따른 클럭 펄스 발생기는 전압 레벨 시프팅을 도입할 수 있으며, 특히, 전력 소비가 저감되도록 하기 위해 클럭 신호의 전압을 발생기 전압 보다 낮은 전압으로 설정할 수 있다. 또한, 발생기가 순방향 또는 역방향으로 선택적으로 동작할 수 있다. 이는 표시된 이미지가 공간적으로 반전되야 할 필요가 있는 표시 장치의 구동과 같은 몇몇 응용에 유리하다.

Claims

클럭 입력 및 N개(여기서, N은 3보다 큼)의 스테이지를 포함하되, 상기 스테이지 중 각각의 i번째 스테이지(여기서, 1<i<(N-1))는 상기 클럭 입력에서의 클럭 펄스를 그 출력으로 전달하도록 (i-1)번째 스테이지로부터의 제어 신호에 의해 제어되는 전달 게이트, 및 상기 전달 게이트의 출력에 응답하여 (i+1)번째 스테이지로 제어 신호를 공급하기 위한 제어 신호 발생 회로를 포함하며, 상기 제어 신호 발생 회로는 (i+2)번째 스테이지로부터의 제어 신호에 응답하여 추가적인 제어 신호의 공급을 금지하도록 구성된 클럭 펄스 발생기에 있어서,

각각의 i번째 스테이지의 상기 제어 신호 발생 회로는 제1 및 제2 전원 입력 사이에 직렬로 접속된 반대 도전형의 제1 및 제2 금속-산화물-실리콘 전계 효과 트랜지스터를 포함하며, 상기 제1 트랜지스터의 게이트는 상기 전달 게이트의 출력에 접속되고, 상기 제2 트랜지스터의 게이트는 (i+2)번째 스테이지의 제어 신호 발생 회로에 접속된 것을 특징으로 하는 클럭 펄스 발생기.
제1항에 있어서, 각각의 i번째 스테이지는 선택적으로 상기 전달 게이트가 (i+1)번째 스테이지로부터의 제어 신호에 의해 제어되도록 하거나, 상기 제어 신호 발생 회로가 (i-2)번째 스테이지로부터의 제어 신호에 응답하여 금지되도록 하기 위한 스위칭 장치를 포함하는 것을 특징으로 하는 클럭 펄스 발생기.
제2항에 있어서, 상기 스위칭 장치는 상기 제어 신호 발생 회로의 출력에 접속되어 방향 제어 신호를 수신하기 위한 제어 입력을 구비한 복수의 추가적인 전달 게이트를 포함하는 것을 특징으로 하는 클럭 펄스 발생기.
제1항에 있어서, 상기 전달 게이트 출력 중 적어도 하나는 상기 클럭 펄스 발생기의 출력을 구성하는 것을 특징으로 하는 클럭 펄스 발생기.
제1항에 있어서, 상기 제어 신호 또는 그 상보 신호 중 적어도 하나는 상기 클럭 펄스 발생기의 출력 신호를 구성하는 것을 특징으로 하는 클럭 펄스 발생기.
제1항에 있어서, 상기 전달 게이트는 상기 클럭 입력에 접속된 입력을 구비한 것을 특징으로 하는 클럭 펄스 발생기.
제1항에 있어서, 각각의 i번째 스테이지는 상기 전달 게이트용의 제어 신호를 수신하도록 접속된 입력과 상기 전달 게이트에 접속된 출력을 구비한 인버터를 포함하는 것을 특징으로 하는 클럭 펄스 발생기.
제1항에 있어서, 상기 전달 게이트의 각각은 반병렬 접속된 소스-드레인 경로를 가진 반대 도전형의 제3 및 제4 금속-산화물-실리콘 전계 효과 트랜지스터를 포함하는 전달 게이트인 것을 특징으로 하는 클럭 펄스 발생기.
제1항에 있어서, 각각의 i번째 스테이지는 상기 전달 게이트용 제어 신호를 수신하도록 접속된 입력과 상기 전달 게이트에 접속된 출력을 구비한 인버터를 포함하고, 상기 전달 게이트의 각각은 반병렬 접속된 소스-드레인 경로를 가진 반대 도전형의 제3 및 제4 금속-산화물-실리콘 전계 효과 트랜지스터를 포함하는 전달 게이트이며, 상기 제4 트랜지스터의 게이트는 상기 인버터의 출력에 접속되고, 상기 제3 트랜지스터의 게이트는 상기 인버터의 입력에 접속된 것을 특징으로 하는 클럭 펄스 발생기.
제1항에 있어서, 각각의 i번째 스테이지의 전달 게이트는 상기 제1 트랜지스터와 동일한 도전형인 제5 금속-산화물-실리콘 전계 효과 트랜지스터를 포함하는 것을 특징으로 하는 클럭 펄스 발생기.
제1항에 있어서, 상기 클럭 입력은 단상 클럭 입력인 것을 특징으로 하는 클럭 펄스 발생기.
제11항에 있어서, 연속적인 스테이지의 전달 게이트에 의해 전달된 클럭 펄스는 반대 극성을 갖는 것을 특징으로 하는 클럭 펄스 발생기.
제12항에 있어서, 상기 전달 게이트의 각각은 반병렬 접속된 소스-드레인 경로를 가진 반대 도전형의 제3 및 제4 금속-산화물-실리콘 전계 효과 트랜지스터를 포함하는 전달 게이트이고, 연속적인 스테이지의 전달 게이트의 제3 트랜지스터는 반대 도전형을 갖는 것을 특징으로 하는 클럭 펄스 발생기.
제12항에 있어서, 각각의 i번째 스테이지는 상기 전달 게이트용 제어 신호를 수신하도록 접속된 입력과 상기 전달 게이트에 접속된 출력을 구비한 인버터를 포함하고, 상기 전달 게이트의 각각은 반병렬 접속된 소스-드레인 경로를 가진 반대 도전형의 제3 및 제4 금속-산화물-실리콘 전계 효과 트랜지스터를 포함하는 전달 게이트이며, 상기 제4 트랜지스터의 게이트는 상기 인버터의 출력에 접속되고, 상기 제3 트랜지스터의 게이트는 상기 인버터의 입력에 접속되며, 연속적인 스테이지의 전달 게이트의 제3 트랜지스터는 반대 도전형을 갖는 것을 특징으로 하는 클럭 펄스 발생기.
제1항에 있어서, 연속적인 스테이지의 제1 트랜지스터는 반대 도전형을 갖는 것을 특징으로 하는 클럭 펄스 발생기.
제1항에 있어서, 상기 클럭 입력은 2상 클럭 입력인 것을 특징으로 하는 클럭 펄스 발생기.
제16항에 있어서, 상기 전달 게이트는 상기 클럭 입력에 접속된 입력을 구비하며, 연속적인 스테이지의 전달 게이트 입력은 다른 클럭 입력 위상에 접속되는 것을 특징으로 하는 클럭 펄스 발생기.
제17항에 있어서, 상기 스테이지의 전달 게이트에 의해 전달된 클럭 펄스는 동일한 극성을 갖는 것을 특징으로 하는 클럭 펄스 발생기.
제18항에 있어서, 상기 전달 게이트의 각각은 반병렬 접속된 소스-드레인 경로를 가진 반대 도전형의 제3 및 제4 금속-산화물-실리콘 전계 효과 트랜지스터를 포함하는 전달 게이트이며, 상기 스테이지의 제3 트랜지스터는 동일 도전형을 갖는 것을 특징으로 하는 클럭 펄스 발생기.
제18항에 있어서, 각각의 i번째 스테이지는 상기 전달 게이트용 제어 신호를 수신하도록 접속된 입력과 상기 전달 게이트에 접속된 출력을 구비한 인버터를 포함하고, 상기 전달 게이트의 각각은 반병렬 접속된 소스-드레인 경로를 가진 반대 도전형의 제3 및 제4 금속-산화물-실리콘 전계 효과 트랜지스터를 포함하는 전달 게이트이며, 상기 제4 트랜지스터의 게이트는 상기 인버터의 출력에 접속되고, 상기 제3 트랜지스터의 게이트는 상기 인버터의 입력에 접속되고, 상기 스테이지의 제3 트랜지스터는 동일한 도전형을 갖는 것을 특징으로 하는 클럭 펄스 발생기.
제1항에 있어서, 상기 스테이지의 제1 트랜지스터는 동일 도전형을 갖는 것을 특징으로 하는 클럭 펄스 발생기.
제1항에 있어서, 각 스테이지의 전달 게이트 출력은 풀업 또는 풀다운 트랜지스터를 구비한 것을 특징으로 하는 클럭 펄스 발생기.
제22항에 있어서, 각각의 i번째 스테이지는 상기 전달 게이트용 제어 신호를 수신하도록 접속된 입력과 상기 전달 게이트에 접속된 출력을 구비한 인버터를 포함하고, 각각의 풀업 또는 풀다운 트랜지스터는 상기 인버터의 입력 또는 출력에 접속된 제어 전극을 구비한 것을 특징으로 하는 클럭 펄스 발생기.
제1항에 있어서, 상기 스테이지의 각각은 상기 전달 게이트용 제어 신호를 수신하기 위한 제어 신호 입력을 구비하며, 각각의 제어 신호 입력은 풀업 또는 풀다운 장치를 구비한 것을 특징으로 하는 클럭 펄스 발생기.
제24항에 있어서, 각각의 i번째 스테이지는 상기 전달 게이트용 제어 신호를 수신하도록 접속된 입력과 상기 전달 게이트에 접속된 출력을 구비한 인버터를 포함하며, 각각의 풀업 또는 풀다운 장치는 상기 인버터의 출력에 접속된 제1 제어 전극 및 선행 스테이지의 제어 신호 입력 또는 선행 스테이지의 인버터의 출력에 접속된 제2 제어 전극을 구비한 트랜지스터 장치를 포함하는 것을 특징으로 하는 클럭 펄스 발생기.
제1항에 있어서, 상기 스테이지의 각각은 리셋 신호에 응답하여 상기 스테이지를 리셋하기 위한 리셋팅 회로를 구비한 것을 특징으로 하는 클럭 펄스 발생기.
제11항 또는 15항에 있어서, 상기 스테이지의 각각은 리셋 신호에 응답하여 상기 스테이지를 리셋하기 위한 리셋팅 회로를 구비하며, 상기 스테이지의 각각은 상기 전달 게이트용 제어 신호를 수신하기 위한 제어 신호 입력을 구비하고, 연속적인 스테이지의 리셋팅 회로는 상기 제어 신호 입력에서의 신호의 논리 상태를 반대 상태로 리셋하도록 구성된 것을 특징으로 하는 클럭 펄스 발생기.
제27항에 있어서, 상기 리셋팅 회로의 각각은 제6 트랜지스터를 포함하는 것을 특징으로 하는 클럭 펄스 발생기.
제28항에 있어서, 연속적인 스테이지의 제6 트랜지스터는 반대 도전형을 가지며, 반대 극성의 입력을 리셋하도록 접속된 제어 전극을 구비한 것을 특징으로 하는 클럭 펄스 발생기.
제28항에 있어서, 제6 트랜지스터는 동일한 도전형을 가지며, 공통 리셋 입력에 접속된 제어 전극을 구비한 것을 특징으로 하는 클럭 펄스 발생기.
제16항 또는 21항에 있어서, 상기 스테이지의 각각은 리셋 신호에 응답하여 상기 스테이지를 리셋하기 위한 리셋팅 회로를 구비하며, 상기 스테이지의 각각은 상기 전달 게이트용 제어 신호를 수신하기 위한 제어 신호 입력을 구비하고, 상기 리셋팅 회로는 상기 스테이지의 제어 신호 입력에서의 신호의 논리 상태를 동일 상태로 리셋하도록 구성된 것을 특징으로 하는 클럭 펄스 발생기.
제31항에 있어서, 상기 리셋팅 회로의 각각은 제6 트랜지스터를 포함하는 것을 특징으로 하는 클럭 펄스 발생기.
제32항에 있어서, 상기 제6 트랜지스터는 동일 도전형을 가지며, 공통 리셋 입력에 접속된 제어 입력을 구비한 것을 특징으로 하는 클럭 펄스 발생기.
제1항에 있어서, CMOS 집적 회로를 포함하는 것을 특징으로 하는 클럭 펄스 발생기.
제1항에 기재된 클럭 펄스 발생기를 포함하는 것을 특징으로 하는 공간 광 변조기.
제35항에 있어서, 액정 장치를 포함하는 것을 특징으로 하는 공간 광 변조기.
제35항에 기재된 공간 광 변조기를 포함하는 것을 특징으로 하는 표시 장치.
제36항에 기재된 공간 광 변조기를 포함하는 것을 특징으로 하는 표시 장치.