KR100315610B1 - 스태틱 클럭 펄스 발생기, 공간 광변조기 및 디스플레이 - Google Patents

스태틱 클럭 펄스 발생기, 공간 광변조기 및 디스플레이 Download PDF

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Abstract

스태틱 클럭 펄스 발생기는 복수의 스테이지를 포함하며, 그 각각은 리셋-세트 플립 플롭 및 게이팅 회로를 포함한다. 플립 플롭의 상보 출력은 클럭 입력으로부터의 클럭 펄스를 스테이지의 출력으로 공급하기 위한 게이팅 회로를 제어한다. 게이팅 회로가 스위치 오프될 때, 이 회로는 디폴트 레벨에서 출력을 유지한다. 플립 플롭은 전스테이지로부터의 출력을 수신하는 세트 입력, 및 후속 스테이지로부터의 출력을 수신하는 리셋 입력을 가진다.

Description

스태틱 클럭 펄스 발생기, 공간 광변조기 및 디스플레이{STATIC CLOCK PULSE GENERATOR, SPATIAL LIGHT MODULATOR AND DISPLAY}
본 발명은 스태틱 클럭 펄스 발생기에 관한 것이다. 이러한 발생기는, 예를 들어 디지탈 시그널 프로세싱(DSP)을 포함하는 복잡한 초대규모 집적 회로(VLSI) 설계에서의 고속 저전력 제어기 회로에서 사용될 수 있다. 클럭 펄스 발생기는, 예를 들어 양호하게 정의된 펄스 시퀀스가 고속 비디오 데이터를 샘플링하는 회로에 공급되어야만 하는 픽셀 매트릭스 타입의 공간 광변조기 및 디스플레이의 드라이버 회로에서의 어드레싱에 유리하게 사용될 수 있다.
공지된 유형의 클럭 펄스 발생기는 시프트 레지스터에 기초한다. 시프트 레지스터는, 클럭 펄스에 응답하여 단일 저장된 논리 상태를 체인 내에 있는 하나의 플립 플롭에서 다른 플립 플롭으로 통과시키는 D-타입 플립 플롭의 캐스캐이드 체인을 포함한다. 전형적인 클럭 펄스 발생 응용에서, 플립 플롭의 상태 중 하나만을 제외한 모든 상태가 논리 로우 상태(0)로 초기화되고, 나머지 플립 플롭은 논리 하이 상태(1)로 초기화된다. 시프트 레지스터는 알려진 주파수에서 클로킹되고, 시프트 레지스터 내의 순환 1 상태는 플립 플롭의 출력부에서 순차적인 펄스들을 생성하는 데 사용된다. 이러한 공지된 기술은, 예를 들어 미국 특허 제4,542,301호 및 제4,612,659호에 개시되어 있다. 이러한 기술에 대한 개선이 미국 특허 제4,785,297호에 개시되어 있다. 이 경우, 각각의 플립 플롭의 '마스터(master)' 및 '슬레이브(slave)' 출력은 AND 또는 NAND와 같은 결합 논리 게이트와 함께 사용되어, 주어진 수의 출력 펄스에 대해 시프트 레지스터의 클로킹 속도를 감소시킨다.
체인형 D-타입 래치 회로로부터 클럭 펄스 발생 회로를 형성하는 방법도 공지되어 있다. 첨부된 도면의 도 1은 래치(1 및 2)를 포함하는 전형적인 CMOS 회로의 일부를 도시하고 있다. 이러한 구성 및 동작은 공지되어 있으며, 여기에서는 상세하게 설명되지 않을 것이다. 래치(1) 및 래치(2)와 같이 연속적인 래치들은 CK 및 CK-로 표시된 2개의 클럭 펄스의 대향 클럭 위상에 대해 투명하다. 각각의 래치의 입력 및 출력은, 첨부된 도면의 도 2에 도시된 바와 같이 클럭 펄스 Nn 및 Np를 생성하기 위해 함께 'NANDed'된다. 도 2는 2개의 위상 클럭 파형, 즉 제1 래치(1)로의 입력되는 D, 제2 래치(2)의 입력이기도 한 제1 래치(1)의 출력 M, 및 제2 래치(2)의 출력 Q를 도시하고 있다.
이러한 구성의 단점은 출력 펄스 Nn 및 Np가 오버랩되지 않는다는 보장이 없다는 것이다. 이것은, 예를 들어 출력 펄스가 픽셀 매트릭스 디스플레이 드라이버에서 비디오 데이터를 샘플링하는 데 사용되는 경우에서와 같은 몇몇 응용에서는 문제를 일으킬 수 있다.
클럭 라인 또는 클럭 라인들의 용량 부하를 감소시켜 최대 동작 주파수를 증가시키고 클럭 전력 소모를 감소시키기 위한 다양한 기술들이 공지되어 있다. 예를 들어, 클럭 펄스 발생 회로에서 사용되기 위한 것으로서, 상태 제어된 클로킹 기술이 제안되어 왔다. 이러한 기술의 예는 미국 특허 제4,746,915호에 개시되어 있으며, 여기에서 시프트 레지스터는 여러 개의 플립 플롭의 서브-레지스터 또는 래치로 분할되며, 저주파에서 동작하는 다른 시프트 레지스터가 클럭 신호를 각각의 서브-레지스터에 인가하는 데에 선택적으로 사용된다.
하나의 순환 1 상태가 요구되는 응용에서, 입력에서 1 상태를 가지는 플립 플롭 또는 래치들만이 클로킹을 필요로 한다. 도 3에 도시된 바와 같이, 이러한 응용들에서, 각각의 플립 플롭의 입출력을 'ORing'함으로써 생성된 신호가 플립 플롭의 클럭 입력에 공급되는 클럭 신호를 게이팅하는 데 사용될 수 있다. 이러한 구성은 미국 특허 제5,128,974호에 개시되어 있다. 그러나, 이러한 구성은 스테이지마다 풀 플립 플롭 및 수 개의 다른 트랜지스터들을 필요로 한다. 또한, 플립 플롭 출력들은 비교적 큰 부하를 구동해야하고, 이것은 최대 동작 속도를 제한한다.
본 명세서에서 사용된 '전송 게이트'란 용어는 입력 신호를 전송하고 그 전달을 차단하도록 제어될 수 있는 메인 전기전도 경로를 갖는 반도체 장치를 의미하는 것으로 정의된다.
본 발명의 제1 특징에 따르면, 클럭 입력과 N 스테이지들을 포함하는 스태틱 클럭 펄스 발생기를 제공하며, 스테이지들 중 i번째 스테이지마다 리셋-셋 플립 플롭을 포함하는 것을 특징으로 한다. 리셋-셋 플립 플롭은 (i-1)번째 스테이지의 게이팅 회로 출력으로부터 셋 신호를 수신하는 셋 입력과, (i+a)번째 스테이지로부터 리셋 신호를 수신하는 리셋 입력을 가지며, 여기서 a는 1 이상이고, 게이팅 회로는 플립 플롭이 세트될 때 클럭 입력으로부터의 클럭 펄스를 게이팅 회로의 출력에 전달하기 위한 것이고, 여기서 1<i≤(N-a)이다.
게이팅 회로는 플립 플롭이 리셋될 때 비활성 상태에서 게이팅 회로의 출력을 유지하도록 구성될 수 있다.
i번째 스테이지 각각의 플립 플롭의 리셋 입력은 (i+2)번째 스테이지의 플립 플롭의 출력으로부터 리셋 신호를 수신하도록 구성될 수 있다.
i번째 스테이지 각각의 플립 플롭의 리셋 입력은 (i+1)번째 스테이지의 게이팅 회로의 출력으로부터 리셋 신호를 수신하도록 구성될 수 있다.
i번째 스테이지의 게이팅 회로의 출력은 딜레이 회로를 통해 (i+1)번째 스테이지의 플립 플롭의 셋 입력에 접속될 수 있다. 각각의 딜레이 회로는 직렬 연결된 복수의 인버터들을 포함할 수 있다.
상기 발생기는 제1 스테이지를 포함하며, 제1 스테이지는 시작 펄스를 수신하는 셋 입력과 (i+a)번째 스테이지로부터 리셋 신호를 수신하는 리셋 입력을 갖는 리셋-셋 플립 플롭, 및 플립 플롭이 세트될 때 클럭 입력으로부터의 클럭 펄스를 제2 스테이지에 전달하는 게이팅 회로를 포함할 수 있다.
상기 발생기는 N번째 스테이지를 포함하며, N번째 스테이지는 (N-1)번째 스테이지의 게이팅 회로 출력으로부터 셋 신호를 수신하는 셋 입력과 리셋 입력을 갖는 리셋-셋 플립 플롭, 및 클럭 입력으로부터의 클럭 펄스를 N번째와 N-1번째 스테이지들의 플립 플롭들의 리셋 입력들에 전달하는 게이팅 회로를 포함할 수 있다.
i번째 스테이지 각각은 플립 플롭 셋 입력이 (i+1)번째 스테이지의 게이팅 회로로부터 셋 신호를 수신하도록, 그리고 플립 플롭 리셋 입력이 (i-a)번째 스테이지로부터 리셋 신호를 수신하도록 선택적으로 야기하는 제1 스위칭 장치를 포함할 수 있다.
제1 스테이지는 플립 플롭 셋 입력이 제2 스테이지의 게이팅 회로 출력으로부터 셋 입력 신호를 수신하도록, 그리고 플립 플롭 리셋 입력이 제1 스테이지의 게이팅 회로로부터 클럭 펄스를 수신하도록 선택적으로 야기하는 제2 스위칭 장치를 포함할 수 있다.
N번째 스테이지는 플립 플롭 셋 입력이 시작 펄스를 수신하도록, 그리고 플립 플롭 리셋 입력이 (i+a)번째 스테이지로부터 리셋 신호를 수신하도록 선택적으로 야기하는 제3 스위칭 장치를 포함할 수 있다.
게이팅 회로의 출력들의 적어도 일부는 상기 발생기의 출력들을 구성할 수 있다.
상기 플립 플롭들의 적어도 일부는 상기 발생기의 출력들을 구성할 수 있다.
게이팅 회로들은 클럭 입력에 연결된 입력들을 가질 수 있다.
게이팅 회로 각각은 전송 게이트와 플립 플롭이 리셋트될 때 전송 게이트의 출력을 비활성 상태로 유지하기 위한 홀딩 디바이스를 포함할 수 있다.
전송 게이트 각각은 소스-드레인 경로가 역병렬로 접속되어 있고 게이트가 플립 플롭의 직접 및 상보 출력에 연결되는 도전형이 반대인 금속-산화물-실리콘 전계 효과 트랜지스터를 포함하는 전송 게이트일 수 있다.
클럭 입력은 두 페이즈 입력일 수 있다. 연속단의 전송 게이트는 상이한 클럭 입력 페이즈에 연결될 수 있다. 연속단의 전송 게이트를 통과하는 클럭 펄스는 동일 극성일 수 있다.
각 단의 홀딩 디바이스는 제어 전극이 플립 플롭의 상보 출력에 연결되는 풀-다운 트랜지스터를 포함할 수 있다.
각 단의 홀딩 디바이스는 제어 전극이 플립 플롭의 직접 출력에 연결되는 풀-업 트랜지스터를 포함할 수 있다.
클럭 입력은 단일 페이즈 클럭 입력일 수 있다. 연속단의 전송 게이트를 통과하는 클럭 펄스는 반대 극성일 수 있다. 연속단의 홀딩 디바이스는 풀-다운 및 풀-업 트랜지스터를 교대로 포함할 수 있고, 각 풀-다운 트랜지스터의 제어 전극은 관련된 플립 플롭의 상보 출력에 접속되고 각 풀-업 트랜지스터의 제어 전극은 관련된 플립 플롭의 직접 출력에 접속된다.
게이팅 회로 각각은 게이트형 감지 증폭기를 포함할 수 있다. 게이팅 회로 각각은 게이트형 레벨 시프터일 수 있다.
플립 플롭 각각은 입력 및 출력 중 적어도 하나가 플립 플롭의 출력을 형성하는 제1 레벨 인버터, 입력 및 출력이 제1 레벨 시프터의 출력 및 입력 각각에 연결되는 제2 제어가능 인버터, 및 플립 플롭의 입력을 형성하는 제1 및 제2 입력을 갖는 입력 회로를 포함할 수 있으며, 입력 회로는 제1 레벨 인버터의 입력에 제1 및 제2 입력의 상태에 대응하는 신호를 공급하고 제1 또는 제2 입력이 활성 신호를 수신할 때 제2 인버터의 출력이 고임피던스 상태로 전환되도록 제2 인버터를 제어하도록 구성된다.
제1 입력은 활성이 하이인 입력일 수 있으며 제1 입력은 활성이 로우인 입력일 수 있다. 입력 회로는 제1 전원 입력과 제1 인버터의 입력 간에 연결되고 제2입력을 형성하는 제어 전극을 갖는 제1 활성 디바이스, 및 제2 전원 입력과 제1 인버터의 입력 간에 연결되고 제1 입력을 형성하는 제어 전극을 가지며 제1 활성 디바이스와는 반대인 도전형을 갖는 제2 활성 디바이스를 포함할 수 있다. 제1 및 제2 활성 디바이스 각각은 반전 구성으로 접속될 수 있다.
제2 인버터는 제1 전원 입력과 제2 인버터의 출력 간에 직렬로 접속된 제1 도전형의 제3 및 제4 활성 디바이스와, 제2 전원 입력과 제2 인버터의 출력 간에 직렬로 접속된 제1 도전형과는 반대인 제2 도전형의 제5 및 제6 활성 디바이스를 포함할 수 있으며, 제3 및 제5 활성 디바이스는 제2 인버터의 입력에 연결된 제어 전극을 가지며, 제4 및 제6 활성 디바이스는 입력 회로의 제1 및 제2 입력 각각에 연결된 제어 전극을 가진다. 제3 및 제5 활성 디바이스 중 적어도 하나의 제어 전극은 제2 인버터의 입력에 다른 활성 디바이스를 통해 연결될 수 있다. 다른 활성 디바이스는 제1 또는 제2 전원 입력에 연결된 제어 전극을 가질 수 있다.
제1 인버터는 제1 전원 입력과 제1 인버터의 출력 간에 연결된 제7 활성 디바이스와, 제2 전원 입력과 제1 인버터의 출력 간에 연결되고 제7 활성 디바이스와는 반대의 도전형을 갖는 제8 활성 디바이스를 포함할 수 있으며, 제7 및 제8 활성 디바이스는 제1 인버터의 입력에 연결된 제어 전극을 갖는다.
발생기는 CMOS 집적 회로를 포함할 수 있다.
본 발명에 제2 특징에 따르면, 본 발명의 제1 특징에 따른 발생기를 포함하는 공간 광 변조기가 제공된다.
이 변조기는 액정 디바이스를 포함할 수 있다.
본 발명에 제3 특징에 따르면, 본 발명의 제2 특징에 따른 변조기를 포함하는 디스플레이가 제공된다.
따라서, 완전한 스태틱(static)의 클럭 펄스 발생기를 제공할 수 있다. 이러한 발생기는 용량 간섭 및 전하 누설에 강건하므로 매우 낮은 주파수로 동작할 수 있다.
또한, 매우 높은 최대 동작 주파수를 갖는 클럭 펄스 발생기를 제공할 수 있다. 특히, 클럭 펄스는 단지 두 트랜지스터의 게이트를 동시에(또한, 게이팅 회로 출력이 발생기의 출력을 형성할 때는 임의 외부 부하)를 충전시키기 위해서만 필요로 되는 발생기를 제공할 수 있다.
또한, 클럭 신호는 완전히 게이트될 수 있다. 이러한 사실은 두가지 이유로 인해 중요하다. 먼저, 클럭 신호의 트랜지스터 부하는 그것의 상승 시간 및 그에 따른 최대 주파수를 제한하게 된다. 본 발명의 구성에 따르면, 클럭의 부하는 주로 기생 소자에 의해 야기되므로, 상대적으로 큰 클럭 펄스 발생기에 대해 고속이 유지될 수 있다.
두번째로, 트랜지스터 게이트에 의해 클럭 신호의 용량성 부하가 최소화될 수 있다. 특히, 스위칭 상태인 스테이지에서 트랜지스터의 게이트만이 충전된다. 그리하여, 클럭 신호를 반송하는 회로 트랙의 트랙 저항에 있어서 전력 소모가 감소된다.
출력 펄스는 클럭 신호(게이팅 회로를 통과함으로써만 저하됨)를 정확히 복사한 것일 수도 있다. 게이팅 회로는 전송 게이트로서 구현될 수도 있으며, 구동능력이 높도록 비교적 크게 만들어질 수도 있다. 전송 게이트로부터 얻어질 경우 출력 펄스들은 중첩되지 않도록 보장된다.
비록 몇몇 실시예들이 2개의 위상 클럭을 필요로 하지만, 다른 실시예들은 하나의 위상 클럭만을 필요로 한다.
후속하는 각 쌍의 스테이지로부터 다양한 유용한 신호들이 발생될 수도 있으며, 이러한 신호들은 다음을 포함한다:
(i) 클럭 펄스의 고 주기와 실질적으로 동일하며 클럭 상승 에지와 동기하는 구간의 개별적 비 중첩 (포지티브 또는 네거티브) 펄스;
(ii) 클럭 펄스의 저 주기와 실질적으로 동일하며 클럭 하강 에지와 동기하는 구간의 개별적 비 중첩 (포지티브 또는 네거티브) 펄스;
(iii) 클럭 주기와 실질적으로 동일하며 클럭 상승 에지와 동기하는 구간의 개별적 중첩 포지티브 또는 네거티브 펄스;
(iv) 클럭 주기와 실질적으로 동일하며 클럭 하강 에지와 동기하는 구간의 개별적 중첩 포지티브 또는 네거티브 펄스.
비중첩 펄스의 경우, 상대적 펄스폭은 클럭 펄스 발생기를 구동하는데 사용되는 클럭 신호의 마크-스페이스비만을 변화시킴으로써 변화될 수 있다.
몇몇 실시예에서, 전압 레벨 시프트가 제공될 수 있다. 특히, 클럭 신호는 전력 소모가 감소될 수 있도록 펄스 발생기의 공급 전압보다 낮은 전압일 수도 있다. 이러한 몇몇 실시예에 있어서, 출력 펄스는, 실질적으로 낮은 진폭을 갖는 클럭 신호로 동작함에도 불구하고 전체 공급 전압과 실질적으로 대응하는 진폭을 가질 수도 있다. 또한, 몇몇 실시예에서, 펄스 발생기는 어느 한 방향('순방향' 또는 '역방향')으로 선택적으로 동작할 수 있다. 이러한 점은, 디스플레이되는 화상이 공간적으로 반전될 필요가 있을 수 있는 디스플레이 구동과 같은 몇몇 응용에서는 유리하다.
도 1은 공지된 종류의 시프트 레지스터의 두 스테이지의 회로도.
도 2는 도 1에 도시된 스테이지에서 생성된 파형을 도시하는 도면.
도 3은 공지된 종류의 클럭 펄스 발생기의 블록 회로도.
도 4는 본 발명의 한 실시예를 구성하는 스태틱 클럭 펄스 발생기의 두 스테이지의 회로도.
도 5는 도 4에 스테이지가 도시되어 있는 클럭 펄스 발생기의 블록도.
도 6은 도 4 및 도 5에 도시된 클럭 펄스 발생기에서 생성된 파형을 도시한 타이밍도.
도 7은 본 발명의 한 실시예를 구성하는 스태틱 클럭 펄스 발생기의 두 스테이지의 회로도.
도 8은 도 7에 스테이지가 도시되어 있는 클럭 펄스 발생기의 블록도.
도 9는 본 발명의 한 실시예를 구성하는 스태틱 클럭 펄스 발생기의 두 스테이지의 회로도.
도 10은 도 9에 스테이지가 도시되어 있는 클럭 펄스 발생기에서 생성된 파형을 도시한 타이밍도.
도 11은 본 발명의 한 실시예를 구성하는 스태틱 클럭 펄스 발생기의 두 스테이지의 회로도.
도 12는 본 발명의 한 실시예를 구성하는 스태틱 클럭 펄스 발생기의 두 스테이지의 회로도.
도 13은 본 발명의 한 실시예를 구성하는 스태틱 클럭 펄스 발생기의 두 스테이지의 회로도.
도 14는 도 4, 7, 9 및 도 11 내지 13에 도시된 스테이지에서 사용될 수도 있는 리셋-셋 플립 플롭의 개략도.
도 15는 도 14에 도시된 플립 플롭의 회로도.
도 16은 도 15의 플립 플롭에서 발생하는 파형을 예시하는 타이밍도.
도 17은 본 발명의 실시예를 구성하는 스태틱 클럭 펄스 발생기의 2스테이지회로도.
도 18은 도 17에 예시된 단계에 사용될 수도 있는 리세트 세트 플립 플롭의 회로도.
도 19는 도 18의 플립 플롭에서 발생하는 파형을 예시하는 타이밍도.
도 20은 세트 동작 동안 도 15 및 도 18의 플립 플롭의 출력 파형을 예시하는 타이밍도.
도 21은 리세트 동작 동안 도 15와 도 18의 플립 플롭의 출력 파형을 예시하는 타이밍도.
도 22는 본 발명의 실시예를 구성하는 스태틱 클럭 펄스 발생기의 2단 회로도.
도 23은 도 22에 예시된 스테이지에서 사용될 수도 있는 리세트-세트 플립 플롭의 회로도.
도 24는 도 18 및 도 23에 도시된 변형된 유형의 플립 플롭 회로도.
도 25는 도 18 및 도 23에 도시된 또 다른 변형된 유형의 플립 플롭 회로도.
도 26은 로우 입력 전압 동작을 예시하는 다이아그램.
도 27은 로우 입력 전압 동작에 대한 변형된 도 18 및 도 23에 도시된 유형의 플립 플롭 회로도.
도 28은 세트-오버라이드 동작을 위한 변형된 도 18에 도시된 유형의 플립 플롭 회로도.
도 29는 본 발명의 실시예를 구성하는 스태틱 클럭 펄스 발생기의 2스테이지 회로도.
도 30은 도 29에 도시된 스테이지에 사용될 수도 있는 게이트 센스 증폭기의 회로도.
도 31은 도 29에 도시된 스테이지에 사용될 수도 있는 게이트 전압차 레벨 시프터의 회로도.
도 32는 본 발명의 실시예를 구성하는 양방향 스태틱 클럭 펄스 발생기의 한 스테이지의 회로도.
도 33은 본 발명의 실시예를 구성하는 양방향 스태틱 클럭 펄스 발생기의 한 스테이지의 회로도.
도 34는 본 발명의 실시예를 구성하는 양방향 스태틱 클럭 펄스 발생기의 회로도.
도 35는 도 34에 도시된 유형의 끝에서 두 번째 스테이지와 본 발명의 실시예를 구성하는 양방향 스태틱 클럭 펄스 발생기의 말단(end) 또는 단말(terminal stage)의 회로도.
도 36은 도 32에 도시된 것과 유사한 양방향 스테이지의 보다 상세한 회로도.
도 37은 그 스테이지 중 하나가 도 36에 도시되어 있는 클럭 펄스 발생기의 블록도.
도 38은 본 발명의 실시예를 구성하는 또 다른 양방향 스태틱 클럭 펄스 발생기의 한 스테이지에 대한 회로도.
도 39a 및 도 39b는 본 발명의 실시예를 구성하는 양방향 스태틱 클럭 펄스 발생기의 한 스테이지에 대한 회로도.
도 40은 본 발명의 실시예를 구성하는 공간 광 변조기의 개략적인 블록도.
<도면의 주요 부분에 대한 부호의 설명>
1, 2 : 스테이지
3 : 플립 플롭
4 : 게이트 회로
6 : 인버터
첨부된 도면을 참조하여, 본 발명을 실시예를 이용하여 좀더 설명하기로 한다.
도면에서 유사한 부분에는 동일 참조부호를 붙인다.
다음의 설명에서 4유형의 펄스(각각 하프 클럭 펄스 주기)는 다음과 같이 확인된다.
Pp: 포지티브 펄스: 클럭 신호 CK의 포지티브 진행 펄스(positive-going pulse)와 일치함;
Pn: 포지티브 펄스: 클럭 신호 CK의 네가티브 진행 펄스와 일치함;
Np: 네가티브 펄스: 클럭 신호 CK의 포지티브 진행 펄스와 일치함;
Nn: 네가티브 펄스: 클럭 신호 CK의 네가티브 진행 펄스와 일치함;
도 4는 스태틱 클럭 펄스 발생기의 2단 1 및 2를 나타낸다. 단(1)은 리세트 입력 R, 세트 입력 S, 다이렉트 출력 Q, 보상 또는 반전 출력 /Q를 가지는 리세트-세트 (RS) 플립 플롭(3)을 포함한다. 세트 입력 S는 이전 또는 (n-1)번째 스테이지로부터 세트 신호 Pn을 수신하기 위한 스테이지의 입력에 접속되고, 이 신호는 이전 단의 출력신호이기도 하다. 리세트 입력 R은 (n+1) 번째 스테이지로부터 리세트 신호를 수신하기 위해 입력 Fi에 접속된다.
플립 플롭(3)의 출력 Q와 /Q는 상보 클럭 입력 CK, /CK를 가지는 게이트 회로(4)의 게이트 입력 G와 /G 에 접속되고, 상보 클럭 입력 CK, /CK는 2 상 클럭 입력 CK, /CK의 상보 위상(complementary phases)에 각각 연결된다. 그러나, 게이트 회로(4)의 실제적인 배열에 따라, 플립 플롭 출력 중 하나만이 싱글 게이트 입력을 가지는 게이트 회로(4)를 위해 사용될 수도 있다. 마찬가지로, 게이트 회로(4)는 클럭 위상 또는 싱글 클럭 위상 중 하나에 연결되는 싱글 클럭 입력을 가질 수도 있다. 게이트 회로(4)의 출력 O는 스테이지(1)의 출력 Pp에 접속되어 세트 신호를 다음 또는 (n+1)번째 스테이지에 공급한다. 또한, 게이트 회로(4)의 출력 O는 출력 F0에 접속되어 리세트 신호를 이전 또는 (n-1)번째 스테이지에 공급한다.
도 4의 하부에 도시된 스테이지(2)는 스테이지(2)가 (n-1)번째 스테이지로부터 세트 신호 Pp를 수신하고, 세트 신호 Pn을 (n+1)번째 스테이지에 공급하고 있다는 점에서 스테이지(1)과 다르다. 또한, 스테이지(1)의 게이트 회로(4)는 클럭 신호 CK의 포지티브 진행 펄스와 일치하는 포지티브 펄스 Pp를 공급하도록 배열되고, 스테이지(2)는 클럭 신호 CK(상보 클럭 신호 /CK의 포지티브 진행 펄스와 일치함)의 네가티브 진행 펄스와 일치하는 그 출력 포지티브 펄스 Pn을 공급하도록 배열된다.
게이트 회로(4)는 클럭 입력 CK와 /CK 중 하나로부터 싱글 클럭 펄스를 전송하도록 각각의 스테이지 내의 플립 플롭(3)의 출력 Q 와 /Q 중 어느 하나 또는 이 2개에 의해 제어된다. 회로(4)로 향하는 게이트 입력 신호가 비활성인 경우, 즉,플립 플롭(3)이 리세트되는 경우, 회로와 스테이지 1 또는 2의 출력 O는 로우로 유지된다.
도 5는 캐스케이드 접속되는 N 스테이지(1,2)를 포함하는 스태틱 클럭 펄스 발생기의 일부를 나타내는 도면이다. 스테이지(1)는 스테이지(2)와 엇갈려 있다. 제1 스테이지의 세트 신호 입력 Pn은 시작 펄스 SP를 수신하도록 배열되는 반면, 클럭 입력은 2상 클럭 입력으로부터 상보 클럭 신호 CK 및 /CK를 수신하도록 접속된다. 각 스테이지(1,2)의 입력 F1은 다음 스테이지의 출력 Fo에 접속된다. 최종 또는 N번째의 입력 Fi는 접지 gnd에 접속된다.
스태틱 클럭 펄스 발생기의 동작이, 도 5의 발생기의 첫 번째 3스테이지에서 발생하는 다양한 파형을 나타내고 있는 도 6의 타이밍도에 의해 예시된다. 먼저, 스테이지(1,2)의 플립 플롭(3)은 리세트 상태에 있으며, 다이렉트 출력 Q가 낮고, 상보 출력 /Q가 하이이며, 출력 Pn과 Pp는 모두 로우이다.
타임 tn에서 시작 펄스 SP는 제1 스테이지(1)의 입력 Pn에 공급된다. 이러한 스테이지의 플립 플롭(3)이 세트되므로, 출력 Q는 하이가 되고, 상보 출력 /Q는 로우가 된다. 게이트 회로(4)는 스위치온되고, 제1 스테이지의 출력 신호 Pp가 클럭 신호 CK에 이어진다.
시간 tn+1에서, 클럭 신호 CK는 하이가 되고, 제1 스테이지(1)의 출력 신호 Pp는 하이가 된다. 제2 스테이지(2)의 플립 플롭(3)은 세트되고, 그 출력 Q와 /Q는 각각 하이와 로우가 된다. 제2 스테이지의 게이트 회로(4)는 스위치온되고, 제2 스테이지(2)의 출력 신호 Pn이 상보 클럭 신호 /CK에 이어진다.
시간 tn+2에서, 상보 클럭 신호 /CK는 하이가 되므로 제2 스테이지(2)의 출력 신호 Pn도 하이가 된다. 제3 스테이지(1)의 플립 플롭은 세트되고, 그 출력 Q는 하이가 된다. 신호 Pn은 제1 스테이지(1)의 플립 플롭(3)의 리세트 입력 R에 피드백되므로, (도 6에 예시된 바와 같이) 리세트된다. 제1 스테이지(1)의 게이팅 회로가 스위치 오프되어 제1 단(1)의 출력(Pp)은 다른 개시 펄스가 수신될 때까지 접지 전위로 유지된다.
도 7에 도시된 스테이지들(1 및 2)은 리세팅 펄스의 피드백 배열에 있어서 도 4에 도시된 스테이지들과 다르다. 각각의 스테이지(1, 2)는 (n+1) 번째 스테이지로부터 리세트 신호를 수신하고 이를 출력(F)으로 보내어 리세트 신호를 (n-1) 번째 스테이지에 공급하기 위한 입력(F)을 갖는다. 각각의 스테이지(1, 2)에서, 리세트 신호는 출력(Fo)을 통해 플립 플롭(3)의 Q 출력에 의해 (n-1) 번째 스테이지에 공급된다. 유사하게, 입력(F1)에 접속된 플립 플롭(3)의 리세트 입력(R)은 (n+2) 번째 스테이지로부터 리세트 신호를 수신한다.
플립 플롭 출력들은 게이팅 회로들(4)에 의해 생성된 펄스에 대응하기 때문에, 각각의 게이팅된 펄스와 플립 플롭의 응답 사이의 지연은 작다. 그러므로, 도 8에 도시된 클럭 펄스 생성기에서 발생하며 도 7에 도시된 스테이지들(1 및 2)을 포함하는 신호들의 타이밍은 도 5에 도시된 클럭 펄스 생성기에서 발생한 것과 유사하여 파형은 도 6에 도시도니 것과 거의 동일하게 된다. 그러나, 도 6에서 파선(B)으로 도시된 바와 같이, 제3 스테이지의 플립 플롭 출력(Q)의 상승 에지는 제1 스테이지의 신호(Q)를 리세트시켜 이 신호들이 중첩되도록 한다. 이는 일정한형태의 추가 논리 신호들이 조합 논리에 의해 플립 플롭들(3)의 출력들(Q)로부터 생성되는데 필요하다면 중요한 특성일 수 있다.
역으로, 몇몇의 응용은 각각의 다른 스테이지의 출력들(Q)은 도 9에 도시된 스테이지들(1 및 2)이 사용될 수 있는 경우인 비중첩일 것을 필요로 한다. 도 9에 도시된 스테이지들(1 및 2)은 각각의 스테이지의 출력이 5'에서 도시된 바와 같이 직렬 접속 또는 직렬화된 인버터들로서 구현될 수 있는 지연 회로(5)를 통해 게이팅 회로(4)의 출력(O)에 접속된다는 면에서 도 4에 도시된 것과 다르다. 그러나, 선행하는 스테이지에 대한 피드백 리세트 신호는 출력(Fo)을 통해 게이팅 회로(4)의 출력(O)으로부터 직접 공급되어 지연되지 않는다. 이는 선행하는 스테이지의 플립 플롭이 세트되기 전에 선행하는 스테이지의 플립 플롭이 리세트되는 것을 보장한다. 도 10은 연속적인 스테이지들의 플립 플롭들의 출력들(Q 및 1Q) 상에서의 그 효과를 도시하고 있다. 이는 추가 논리 신호를 유도하도록 적합한 조합 논리로 사용될 수 있다.
도 11은 게이팅 회로들(4)이 전송 게이트의 형태로 구현된 도 7에 도시된 현태의 스테이지들(1 및 2)을 도시하고 있다. 특히, 각각의 플립 플롭(3)의 출력들(Q 및 1Q)은 그 소스-드레인 경로들이 전송 게이트를 형성하도록 안티패러렐로 접속된 트랜지스터들(T1 및 T2)의 게이트들에 각각 접속된다. 전송 게이트(T1, T2)의 입력은 스테이지(1) 또는 스테이지(2)에서 2개의 위상 클럭 입력의 위상 CK 또는 위상 1CK에 각각 접속된다. 풀 다운 트랜지스터(T3)는 접지 또는 전원 입력에 접속되는 소스, 스테이지(1)의 출력(Pp) 또는 스테이지(2)의 Pn에 접속되는 드레인, 및 플립 플롭(3)의 보수 출력에 접속되는 게이트를 갖는다.
플립 플롭(3)이 그 리세트 상태에 있을 때, 전송 게이트(T1, T2)는 스위치 오프되고 트랜지스터(T3)는 스테이지의 출력을 접지 전위로 유지한다. 플립 플롭(3)이 그 세트 상태에 있을 때, 전송 게이트(T1, T2)는 스위치 온되어 스테이지 출력을 적절한 클럭 위상에 접속시키고 풀 다운 트랜지스터(T3)는 디스에이블된다.
도 4, 7, 9 및 11에 도시된 스테이지들(1 및 2)은 포지티브 펄스를 클럭 펄스들(CK 및 1CK)의 상승 에지와 동기된 출력들(Pp 및 Pn)에 공급한다. 그러나, 네거티브 출력 펄스들(Nn 및 Np)을 공급하는 스태틱 클럭 펄스 생성기를 공급하는 것도 가능하다. 도 12는 상기 펄스들을 제공하며 스태틱 클럭 펄스 생성기를 형성하도록 도 8에 도시된 바와 같이 합께 접속될 수 있는 스테이지들(1 및 2)을 도시하고 있다.
도 12에 도시된 스테이지(1)는 인버터(6)가 입력(Np과 플립 플롭(3)의 세트 입력(S) 사이에 접속되며 출력(Nn)이 그 소스가 전원 입력(vdd)에 접속되고 그 게이트가 플립 플롭(3)의 직접 출력에 접속된 풀-업 트랜지스터(T3)로 제공된다. 유사하게, 도 12에 도시된 스테이지(2)는 인버터(6)가 입력(Nn)과 플립 플롭(3)의 세트 입력(S) 사이에 접속되고 출력(Np)이 그 게이트가 플립 플롭(3)의 직접 출력(Q)에 접속되는 풀-업 트랜지스터(T3)로 제공된다.
도 13은 도 4에 도시된 바와 같이 합께 접속될 수 있는 스테이지들(1 및 2)을 도시하고 있다. 스테이지(1)는 포지티브 진행 출력 신호들(Pp)을 공급하고 스테이지(2)는 네거티브 진행 출력 신호들(Nn)을 공급한다. 스테이지(1)는 인버터(6)가 입력(Nn)과 플립 플롭(3)의 세트 입력(S) 사이에 제공된다는 면에서 도 11에 도시된 것과 다르다. 스테이지(2)는 인버터(6)가 생략되고 전송 게이트(T1, T2)의 입력이 단일 위상 클럭 입력(CK)에 접속된다는 면에서 도 12에 도시된 것과 다르다. 따라서, 전체 스태틱 클럭 펄스 생성기는 하나의 위상 클럭 입력(CK)을 필요로 하며 다른 스테이지들은 반대 극성의 출력 신호들 또는 펄스들을 제공한다.
플립 플롭들(3)은 임의의 적합한 방식으로 구현될 수 있다. 예를 들어, 공지된 형태의 RS 플립 플롭은 도 14에 도시되어 있으며 F. Hill과 G. Peterson에 의한 'Digital Logic and Microprocessors', John Wiley and Sons, 1984에 개시되어 있는 바와 같이 한 쌍의 교차 결합된 NOR 게이트들을 포함한다. 플립 플롭은 한 쌍의 2개의 입력 게이트들(NOR1 및 NOR2)을 포함한다. 게이트 NOR1의 입력 중 하나가 세트 입력 S를 포함하고, 게이트 NOR2의 입력 중 하나가 리세트 입력 R을 포함한다. 게이트 NOR1의 출력은 플립 플롭의 상보 출력 /Q를 포함하고, 게이트 NOR2의 제2 입력에 접속된다. 게이트 NOR2의 출력은 플립 플롭의 출력 Q를 포함하고, 게이트 NOR1의 제2 입력에 접속된다. 출력 Q 및 상보 출력 /Q는 이하의 진리표에 따라 세트 및 리세트 신호에 응답한다.
S R Qt /Qt
0 0 Qt-1 /Qt-1
0 1 0 1
1 0 1 0
1 1 미정의
(여기에서 0 및 1은 논리적 로우 레벨 및 논리적 하이 레벨이고, Qt및 /Qt는 출력의 현재 상태이며, Qt-1및 /Qt-1은 출력의 이전 상태를 나타낸다). 그러므로, 세트 및 리세트 신호 S 및 R이 둘다 0인 경우, 출력 Q 및 /Q는 그 이전 상태를 유지하므로 래치된다. 세트 입력 S가 하이로 되는 경우, 플립 플롭은 세트되고, 그 출력은 하이가 된다. 리세트 입력 R이 하이가 되는 경우, 플립 플롭은 리세트되고, 출력 Q는 로우가 된다. 세트 및 리세트 입력이 둘다 하이인 경우, 출력 상태는 미정의되고, 설계자는 이러한 조건이 발생하지 않도록 해야 한다.
도 14에 도시된 RS 플립 플롭은 도 15에 도시된 바와 같은 주지형의 8개 트랜지스터 CMOS 집적 회로로서 실시될 수도 있다. 게이트 NOR1은 P형 트랜지스터 I2 및 G2와, N형 트랜지스터 M2 및 I1를 포함하고, 게이트 NOR2는 P형 트랜지스터 I4 및 G4와, N형 트랜지스터 M4 및 I3을 포함한다.
첨부된 도면의 도 16은 입력 R 및 S와 출력 Q 및 /Q에서 발생하는 신호의 공통 시간축에 대한 4개의 파형 다이어그램을 도시하는 그래프이다. 파형은 신호 에지의 상대 타이밍을 강조하기 위해 임의의 전압 레벨과 뒤떨어지는 트랜지스터 성능을 이용한 도 15에 도시된 플립 플롭의 시뮬레이션을 도시하고 있다. 시뮬레이션을 위해, 모든 트랜지스터가 동일한 사이즈이고, 출력 Q 및 /Q는 단위 인버터로 각각 로딩된다.
도 17에 도시된 스테이지 1, 2가 도 11에 도시된 것과 상이한 점은 플립 플롭(3)이 액티브 로우 리세트 입력 /R을 가지고 있다는 점이다. 각 스테이지로부터이전 스테이지의 바로 앞 스테이지로 피드백되는 리세트 신호는 플립 플롭(3)의 상보 출력 /Q에 의해 인가된다.
도 17에 도시된 스테이지 1, 2는 플립 플롭(3)이 도 18에 도시된 바와 같은 개선형 플립 플롭에 의해 실시되는 것을 가능하게 한다. 플립 플롭(3)은 제1 전원 입력 또는 라인 Vdd와 접지 또는 제2 전원 입력 또는 라인 gnd의 사이에 직렬로 접속된 제1 P형 트랜지스터(11)와 N형 트랜지스터(12)를 포함하는 입력 회로 IN1를 포함한다. 제1 트랜지스터(11)는 액티브 로우 리세트 입력 /R에 접속된 게이트를 가지고 있다. 그러므로, 입력 /R에 인가된 리세트 신호는 예를 들면, 전원 라인 Vdd의 전압에서 보통 논리적 하이 또는 1이며, 플립 플롭이 리세트되는 경우, 제로 또는 접지 전압과 같은 논리적 로우 또는 0으로 스위칭된다. 제2 트랜지스터(12)의 게이트도 마찬가지로 액티브 하이, 즉 통상은 논리적 로우이지만 플립 플롭이 세트되는 경우 논리적 하이로 스위칭되는 세트 입력 S에 접속된다.
플립 플롭은 제1 인버터 X1과 제2 제어가능 인버터 X2를 더 포함한다. 제2 인버터 X2는 전원 라인 Vdd와 gnd에 직렬로 접속된 제3 및 제4 P형 트랜지스터(13, 14)와 제5 및 제6 N형 트랜지스터(15, 16)로 구성된다. 제3 및 제4 트랜지스터(13, 15)의 소스는 전원 라인 Vdd와 gnd에 각각 접속되고, 그 게이트들은 함께 접속되어 인버터 X2의 입력을 형성한다. 제3 및 제5 트랜지스터(13, 15)의 드레인은 제4 및 제6 트랜지스터(14, 16)의 소스에 각각 접속된다. 제4 및 제6 트랜지스터(14, 16)의 드레인은 함께 접속되어 제2 인버터 X2의 출력을 형성한다. 제4 트랜지스터(14)의 게이트는 세트 입력 S에 접속되고, 제6 트랜지스터(16)의 게이트는 리세트 입력 /R에 접속된다.
제1 인버터 X1은 전원 라인 Vdd와 gnd에 직렬로 접속된 제7 P형 트랜지스터(17)와 제8 N형 트랜지스터(18)로 구성된다. 트랜지스터(17, 18)의 게이트는 함께 접속되어 제1 인버터 X1의 입력을 형성하고, 트랜지스터(17, 18)의 드레인은 함께 접속되어 플립 플롭의 출력 Q를 형성한다. 제1 인버터 X1의 출력은 제2 인버터 X2의 출력 및 플립 플롭의 상보 출력 /Q에 접속된다. 제1 인버터 X1의 출력은 제2 인버터 X2의 입력에 접속된다. 제1 인버터 X1의 입력은 트랜지스터(11, 12)의 드레인에 의해 형성된 입력 회로 IN1의 출력에 접속된다.
도 18에 도시된 플립 플롭은 액티브 하이 입력 S와 액티브 로우 리세트 입력 /R을 가지고 있으므로, 논리 레벨 신호에 대한 그 응답이 도 14 및 15에 도시된 배열과 상이하다. 논리 레벨 입력 신호의 여러 가지 조합에 대한 응답은 이하의 표와 같다.
S lR Qt lQt
0 1 Qt-1 lQt-1
0 0 0 1
1 1 1 0
1 0 미정의
심볼들은 앞서 설명된 바와 같다. 세트 신호가 비활성 (논리 0)이고 리셋 신호가 비활성 (논리 1)이면, 트랜지스터(11 및 12)가 스위칭 오프되는 한편 트랜지스터(14 및 16)는 도전된다. 따라서 인버터(X2)는 자신의 출력 신호가 자신의 입력 신호와 논리적으로 상보가 되는 인버터로서 동작한다. 따라서 플립 플롭이 가장 최근에 세트되었는 지 또는 리셋되었는 지의 여부에 따라 플립 플롭의 출력 Q와 출력 /Q가 반대의 논리 상태로 동기되는 교차결합된 인버터를 포함한다.
플립 플롭이 가장 최근에 리셋되어 출력 Q가 논리 레벨 0이고 출력 /Q는 논리 레벨 1이라면, 플립 플롭은 리셋 입력 /R을 비활성 리셋 신호에 대응하는 논리 레벨 1로 유지하면서 활성 세트 신호 (논리 1)를 세트 입력 S에 인가함으로써 세트될 수 있다. 그리하여 제2 트랜지스터(12)는 턴온되는 한편 제4 트랜지스터(14)는 턴 오프되어 제2 인버터(X2)의 출력을 제1 전원선 Vdd로부터 분리시킨다. 제2 인버터(X2)의 출력에 접속된 제1 인버터(X1)의 입력이 트랜지스터(12)에 의해 풀(pulled)되므로써 출력 Q는 논리 1로 설정된다. 이는 트랜지스터(15)로 피드백되어, 세트 신호가 중단되고 트랜지스터(12)가 스위칭 오프된 다음 인버터(X1)의 입력이 논리 0로 유지됨을 보장한다. 트랜지스터(13)는 피드백 신호에 의해 유사하게 스위칭 오프된다.
출력 Q가 논리 1이고 출력 /1Q가 논리 0이도록 플립 플롭이 가장 최근에 세트되었다면, 플립 플롭은 비활성 세트 신호 (논리 0) 및 활성 리셋 신호 (논리 0)에 의해 리셋될 수 있다. 이러한 경우, 제1 트랜지스터(11)는 활성 레셋 신호에 의해 턴 온되는 한편 트랜지스터(16)는 턴 오프된다. 인버터(X1)의 입력에 논리 레벨 1이 제공되므로 논리 O 신호를 출력 Q에 제공한다. 이것은 제2 인버터(X2)의 입력으로 피드백되므로써 트랜지스터(13)는 도전되고 트랜지스터(15)는 스위칭 오프된다. 리셋 신호가 비활성 (논리 1) 레벨로 복귀하면, 교차결합된 인버터(X1 및 X2)는 리셋 상태로 유지된다.
앞서 설명한 바와 같이, 활성 상태인 세트 및 리셋 신호 둘다에 대한 출력상태는 정해지지 않는다. 신호 둘다가 활성이면, 트랜지스터(11 및 12)는 전원선 Vdd 및 접지 사이에서 도전될 것이고 입력 회로 IN1의 출력은 정해지지 않을 것이다. 따라서 설계자가 플립 플롭의 입력 신호 둘다가 동시에 활성될 수 없음을 보장하는 것은 필수적이다.
도 19는 세트 및 리셋 동작 동안의 도 18의 회로의 입·출력 파형을 도시한다. 이러한 파형은 도 16에 도시된 파형을 구하기 위해 사용되었던 동일한 파라미터를 사용하는 시뮬레이션에 의해 구해진다. 시간 T1에서, 도 18의 플립 플롭은 세트되고 출력 Q 이전에 상보 출력 /Q가 응답한다. 따라서, 플립 플롭은 고속 논리 회로에서 유리한 좀 더 바람직한 대칭적 스위칭 동작을 제공한다.
도 20 및 21은 도 15의 플립 플롭과 도 18의 플립 플롭의 성능을 세트 및 리셋 전이로서 각각 비교한다. 이 파형들은 동일한 파라미터 즉, 각각의 출력이 단위 반전기 로드를 구동하는 동일한 성능을 갖는 동일한 크기의 트랜지스터를 사용하는 시뮬레이션에 의해 구해지고, 이들 반전기의 입력에서 전압 파형이 측정된다.
도 20에 도시된 바와 같이, 플립 플롭은 시간 T1에서 세트된다. 도 18의 'new RS 플립 플롭'과 도 15의 'NOR RS 플립 플롭'의 출력 /Q 는 대략 동일한 레이트로 방전된다. 그러나, 출력 Q의 응답 속도는 실질적으로 다르다. 'new' 플립 플롭은 시간 T3에서 논리 하이 상태에 도달하여, 공지된 회로의 출력 Q가 (시간 T2에서) 동일한 논리 레벨에 도달하는 데 소요되는 시간보다 대략 20% 빠르다.
도 21에 도시된 바와 같이, 플립 플롭은 시간 T1에서 리셋된다. 도 15의 플립 플롭의 출력 Q와 도 18의 플립 플롭의 출력 /Q는 대략 동일한 레이트로 각각 방전 및 충전된다. 그러나, 도 18의 플립 플롭의 출력 Q는, 도 15의 플립 플롭의 출력 /Q가 시간 T2에서 논리 하이 상태에 도달하는 것보다 실질적으로 더 빠르게 시간 T3에서 논리 로우 상태에 도달한다.
도 22는 도 12에 도시된 것들과는 인버터(6)가 제거되고 플립 플롭(3)이 활성 로우 세트 입력 IS을 갖는다는 점에서 다른 스테이지(1 및 2)를 도시한다. 이러한 스테이지는 도 18에 도시된 것과 실질적으로 동일한 구조를 갖는 플립 플롭을 사용할 수 있다. 이러한 형태의 적합한 플립 플롭이 도 23에 도시되어 있으며, 여기서 입력 및 출력이 교환되었다. 이 경우, 제1 트랜지스터(1)의 게이트가 활성 로우 세트 입력 IS에 접속되는 한편 제2 트랜지스터(2)의 게이트는 활성 하이 리셋 입력 R에 접속된다. 인버터(X1)의 출력이 상보 출력 /Q에 접속되는 한편 인버터 (X2)의 출력은 출력 Q에 접속된다. 이러한 구성에서, 출력 Q에서의 전이는 출력 /Q에서의 대응하는 전이에 항상 앞선다. 그렇지 않으면, 도 23의 플립 플롭의 동작은 실질적으로 도 18의 플립 플롭의 동작과 동일하다. 도 23의 플립 플롭에 대응하는 진리표는 다음과 같다:
IS R Qt /Qt
1 0 Qt-1 /Qt-1
1 1 0 1
0 0 1 0
0 1 정해지지않음
제2 인버터 내의 트랜지스터(13 및 14) 및 트랜지스터(15 및 16)의 상대적 위치는 플립 플롭의 올바른 동작에 중요하지 않다. 예를 들어, 도 24에 도시된 바와 같이, 트랜지스터(14)는 제1 공급선 vdd와 트랜지스터(13) 사이에 배치될 수 있고, 트랜지스터(16)는 제2 공급선 gnd와 트랜지스터(15) 사이에 배치될 수 있다. 또한, 병렬로 접속된 소스-드레인 경로를 가진 여러 쌍의 트랜지스터는 다중 게이트 장치로 대체될 수 있다. 예를 들어, 도 25에 도시된 바와 같이, 트랜지스터(13 및 14)는 이중 게이트 트랜지스터 D1로 대체될 수 있고 트랜지스터(15 및 16)는 이중 게이트 트랜지스터 D2로 대체될 수 있다.
도 18과 도 23 내지 25를 참조하여 전술한 플립 플롭은, 로직 레벨 1 신호는 제1 전원 공급 라인 vdd 상의 전압값을 갖고 로직 레벨 0 신호는 제2 전원 공급 라인 gnd 상의 전압값을 갖는 표준 로직 레벨 신호와 함께 동작하도록 되어 있지만, 이러한 실시예들은 저전압 입력 신호 상에서 동작할 수 있고 따라서 레벨 시프팅을 할 수 있다. 예를 들어, 도 26에 도시한 바와 같이, 셋 입력 S는, 그 전압이 (그라운드 전압에 대한) 공급 전압 vdd 보다 적은 전압 Vs를 갖는 액티브 하이 셋 신호에 대응할 수 있다. 마찬가지로, 도 18에 도시된 실시예의 액티브 로우 리셋 입력 IR은, 그 전압 Vr이 그라운드 전위보다 큰 리셋 신호에 응답할 수 있다. 예를 들어, 도 18의 플립 플롭의 셋 동작동안, 트랜지스터(12)는 전원 전압보다 낮은 게이트-소스 전압으로 턴 온될 수 있다. 그러나, 전원 전압과 셋 신호의 전압 간의 차와 트랜지스터(14)의 게이트-소스 전압이 동일하지는 않기 때문에, 트랜지스터(14)가 완전히 턴 오프되지 않을 수도 있다. 따라서, 트랜지스터(12)와 트랜지스터(13 및 14)의 동작 간에 순간적인 충돌이 있을 수 있으며, 셋 신호의 실제 크기와 트랜지스터들의 임계 전압에 따라, 플립 플롭의 상태가 변경될 수도 있고, 변경되지 않을 수도 있다. 트랜지스터(12)를 트랜지스터(13 및 14)에 비해 크게 하면, 플립 플롭이 상태를 변경하여 셋되는 데 요구되는 셋 신호의 크기의 최소치를 증가시킬 수 있다. 이것은 고속 구동 성능 출력을 가지는 고속 회로에 대해 통상적인 구조이다.
도 27에 도시된 플립 플롭은 도 18에 도시된 플립 플롭의 변경예이며, 저입력 전압 동작에 대해 더 최적화된 것이다. 패스 트랜지스터로서 배치된 또 다른 P형 트랜지스터 F1이 제1 인버터 X1의 출력과 트랜지스터(13)의 게이트 사이에 접속된다. 트랜지스터 F1의 게이트는 제2 전원선 gnd에 접속된다.
도 27의 플립 플롭의 동작은, 트랜지스터 F1이 임계 전압에 의해 저하된 논리 레벨 0만을 통과시킨다는 사실에 의존한다. 따라서, 리셋 동작에 후속하여, 플립 플롭의 상태는 트랜지스터(13)의 게이트가 트랜지스터 F1의 임계 전압에 근접한 전위에 있게 된다. 이것은, 트랜지스터(13)가 약하게 턴 온되고, 트랜지스터(13 및 14)의 결합된 풀-업 구동이 감소되게 한다. 따라서, 후속하는 셋 동작동안, 플립 플롭은 성취될 수 있었던 것보다 더 낮은 입력 전압 Vs로 셋된다.
액티브 로우 리셋 전압의 최소치를 증가시키는 데에도 동일한 기술이 적용될 수 있다. 이 경우, 전송 게이트로서 배치되는 N형 트랜지스터는 인버터 X1의 출력과 트랜지스터(15)의 게이트 사이에 접속되며, 이 때 N형 트랜지스터의 게이트는 제1 전원선 Vdd에 접속된다.
도 24, 25 및 27에 도시된 변경예도 도 18 및 도 23에 도시된 플립 플롭에 동일하게 적용될 수 있다.
도 28에 도시된 플립 플롭은 셋-오버라이드 타입으로, 트랜지스터(11`)가 더제공된다는 점에서 도 18에 도시된 플립 플롭과 상이하다. 트랜지스터(11`)는 P형이며, 트랜지스터(11)와 직렬로 접속된다. 트랜지스터(11)의 드레인은 트랜지스터(11`)의 소스에 접속되고, 트랜지스터(11`)의 드레인은 트랜지스터(12)의 드레인에 접속되며, 트랜지스터(11`)의 게이트는 셋 입력 S에 접속된다. 대안적으로, 트랜지스터(11`)의 소스-드레인 경로는 트랜지스터(11)의 소스와 전원선 Vdd 사이에 접속될 수 있고, 트랜지스터(11 및 11`)가 이중 게이트 트랜지스터로서 구현될 수도 있다.
도 28에 도시된 플립 플롭의 동작은, 비정의 상태가 없다는 점을 제외하고는 도 18에 도시된 플립 플롭의 동작과 동일하다. 도 28의 플립 플롭에 대한 진리표는 다음과 같다.
S IR Qt IQt
0 1 Qt-1 IQt-1
0 0 0 1
1 1 1 0
1 0 1 0
도 18의 플립 플롭은, 셋 및 리셋 입력이 둘 다 동시에 액티브 상태인 경우에 비정의 상태를 가진다. 따라서, 진리표에 표시된 바와 같이, 이러한 경우에 셋 입력 S가 리셋 입력 IR을 오버라이드한다. 특히, 셋 입력 S가 논리 레벨 1에 있는 경우, 트랜지스터(11`)는 턴 오프되고, 트랜지스터(11)의 드레인을 트랜지스터(12)의 드레인으로부터 분리시켜 플립 플롭이 셋 상태로 되게 한다. 정적 클럭 펄스 발생기 내에서 도 28의 플립 플롭을 사용하면, 몇 가지의 이점을 얻을 수 있다. 비정의 상태가 없기 때문에, 클럭 펄스 발생기가 비정의 상태에 트래핑될 가능성이없다. 또한, 발생기가 클로킹된 경우, 개시 시에 클럭 펄스 발생기에서 발생하는 임의의 의사 1 상태가 효과적으로 제거되어, 개시 시에 클럭 펄스 발생기를 리셋하기 위한 별개의 리셋 신호 및 관련 회로를 제공할 필요가 없다. 또한, 필요한 경우, 클럭 펄스 발생기를 통해 더 긴 펄스를 전송할 수도 있다. 수 개의 연속적인 개시 펄스가 공급될 수 있으며, 이러한 펄스들은 발생기를 통해 클로킹되고, 연속적인 스테이지들을 점유할 것이다.
도 29는 저전압 동작을 제공하기 위한 대안적인 기술을 채택하는 수정된 스테이지 1 및 2를 나타낸다. 이러한 기술은, 진폭이 전원 전압보다 실질적으로 낮은 단일 페이스 또는 2-페이스 클럭 신호에 사용될 수 있다. 도 29에 도시된 스테이지 1 및 2는, 각각의 게이팅 회로(4)가 게이팅된 레벨 시프터 또는 게이팅된 센스 증폭기로서 구현된다는 점에서 도 4에 도시된 것과 상이하다. 따라서, 게이팅 회로는 클럭 펄스의 전압 레벨 시프팅을 수행한다.
도 30은, 게이팅 회로(4)로서 사용될 수 있는 게이팅된 센스 증폭기를 보다 상세하게 도시하고 있다. 증폭기는 제9 및 제10 N형 트랜지스터(19 및 20)와, 예를 들어, '저전력 디지탈 VLSI 설계 회로 및 시스템' (A. Bellaouar 및 M. Elmasry, Kluwer Academic Publishers, 1995, 그 내용이 여기에 참조로서 포함됨)에 개시된 유형의 교차 결합된 센스 증폭기로서 배열된 제11 내지 제13 P형 트랜지스터(21 내지 23)를 포함한다. 트랜지스터(19 및 20)의 소스는 접지되는 반면, 그들의 드레인은 트랜지스터(21 및 22)의 드레인 및 트랜지스터(20 및 19)의 게이트에 각각 접속된다. 트랜지스터(21 및 22)의 소스는 트랜지스터(23)의 드레인에 접속되고, 트랜지스터(23)의 소스는 전원 입력 Vdd에 접속된다. 트랜지스터(23)의 게이트는 상보 게이트 입력 1G에 접속된다.
증폭기는 제14 내지 제16 N형 트랜지스터(24 내지 26)를 더 포함한다. 트랜지스터(24 및 25)의 소스는 직접 상보 클럭 입력 CK 및 ICK에 접속되는 반면, 그들의 게이트는 게이트 입력 G에 함께 접속된다. 트랜지스터(24 및 25)의 드레인은 트랜지스터(21 및 22)의 게이트에 각각 접속된다. 트랜지스터(26)의 소스-드레인 경로는 출력 O와 그라운드 gnd 사이에 접속되는 반면, 그 게이트는 상보 게이트 입력 1G에 접속된다.
게이팅된 센스 증폭기(4)가 인에이블되어, 게이팅 신호 G 및 IG가 각각 하이 및 로우 상태로 되는 경우, 트랜지스터(24 및 25)는 클럭 신호를 트랜지스터(21 및 22)의 게이트로 통과시킨다. 트랜지스터(23)는 접지되어, 센스 증폭기가 하이 테일 전류로 동작하게 한다. 트랜지스터(26)는 스위치 오프되어, 출력 O가 적절한 레벨 시프트에 의해 클럭 입력 CK를 따르게 한다.
신호 G 및 IG가 각각 로우 및 하이 상태가 되면, 증폭기는 디스에이블되어 트랜지스터(24 및 25)가 클럭 입력을 차단하게 한다. 트랜지스터(23)는 턴 오프되어 증폭기를 통한 전류 흐름을 정지시킨다. 풀-다운 트랜지스터(26)는 턴 온되어 출력 O가 디폴트 논리 상태인 로우 상태에 있게 한다.
도 31은 게이팅 회로(4)로서 사용될 수 있는 게이팅된 레벨 시프터를 도시하고 있다. 레벨 시프터는 제17 내지 제19 P형 트랜지스터(27 내지 29)와, 제12 N형 트랜지스터(30)를 포함한다. 트랜지스터(27 및 29)의 소스는 전원 입력 Vdd에 접속된다. 트랜지스터(27)의 게이트는 상보 게이트 입력 IG에 접속되는 반면, 그 드레인은 트랜지스터(28)의 소스에 접속된다. 트랜지스터(28)의 드레인은 접지된다. 트랜지스터(29)의 드레인은 트랜지스터(30)의 드레인에 접속되는 반면, 소스는 상보 클럭 입력 ICK에 접속되고, 그 게이트는 트랜지스터(28)의 소스에 접속된다.
트랜지스터(29 및 30)의 드레인은 제21 P형 트랜지스터(31) 및 제22 N형 트랜지스터(32)의 게이트에 접속된다. 트랜지스터들(31 및 32)의 소스는 전원 입력들 vdd 및 gnd에 각각 접속되고, 그 드레인들은 함께 출력 O에 접속된다.
제23 N형 트랜지스터(33)의 드레인은 트랜지스터(28 및 29)의 게이트에 접속되며, 소스는 클럭 입력 CK에 접속되고, 게이트는 게이트 입력 G에 접속된다. 제24 및 제25 N형 트랜지스터(34 및 35)의 게이트는 상보 게이트 입력 IG에 접속되고, 소스는 접지 gnd에 접속되며, 드레인은 트랜지스터(30 및 29)의 게이트에 각각 접속된다.
레벨 시프터가 하이 및 로우 게이트용 신호들 G 및 IG에 의해 인에이블되면, 트랜지스터(33)는 클락 신호들을 트랜지스터(29 및 30)의 게이트로 통과시킨다. 트랜지스터들(27 및 28)은 입력 신호로 최대 부스트를 공급하도록 온으로 변경된 트랜지스터(27)를 갖는 소스 팔로어로서 동작한다. 트랜지스터(34 및 35)는 오프로 변경되고, 회로는 차동 입력 레벨로서 동작하여, 출력 O가 클럭 위상 CK의 논리 상태를 따르도록 한다.
레벨 시프터가 로우 및 하이 입력들 G 및 IG에 의해 디스에이블되면, 트랜지스터(29)가 턴온되고 트랜지스터(31 및 32)에 의해 형성된 인버터의 입력이 로우로유지되도록 트랜지스터(34 및 35)는 턴오프된다. 트랜지스터(33)는 클럭 위상 CK를 분리한다.
도 29 및 30에 도시된 구성에서, 클럭 위상 CK 및 ICK는 트랜지스터 게이트를 구동하지 않는 대신에, 전송 게이트로서 동작하는 트랜지스터(24, 25, 30 및 33)에 의해 통과된다.
도 32는 양방향 동작용으로 수정된 도 11에 도시된 형태의 스테이지(1)를 도시한다. 도 32의 상단은 좌에서 우 방향으로 펄스를 발생하기 위한 구성을 도시하며, 도 32의 하단은 우에서 좌로 펄스를 발생하기 위한 구성을 도시한다. 유사한 수정들이 상술한 스테이지와 다른 형태로 구성될 수 있다.
이러한 수정예는 설정 및 재설정 펄스들이 스테이지 사이에서 전달되는 방향을 제어하기 위한, 예를 들어 전송 게이트 형태의 전자 스위치(7 및 8)를 제공하는 것을 포함한다. 그 결과, 스테이지(1)는 스위치(7)에 의해 플립 플롭의 출력 Q에 선택적으로 접속되는 좌우 피드백 접속부들 F0를 구비한다. 유사한 방식으로, 스테이지는 스위치(8)의 위치에 따라서 전송 게이트(T1, T2)의 출력으로 공급되는 세트 펄스들에 대한 좌우 출력들 Pp를 구비한다. 도 32의 상단에 도시된 바와 같이, 좌에서 우로 동작하기 위한 스위치(7)는 이러한 펄스들이 플립 플롭을 재설정하는데 사용되는 선행 스테이지에 앞서 플립 플롭의 출력 Q로부터 좌로 및 선행 스테이지를 통해 그 스테이지로 재설정 펄스의 방향을 이끈다. 전송 게이트(T1, T2)로부터의 출력 펄스들은 그 플립 플롭을 설정하기 위해 후속 스테이지로 공급된다.
도 32의 하단에 도시된 바와 같이, 스위치들(7 및 8)이 상기와 다른 위치에있을 때 우로부터 좌로의 동작이 발생한다. 이 경우, 플립 플롭의 출력 Q로부터의 재설정 펄스는 그 플립 플롭를 재설정하기 위한 후속 스테이지 이후에 그 후속 스테이지를 통해 그 스테이지로의 우방향으로 공급된다. 스위치(8)는 그 플립 플롭을 설정하기 위해 선행 스테이지로 좌방향으로 출력 신호를 공급한다.
도 33은 도 32에 도시된 것과 유사한 양방향 스테이지(1)를 도시하지만, 그 차이점은 스테이지들간에 루트되야 하는 신호의 개수가 감소되도록 변형되는 것이다. 도 33과 도 32의 스테이지의 차이점은 좌우 피드백 접속부들(F0)이 트랜지스터들(T1 및 T2)을 포함하는 전송 게이트의 출력에 스위치(7)에 의해 선택적으로 접속된다는 점이다. 이러한 구성으로 인해, 도 32에 도시된 스테이지들의 2개의 신호 경로들(F)이 제거될 수 있다.
도 34는 스테이지들간의 신호 루팅이 보다 더 감속되는 또 다른 양방향 스테이지(1)를 도시한다. 이 경우, 설정 입력(S)은 각각 스위치(7)를 통해 선택적으로 접속되어 선행 또는 후속 스테이지로부터 펄스(Pn)를 수신하며, 플립 플롭(3)의 재설정 입력(R)은 스위치(8)를 통해 선택적으로 접속되어 후속 및 선행 스테이지로부터 펄스(Pn)를 수신한다.
도 35는 클럭 신호 발생기의 최종 스테이지(100)에 접속된 우측에서 두번째 스테이지(2)를 도시한다. 도 35에 도시된 바와 같은 좌우 동작에서, 최종 스테이지(100)에 의해 전송된 클럭 펄스는 그 스테이지 및 우측에서 두번째 스테이지를 재설정한다. 우좌 동작동안, 스위치들(7 및 8)은 변경되어 최종 스테이지(100)의 플립 플롭(3)이 개시 펄스(SP)에 의해 설정되도록 한다. 이 스테이지에 의해 전송된 클럭 펄스는 우측에서 두번째 스테이지(2)의 플립 플롭(3)을 설정하고, 우측에서 두번째 스테이지(2)에 의해 전달된 후속 클럭 펄스는 좌측에서 두번째 스테이지, 즉 선행 스테이지(1)(도시 생략)의 플립 플롭을 설정하고 최종 스테이지(100)의 플립 플롭을 재설정한다.
최종 스테이지(100)는 그 복잡성이 필요없는 한 쌍의 스테이지로 대체될 수 있다. 스테이지(100)는 또한 양방향 스태틱(static) 클럭 펄스 발생기의 제1 스테이지로서도 사용될 수 있다. 단방향 스태틱 클럭 펄스 발생기의 경우, 제1 및 최종 스테이지들은 도 34에서의 100으로 도시된 것과 같은 형태일 수 있지만, 스테이지가 발생기의 제1 스테이지로서 사용되는지 또는 최종 스테이지로서 사용되는지에 따라서 스위치들(7 및 8)이 적절한 하드 와이어링에 의해 대체된다.
도 36은 도 32에 도시된 유형의 양방향 스테이지를 나타내는 것으로서, 도 25에 도시된 유형의 플립 플롭과 함께 사용할 수 있도록 다소 개조된 것이다. 스위치(7)는 트랜지스터(B1-B4)로 구성된 2개의 전송 게이트에 의해 구현되며, 스위치(8)는 트랜지스터(B5-B8)로 구성된 전송 게이트에 의해 구현된다. 동작 방향은 선로(L, 1L)상의 방향 제어 신호에 의해 제어된다. 스테이지의 출력은 S_O로 표시된다.
좌에서 우로 동작하기 위해 트랜지스터 B1, B2 및 B7이 턴온되고, 트랜지스터 B3, B4, B5 및 B6이 턴오프된다. 이와 달리, 우에서 좌로 동작하기 위해서는 트랜지스터 B3, B4, B5 및 B6이 턴온되고, 트랜지스터 B1, B2,B7 및 B8이 턴오프된다. 전송 게이트 B5, B6, B7 및 B8은 동작 방향에 따라 출력단(QR, QL)에 각각 클럭 펄스 출력을 공급한다. 전송 게이트 B1, B2, B3 및 B4는 보상 출력(1Q)으로부터의 신호를 스테이지의 좌우 2개 장소로 각각 전송하여 적절한 시간에 플립 플롭을 리셋한다. 리셋 트랜지스터(R1)가 전원선(Vdd)과 트랜지스터(11, 12)의 드레인 사이에 접속되고, 리셋선(RESET)에 접속된 게이트를 구비한다. 이러한 배열은 스테이지의 모든 플립 플롭이 예컨대 발전기에 전력이 공급될 때 단일 신호에 응답하여 리셋될 수 있도록 한다. 각종 입출력(D, FRL, F, FLR, FL 및 FR)은 각종 신호를 위한 스테이지간의 루팅을 제공한다.
도 36에 도시된 스테이지(1)는 클럭 신호(CK)의 상승 에지와 동기된 포지티브 출력 펄스(Pp)를 공급하는 유형이다. 보상 클럭 신호(1CK)의 상승 에지와 동기된 포지티브 출력 펄스(Pn)를 공급하기 위한 스테이지(2)는 전송 게이트(T1, T2)의 입력이 보상 클럭선(1CK)에 접속된다는 점에서 도 36에 도시된 스테이지와 다르다.
도 37은 캐스케이드로 배열된 이런 형태의 스테이지로 구성되는 스태틱 클럭 펄스 발생기를 도시한다. 이 도면은 연속 스테이지들 간의 상호 접속을 도시한다. 좌에서 우로의 동작을 위한 개시 펄스 SPL 뿐만 아니라, 개시 펄스 SPR은 우에서 좌로의 동작을 위한 제N 번째 스테이지에 요구된다. 방향 제어 라인 L 및 IL은 동작이 좌에서 우로인지 또는 우에서 좌로인지 여부를 결정하기 위한 상보 신호를 수신한다. 공통 리셋 라인은 동작을 개시하기 전 모든 스테이지의 플립 플롭(3)을 리셋팅하기 위한 공통 리셋 신호 RESET를 수신한다.
도 36에 도시된 형태의 스테이지들이 저전압 클럭 펄스로 동작할 때, 몇몇 트랜지스터는 여분으로서 생략될 수 있다. 예컨데, 클럭 펄스가 전원 전압 보다매우 낮은 전압이라면, P타입 디바이스 T2는 불필요한 것이 되며, N타입 디바이스 T1은 저전압 신호를 쉽게 통과할 수 있다. 클럭 신호가 gnd와 vdd 공급 라인 사이에서 스윙(swing)된다면, 디바이스 T1은 그 임계 전압 만큼 떨어진 로직 하이 상태를 연속 스테이지의 트랜지스터(11 및 12)로 통과시킨다. 그러나, 플립 플롭 디바이스가 최적화될 수 있기 때문에, 플립 플롭은 여전히 이런 신호로 세팅될 수 있다. 트랜지스터(T2)가 생략된다면, P타입 디바이스 B5 및 B7은 필요치 않다.
트랜지스터 게이트 B1, B2 및 B3, B4에 의해 통과된 피드백 신호는 음으로 가는 펄스가 된다. 모든 트랜지스터는 P타입 디바이스 B1 및 B3가, 수용가능한 열화가 가능하며 플립 플롭의 리셋팅에 충분하게 로직 로우 신호를 통과시킬 수 있기 때문에 필요치 않을 수 있다.
도 38은 도 34에 도시된 스테이지와 유사한 스테이지를 더욱 상세히 도시화며, 도 28에 도시된 플립 플롭과 유사한 플립 플롭을 사용한다. 도 38의 플립 플롭은 액티브 하이 리셋 입력 R 및 액티브 로우 세트 입력 IS를 가진다는 점에서 도 28의 플립 플롭과 다르다. 트랜지스터(50 및 51)로 구성되는 인버터는 액티브 하이 입력 R 및 S를 갖는 플립 플롭을 요구하는 도 34에 도시된 구성에서 플립 플롭이 사용되게 하기 위하여, 트랜지스터 B1, B2, B5 및 B6로 포함되는 스위치(7)와 액티브 로우 세트 입력 사이에 접속된다. 스위치(8)는 트랜지스터 B3, B4, B7 및 B8로 포함된다.
도 38에 도시된 플립 플롭은 트랜지스터(13 내지 16)가 듀얼 게이트 트랜지스터 D1 및 D2에 의해 치환된다는 점에서 도 28에 도시된 플립 플롭과는 다르다.또한, 트랜지스터(11')은 생략되고, 트랜지스터(12)는 게이트가 입력 R 및 IS과 접속되는 듀얼 게이트 트랜지스터(12')에 의해 치환된다. 따라서, 플립 플롭은 액티브 하이 리셋 입력 R 및 액티브 로우 세트 입력 IS를 갖는 세트-오버라이드(set-override) 리셋-세트 플립 플롭으로서 작용한다.
도 39A 및 39B는 스태틱 클럭 펄스 발생기에 대한 양방향 스테이지의 다른 형태를 도시한다. 이 스테이지는 도 25에 도시된 바와 트랜지스터(11 내지 18)에 의해 형성된 플립 플롭, 및 도 31에 도시된 바와 같이 트랜지스터(27 내지 35)에 의해 형성된 게이트 레벨 시프터로 포함된다. 전송 게이트 트랜지스터(B1 내지 B8)는 도 36에 도시된 트랜지스터 B1 내지 B8에 대응하며 동일한 기능을 수행한다. 트랜지스터 D1 내지 D6는 다른 스테이지 마다의 출력 S_O이 중첩되지 않음을 보장하기 위하여 도 9에서의 5에 도시된 타입의 지연 회로를 형성한다. 도 36에 도시된 바와 같이 리셋 트랜지스터 R1는 또한 제공된다. 이 스테이지에서 출력 신호 S_O 및 S_O2를 제공함을 도시하며, 이들 신호 중 어느 하나 또는 둘다가 회로 어플리케이션에 따라 사용될 수 있다.
도 39a 및 39b에 도시된 스테이지는 클럭 신호 CK의 양으로 가는 펄스와 동기화 되는 양의 펄스 PP를 제공한다. 그러나, 클럭 신호 CK의 음으로 가는 펄스에 일치하는 양의 펄스를 제공하기 위해서는, 클럭 입력 접속 CK 및 ICK를 단지 스왑(swap)할 필요가 있다.
스태틱 클럭 펄스 발생기는 CMOS 집적 회로의 일부로서 구현될 수 있다. 화상 요소(화소) 매트릭스 디스플레이에 사용을 위해, 이런 발생기는 LSI(large scale integration) 드라이버 집적 회로 또는 임의의 적당한 실리콘-온-절연체 기술을 사용하는 디스플레이 기판 상에 구현될 수 있다.
도 40은 예컨데, 액정 디스플레이 디바이스를 포함하는 공간 광 변조기의 형태로 N개 로우 × M개 컬럼의 화소의 디스플레이 매트릭스(40)를 포함한다. 디스플레이는 클럭 펄스 발생 회로(42)를 포함하는 어드레스 신호 발생기(41) 및 한 세트의 데이타 라인 드라이버(43)를 더 포함한다. 클럭 펄스 발생 회로(42)는 도 4 내지 39b에 도시되며 상술된 임의의 형태의 발생기를 포함한다. 스캔 신호 발생기(44)는 스캔 신호를 화소의 로우에 공급하며, 클럭 펄스 발생 회로(45) 및 한 세트의 스캔 라인 드라이버(46)를 포함한다. 클럭 펄스 발생 회로(45)는 도 4 내지 39b에 도시되고 상술된 임의의 형태의 발생기를 포함한다. 클럭 펄스 발생 회로는 회로(42)에 대한 화소 데이타 레이트 및 회로(45)에 대한 라인 데이타 레이트로 클럭 펄스를 발생한다.
본 발명에 따르면, 완전한 스태틱 클럭 펄스 발생기를 제공할 수 있어, 용량 간섭 및 전하 누설에 강건하므로 매우 낮은 주파수로 동작할 수 있는 효과가 있다. 또한, 매우 높은 최대 동작 주파수를 갖는 클럭 펄스 발생기를 제공할 수 있다.
본 발명의 구성에 따르면, 클럭의 부하는 주로 기생 소자에 의해 야기되므로, 상대적으로 큰 클럭 펄스 발생기에 대해 고속이 유지될 수 있다. 또한, 트랜지스터 게이트에 의해 클럭 신호의 용량성 부하가 최소화될 수 있다. 특히, 스위칭 상태인 스테이지에서 트랜지스터의 게이트만이 충전된다. 그리하여, 클럭 신호를 반송하는 회로 트랙의 트랙 저항에 있어서 전력 소모가 감소된다.
몇몇 실시예에서, 펄스 발생기는 어느 한 방향('순방향' 또는 '역방향')으로 선택적으로 동작할 수 있다. 이러한 점은, 디스플레이되는 화상이 공간적으로 반전될 필요가 있을 수 있는 디스플레이 구동과 같은 몇몇 응용에서는 유리하다.

Claims (39)

  1. 클럭 입력 및 N 스테이지들을 구비하는 스태틱 클럭 펄스 발생기에 있어서,
    상기 스테이지들중의 각 i번째 스테이지가,
    (i-1)번째 스테이지의 게이팅 회로 출력으로부터 셋 신호(set signal)를 수신하기 위한 셋 입력과, (i+a)번째 스테이지 (여기서, a는 1이상이고, 1<i≤(N-a)임)로부터 리셋 신호(reset signal)를 수신하기 위한 리셋 입력을 갖는 리셋-셋 플립 플롭; 및
    상기 플립 플롭이 셋일 때 상기 클럭 입력에서 상기 게이팅 회로의 출력으로 클럭 펄스를 전달하기 위한 게이팅 회로
    를 포함하는 스태틱 클럭 펄스 발생기.
  2. 제1항에 있어서, 상기 게이팅 회로는 상기 플립 플롭이 리셋일 때 상기 게이팅 회로의 출력을 비활성 상태로 유지하도록 배열되는 스태틱 클럭 펄스 발생기.
  3. 제1항에 있어서, 각각의 i번째 스테이지의 상기 플립 플롭의 상기 리셋 입력은 상기 (i+2)번째 스테이지의 상기 플립 플롭의 출력으로부터 리셋 신호를 수신하도록 배열되는 스태틱 클럭 펄스 발생기.
  4. 제1항에 있어서, 각각의 i번째 스테이지의 상기 플립 플롭의 상기 리셋 입력은 상기 (i+1)번째 스테이지의 상기 플립 플롭의 출력으로부터 상기 리셋 신호를 수신하도록 배열되는 스태틱 클럭 펄스 발생기.
  5. 제1항에 있어서, 각각의 i번째 스테이지의 상기 게이팅 회로의 상기 출력은 지연 회로를 거쳐 상기 (i+1)번째 스테이지의 상기 플립 플롭의 상기 셋 입력에 접속되는 스태틱 클럭 펄스 발생기.
  6. 제5항에 있어서, 각각의 지연 회로는 복수의 캐스케이드 접속 인버터를 구비하는 스태틱 클럭 펄스 발생기.
  7. 제1항에 있어서, 시작 펄스를 수신하기 위한 셋 입력과, 상기 (1+a)번째 스테이지로부터 리셋 신호를 수신하기 위한 리셋 입력을 갖는 리셋-셋 플립 플롭; 및 상기 플립 플롭이 셋일 때 상기 클럭 입력에서 상기 제2 스테이지로 클럭 펄스를 전달하기 위한 게이팅 회로를 구비하는 제1 스테이지를 더 구비하는 스태틱 클럭 펄스 발생기.
  8. 제1항에 있어서, 상기 (N-1)번쩨 스테이지의 게이팅 회로 출력으로부터 셋 신호를 수신하기 위한 셋 입력과 리셋 입력을 갖는 리셋-셋 플립 플롭; 및 상기 클럭 입력에서 상기 N번쩨 및 (N-1)번째 스테이지의 플립 플롭의 리셋 입력으로 클럭 펄스를 전달하기 위한 게이팅 회로를 구비하는 N번째 스테이지를 더 구비하는 스태틱 클럭 펄스 발생기.
  9. 제1항에 있어서, 상기 각각의 i번째 스테이지는, 선택적으로 상기 플립 플롭 셋 입력이 상기 (i+1)번째 스테이지의 게이팅 회로로부터 셋 신호를 수신하게 하고, 상기 플립 플롭 리셋 입력이 상기 (i-a)번째 스테이지로부터 리셋 신호를 수신하게 하는 제1 스위칭 회로를 구비하는 스태틱 클럭 펄스 발생기.
  10. 제7항에 있어서, 상기 제1 스테이지는, 선택적으로 상기 플립 플롭 셋 입력이 상기 제2 스테이지의 게이팅 회로 출력으로부터 셋 입력 신호를 수신하게 하고, 상기 플립 플롭 리셋 입력이 상기 제1 스테이지의 게이팅 회로로부터 클럭 펄스를 수신하게 하는 제2 스위칭 회로를 구비하는 스태틱 클럭 펄스 발생기.
  11. 제8항에 있어서, 상기 N번째 스테이지는, 선택적으로 상기 플립 플롭 셋 입력이 시작 펄스를 수신하게 하고, 상기 플립 플롭 리셋 입력이 상기 (N-1)번째 스테이지로부터 리셋 신호를 수신하게 하는 제2 스위칭 회로를 구비하는 스태틱 클럭 펄스 발생기.
  12. 제1항에 있어서, 상기 게이팅 회로 출력의 적어도 일부는 상기 발생기의 출력을 구성하는 스태틱 클럭 펄스 발생기.
  13. 제1항에 있어서, 상기 플립 플롭 출력의 적어도 일부는 상기 발생기의 출력을 구성하는 스태틱 클럭 펄스 발생기.
  14. 제1항에 있어서, 상기 게이팅 회로는 입력이 상기 클럭 입력에 접속되어 있는 스태틱 클럭 펄스 발생기.
  15. 제1항에 있어서, 상기 게이팅 회로의 각각은 전송 게이트와, 상기 플립 플롭이 리셋일 때 상기 전송 게이트의 출력을 비활성 상태로 유지하기 위한 홀딩 디바이스를 구비하는 스태틱 클럭 펄스 발생기.
  16. 제15항에 있어서, 상기 전송 게이트의 각각은 소스-드레인 경로가 역병렬로 접속되고 게이트들이 플립 플롭의 직접 및 상보형 출력에 접속되어 있는 대향하는 도전형 금속 산화물 실리콘 전계 효과 트랜지스터를 구비하는 전송 게이트인 스태틱 클럭 펄스 발생기.
  17. 제1항에 있어서, 상기 클럭 입력은 2위상 클럭 입력인 스태틱 클럭 펄스 발생기.
  18. 제14항에 있어서, 연속하는 스테이지의 상기 전송 게이트 입력은 서로 다른 클럭 입력 위상에 접속되어 있는 스태틱 클럭 펄스 발생기.
  19. 제18항에 있어서, 상기 스테이지의 전송 게이트에 의해 전달된 상기 클럭 펄스는 동일한 극성인 스태틱 클럭 펄스 발생기.
  20. 제19항에 있어서, 상기 각 스테이지의 홀딩 디바이스는 제어 전극들이 상기 플립 플롭의 상보형 출력에 접속되어 있는 풀 다운 트랜지스터를 구비하는 스태틱 클럭 펄스 발생기.
  21. 제19항에 있어서, 상기 각 스테이지의 홀딩 디바이스는 제어 전극들이 상기 플립 플롭의 직접 출력에 접속되어 있는 풀 업 트랜지스터를 구비하는 스태틱 클럭 펄스 발생기.
  22. 제1항에 있어서, 상기 클럭 입력은 단일 위상 클럭 입력인 스태틱 클럭 펄스 발생기.
  23. 제15항에 있어서, 연속하는 스테이지의 상기 전송 게이트에 의해 전달된 상기 클럭 펄스는 대향하는 극성인 스태틱 클럭 펄스 발생기.
  24. 제23항에 있어서, 상기 스테이지의 홀딩 디바이스는 교번하는 풀 다운 및 풀 업 트랜지스터를 구비하고,
    상기 각 풀 다운 트랜지스터의 제어 전극은 연관된 플립 플롭의 상기 상보형 출력에 접속되고, 상기 각 풀 업 트랜지스터의 제어 전극은 연관된 플립 플롭의 상기 직접 출력에 접속되는 스태틱 클럭 펄스 발생기.
  25. 제1항에 있어서, 상기 게이팅 회로의 각각은 게이트된 센스 증폭기를 구비하는 스태틱 클럭 펄스 발생기.
  26. 제1항에 있어서, 상기 게이팅 회로의 각각은 게이트된 레벨 쉬프터를 구비하는 스태틱 클럭 펄스 발생기.
  27. 제1항에 있어서, 상기 플립 플롭의 각각은 입력과 출력중의 적어도 하나가 상기 플립 플롭의 출력을 구성하는 제1 인버터; 입력과 출력이 상기 제1 인버터의 상기 출력과 입력에 각각 접속된 제어 가능 제2 인버터; 및 제1 및 제2 입력이 상기 플립 플롭의 입력을 구성하는 입력 회로를 구비고,
    상기 입력 회로가 상기 제1 인버터의 상기 입력에 상기 제1 및 제2 입력의 스테이지에 대응하는 신호를 공급하고, 상기 제1 또는 제2 입력이 활성 신호를 수신하면 상기 제2 인버터를 제어하여 상기 제2 인버터의 상기 출력을 고 임피던스 상태로 스위치하도록 배열되어 있는 스태틱 클럭 펄스 발생기.
  28. 제27항에 있어서, 상기 제1 입력은 활성 고 입력이고, 상기 제2 입력은 활성저 입력인 스태틱 클럭 펄스 발생기.
  29. 제28항에 있어서, 상기 입력 회로는 제1 전원 입력과, 상기 제1 인버터의 입력 간에 접속되어, 상기 제2 입력을 구성하는 제어 전극을 갖는 제1 활성 디바이스; 및 상기 제1 활성 디바이스의 반대 도전형이며, 제2 전원 입력과, 상기 제1 인버터의 입력 간에 접속되어, 상기 제1 입력을 구성하는 제어 전극을 갖는 제2 활성 디바이스를 구비하는 스태틱 클럭 펄스 발생기.
  30. 제29항에 있어서, 상기 제1 및 제2 활성 디바이스의 각각은 반전 구성으로 접속되어 있는 스태틱 클럭 펄스 발생기.
  31. 제29항에 있어서, 상기 입력 회로는 동일한 도전형이며, 상기 제1 및 제2 활성 디바이스중의 한 디바이스와 직렬로 접속되고, 제어 전극이 상기 제1 및 제2 활성 디바이스중의 다른 디바이스의 제어 전극에 접속된 추가적인 활성 디바이스를 구비하는 스태틱 클럭 펄스 발생기.
  32. 제28항에 있어서, 상기 제2 인버터는, 상기 제1 전원 입력과, 상기 제2 인버터의 상기 출력 간에 직렬로 접속된 제1 도전형의 제3 및 제4 활성 디바이스; 및 상기 제2 전원 입력과, 상기 제2 인버터의 상기 출력 간에 직렬로 접속된 제1 도전형의 대향하는 제2 도전형의 제5 및 제6 활성 디바이스를 구비하고,
    상기 제3 및 제5 활성 디바이스는 제어 전극이 상기 제2 인버터의 입력에 접속되고, 상기 제4 및 제6 활성 디바이스는 제어 전극이 상기 입력 회로의 상기 제1 및 제2 입력에 각각 접속된 스태틱 클럭 펄스 발생기.
  33. 제32항에 있어서, 상기 제3 및 제5 활성 디바이스중의 적어도 하나의 디바이스의 제어 전극은 추가적인 활성 디바이스를 거쳐 상기 제2 인버터의 입력에 접속되는 스태틱 클럭 펄스 발생기.
  34. 제33항에 있어서, 상기 추가적인 디바이스는 제어 전극이 상기 제1 또는 제2 전원 입력에 접속된 스태틱 클럭 펄스 발생기.
  35. 제27항에 있어서, 상기 제1 인버터는 상기 제1 전원 입력과, 상기 제1 인버터의 출력 간에 접속된 제7 활성 디바이스; 및 상기 제7 활성 디바이스에 대향하는 도전형이며, 상기 제2 전원 입력과, 상기 제1 인버터의 출력 간에 접속된 제8 활성 디바이스를 구비하고,
    상기 제7 및 제8 활성 디바이스는 제어 전극이 상기 제1 인버터의 입력에 접속된 스태틱 클럭 펄스 발생기.
  36. 제1항에 있어서, CMOS 집적 회로를 더 구비하는 스태틱 클럭 펄스 발생기.
  37. 제1항에 따른 스태틱 클럭 펄스 발생기를 더 구비하는 공간 광 변조기.
  38. 제37항에 있어서, 액정 디바이스를 더 구비하는 공간 광 변조기.
  39. 제37항에 따른 변조기를 더 구비하는 디스플레이.
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