JP5254525B2 - ディスプレイデバイス駆動回路 - Google Patents

Description

本発明は、ディスプレイデバイス用の駆動回路、殊に行及び／又は例状に配列されたディスプレイ素子を伴う駆動回路に関する。

本発明に相応するディスプレイデバイスは例えば有機発光ダイオードを使用したデバイスであり、しばしば頭文字を組み合わせてＯＬＥＤデバイス又はＬＣＤデバイスと称される。駆動回路は殊にアクティブマトリクスディスプレイでの使用に適している。アクティブマトリクスディスプレイは、スイッチング素子、又はディスプレイ素子と関連した他の制御素子を有している。駆動回路は、ディスプレイ素子と関連した制御素子のアドレッシングを可能にするために、ディスプレイの行又は列を選択するのに使用される。ディスプレイ素子がアドレス指定されると、所望の状態にディスプレイ素子をセットするために電圧又は電流が制御素子に印加される。しかし、種々異なるタイプのディスプレイ素子に、種々異なる駆動方式が必要とされる。さらにスプリットスクリーンアプリケーションを駆動させることが望まれる。さらに、特定のディスプレイデバイスは、単独のディスプレイ素子の制御素子と接続された種々異なる制御線に生じる種々異なる電圧レベルを必要とする。従って、スプリットスクリーンアプリケーション（split screen application）を駆動するのに適した駆動回路、又は種々異なる制御線で種々異なる電圧レベルを供給する駆動回路を使用することが望まれている。

本発明の課題は、スプリットスクリーンアプリケーションを駆動するのに適した駆動回路、又は種々異なる制御線で種々異なる電圧レベルを供給する駆動回路を提供することである。

上述の課題は、行及び／又は列状に配列されたディスプレイ素子を有するディスプレイ用の駆動回路であって、個々のディスプレイ素子又はディスプレイ素子グループを選択するための手段が設けられており、駆動信号を緩衝するためにバッファ回路が設けられている形式のものにおいて、第１及び第２のバッファ回路に対する供給電圧が順次、独立して選択可能である、ことを特徴とする駆動回路によって解決される。

本発明の駆動回路はシフトレジスタを含む。このシフトレジスタは、直列の入力側及び並列の出力側を有する。トークンとも称されるビットパターンが入力され、各クロック周期で出力側から出力側へ渡される。シングルビットによってあらわされるトークンが入力される場合、１つのクロック周期の間に、各アウトプットに論理的なハイレベルが生じる。論理的ハイレベルを示すアウトプットは各クロック周期毎にシフトされる。ラッチ回路が各出力側に接続されている。ラッチ回路はトークンをラッチする。スイッチセルが、ラッチ回路の出力側に接続されている。スイッチセルはそれぞれ、ラッチ回路内にラッチされている論理信号によってイネーブル化される又はディセーブル化される。少なくとも１つの第１の制御信号がスイッチセルに供給される。スイッチセルがイネーブル化されている場合、この第１の制御信号はスイッチセルの出力信号を制御する。スイッチセルの出力信号の制御は、出力パルス幅の変調並びに立ち上がりエッジ及び／又は立ち下がりエッジの形成を含む。

本発明による駆動回路の発展形態では、バッファ回路がスイッチセルの出力側に接続されている。このバッファ回路は供給電圧に接続される。種々異なるスイッチセルに対するバッファ回路は、種々異なる供給電圧に接続される。本発明による駆動回路の１つの実施例では、それぞれ第２のバッファ回路が他方のバッファ回路の供給電圧とは異なる供給電圧に接続されている。これによって有利には、ディスプレイ素子を選択するために２つの制御線を必要とするディスプレイデバイスを制御することが可能になる。ディスプレイ素子を選択するための２つの制御線は、必ずしも同じ電圧を必要としないので、各ケースにおいて必要とされる制御電圧を供給することによって駆動回路内の電力損失が格段に低減される。

本発明の別の実施形態ではシフトレジスタは第１の入力側と第２の入力側を有している。第１の入力側に印加されるトークンは、各クロック周期でシフトレジスタのそれぞれ２番目の出力側へシフトされる。すなわちトークンは連続的に第１、第３、第５・・・の出力側にあらわれる。シフトレジスタの第２の入力側に供給されたトークンは、連続的に第２、第４、第６・・・の出力側にあらわれる。シフトレジスタの入力側に適切にトークンを印加することによって、必要なシーケンスで２つの制御線を有するディスプレイ素子の制御線を容易に選択することが可能になる。同時に、２つの並列な制御線を行ずつ選択することがが、各クロック周期を１つだけ使用して可能になる。この制御モードは、デュアルスキャンモードとも称される。さらにこの駆動回路によって、インターレース式ディスプレイモードをシンプルに実行することも可能になる。このインターレース式ディスプレイモードでは、完全なイメージフレームが２つのフィールドに分けられる。各フィールドは、ディスプレイのラインに対するビデオ情報を含んでいる。奇数のフィールドは奇数のラインナンバーを有する全てのラインを含み、偶数のフィールドは偶数のラインナンバーを有する全てのラインを含む。インターレース式ディスプレイに対するトークンは第１の入力側でシフトレジスタに入力され、各クロック周期で２つのポジション分だけシフトされる。すなわちトークンは奇数の出力側にあらわれる。トークンがシフトレジスタを出た後、これはシフトレジスタの第２の入力側に再入力され、再び、各クロック周期で２つのポジション分だけシフトされる。すなわちトークンは偶数の出力側にあらわれる。

本発明による駆動回路の別の実施形態では第１及び第２の入力側はスプリットスクリーンアプリケーションを制御するために使用される。第１の入力側に入力されたトークンによって選択された出力側は第１のディスプレイ又はディスプレイの第１の部分を制御する。シフトレジスタの第２の入力側に入力されたトークンは第２のディスプレイ又はディスプレイの第２の部分に対する出力側を制御する。

本発明による駆動回路の発展形態では、トークンが移動する方向を逆にするための入力側が設けられている。

本発明による駆動回路の別の発展形態では、駆動回路の全ての出力側は、相応する入力側への信号の印加に相応してアクティブ化される所定の状態にセットされる。これによって有利には、例えばテストの目的で、ディスプレイ内の全てのディスプレイ素子をスイッチオンすることが可能になる。

本発明による駆動回路のさらに別の発展形態では、出力信号を反転させるために入力側が設けられている。これによって、反転された駆動方式を必要とするディスプレイのための確立された駆動方式を使用することが可能になる。

シングルスキャンとデュアルスキャンモードの間でスイッチング可能であるということによって、回路の経費が低減され、必要とされる配線が低減される。

次に本発明を図面を参照して説明する。図面において同じ素子又は類似の素子には同じ参照番号が付与されている。

図１には、本発明による駆動回路１００のブロックダイアグラムが示されている。駆動回路１００は、シフトレジスタ２００、ラッチ回路３００、スイッチセル４００及びバッファ５００を含む。シフトレジスタ２００は、ｎ個の並列な出力側を有するシリアルインプットｎビットシフトレジスタである。従ってｎ個のラッチ回路３００、スイッチセル４００及びバッファ５００が設けられている。駆動回路１００の出力側はｎ個の出力ラインを相応に有している。

図２にはスイッチセル４００のブロックダイアグラムが示されている。スイッチセル４００はコア回路４０１を有しており、このコア回路に信号ＬＳ，ＣＳ１，ＣＳ２，ＡＬＬ＿ＯＮ及びＰＯＬ＿ＲＥＶが供給される。スイッチコア４０１はさらに出力側ＯＵＴを有している。信号ＬＳは、ラッチ回路３００からのイネーブル信号である。信号ＣＳ１及びＣＳ２は、出力信号を、パルス幅及び／又はパルス形状に関して制御するために使用される。制御信号ＣＳ１及びＣＳ２はさらに、出力信号ＯＵＴの最大電圧及び最小電圧を制御する。信号ＡＬＬ＿ＯＮ及びＰＯＬ＿ＲＥＶは全てのスイッチセルへ並列に供給される。他の信号とは対照的に、信号ＡＬＬ＿ＯＮは、ラッチ回路からのイネーブル信号ＬＳに依存しないで出力信号を最大電圧にする。これによって較正又はテストの目的のために、全てのディスプレイ素子をスイッチングすることが可能になる。しかもこの目的のためにシフトレジスタへ専用のトークンを加える必要はない。専用トークンを使用する場合、ＡＬＬ＿ＯＮ信号を使用する場合よりも処理が緩慢になる。なぜなら適切なトークンが、相応する数のクロック周期を通じてシフトレジスタの全ての出力側へ渡されなければならないからである。全てのディスプレイ素子を即時にスイッチオンすることによって漏洩電流による明度の変化を低減させる。この変化は信号記憶手段内に記憶されている信号に影響を及ぼす。ＰＯＬ＿ＲＥＶ信号はＡＬＬ＿ＯＮ信号を用いて出力された出力信号が最大電圧か最小電圧かを定める。さらにＰＯＬ＿ＲＥＶ信号は、通常作動中に出力信号を反転させるのに用いられる。従ってｎ型又はｐ型のディスプレイ素子を使用することが可能になる。ｎ型又はｐ型のディスプレイ素子は、使用されているスイッチの種類において異なる。すなわちスイッチの制御信号の極性において異なる。

図３にはスイッチングコア４０１が詳細に示されている。イネーブル信号ＬＳは２つのスイッチ４０２及び４０３を制御する。これらのスイッチは択一的なスイッチングアレンジメントで設計されている。すなわちスイッチ４０２が接続状態のときにはスイッチ４０３は非接続状態である。又はこの逆である。スイッチ４０２が接続状態のとき、スイッチ４０２の入力側に存在する制御信号ＣＳ１がスイッチコア４０１の出力側に伝送される。スイッチ４０３が接続状態のとき、スイッチ４０３の入力側に存在する制御信号ＣＳ２がスイッチコア４０１の出力側に伝送される。

図４には隣接したスイッチセルの選択された出力側の信号及びクロック信号ＣＬＫ並びに制御信号ＣＳ１及びＣＳ２がそれぞれ例として示されている。制御信号ＣＳ１及びＣＳ２はクロック信号ＣＬＫと同期しているが、デューティサイクル及びパルス幅又は形状においては自由である。第１のクロック周期ｃ１の間、シフトレジスタによってシフトされた相応するトークンはラッチ信号ＬＳ[ｍ]が論理的なハイレベルを帯びるように影響を与える。信号ＬＳ[ｍ]が論理的にハイレベルの間に制御信号ＣＳ１が印加される。出力信号ＯＵＴ[ｍ]は、ラッチ信号ＬＳ[ｍ]と論理的にＡＮＤ結合された制御信号ＣＳ１と等しい。制御信号ＣＳ２の状態は、全駆動シーケンスの間ローである。従ってラッチ信号ＬＳ[ｍ]が論理的にローである場合、制御信号ＣＳ２がアウトプットＯＵＴ[ｍ]に加えられる。次のクロック周期ｃ２の間、トークンはシフトレジスタの次の出力側へ渡される。この結果、ラッチ信号ＬＳ[ｍ＋１]は論理的ハイレベルを有する。出力信号ＯＵＴ[ｍ＋１]は、制御信号ＣＳ１とラッチ信号ＬＳ[ｍ＋１]との論理的ＡＮＤ結合である。出力信号は制御信号ＣＳ１及びＣＳ２に依存する。制御信号ＣＳ１が台形の形状を有している場合、相応する出力信号は同じ台形形状を有するであろう。これによって出力信号の形状を、レベルにおいてだけではなく、立ち上がりエッジ及び／又は立ち下がりエッジ、又は一般的に移動において制御可能になる。出力信号の形状を制御することは隣接するコンポーネント又は信号線間の電磁的な干渉を低減させるのに有用である。図では、実際の使用において生じるであろう遅延は考慮されていない。

図５ａには本発明による駆動回路の概略的なブロックダイアグラムが示されている。シフトレジスタ２００はマルチプレクサ２０１によってあらわされている。マルチプレクサの入力側は信号ＤＩＲ及びＭＯＤＥに依存して選択される。これは例示された回路ではシフト方向及びステップ幅を選択する。図では、シフトレジスタの７個のセルのみが示されている。しかし本発明の駆動回路内のシフトレジスタはあらゆる任意の数のセルを有することができる。マルチプレクサの出力側は、ラッチ回路３００に接続されている。ラッチ回路３００は、各スイッチコア４００を使用可能状態にする又は使用不可能状態にする。スイッチコア４００の出力側は、各バッファ５００に接続されている。このバッファは駆動回路の出力側を形成する。スイッチ２１１〜２１４は、その状態に応じてシフトレジスタへの入力側又は出力側Ｔｌ１，Ｔｌ２，ＴＯ１，ＴＯ２として使用される。その設計にかかわらず、入力側及び出力側はそれぞれ入力側及び出力側になるように構成されているということに注意されたい。

図５ｂには第１の作動モードおけるトークンの信号経路が示されている。トークンはＴｌ１に入力される。従ってスイッチ２１１はマルチプレクサ２０１の第１の入力側との接続を形成する。信号経路は太い点線で示されている。信号ＤＩＲ及びＭＯＤＥが選択されて、全てのマルチプレクサの第１の入力側が選択される。従って各クロック周期でトークンはシフトレジスタの次のセルにシフトされる。場合によってトークンは出力側ＴＯ１でシフトレジスタから出力される。従ってスイッチ２１４は、ラッチ回路３００の出力側を出力側に接続させる。

図５ｃには第２の作動モードおけるトークンの信号経路が示されている。再びトークンはＴｌ１に入力される。第１のマルチプレクサ２０１の第１及び第２の入力側は相互に接続されている。ラッチ回路３００の出力側から次のマルチプレクサの第１の入力側へ及び２番目に次のマルチプレクサの第２の入力側へとライン状に接続が形成されている。信号ＤＩＲ及びＭＯＤＥが選択され、全てのマルチプレクサの第２の入力側が選択される。従って各クロック周期でトークンはシフトレジスタのそれぞれ２番目のセルを通って移動する。場合によってトークンは出力側ＴＯ２で出力される。スイッチ２１３が相応にスイッチングされる。

図５ｄには、第３の作動モードおけるトークンの信号経路が示されている。ここではトークンは入力側ＴＯ１に入力される。スイッチ２１４が相応にスイッチングされる。信号ＤＩＲ及びＭＯＤＥが選択され、各マルチプレクサの第４の入力側が選択される。各ラッチ回路３００の各出力側は先行マルチプレクサの第４の入力側及び２番目の先行マルチプレクサの第３の入力側に線状に接続されている。この場合にはトークンは、各クロック周期でシフトレジスタの先行するセルへ移動する。

図５ｅには、第４の作動モードおけるトークンの信号経路が示されている。再びトークンは入力側ＴＯ１に入力される。スイッチ２１４が相応にスイッチングされる。信号ＤＩＲ及びＭＯＤＥが選択され、各マルチプレクサの第３の入力側が選択される。最後のマルチプレクサの第３の入力側と第４の入力側は相互に接続されている。トークンは、各クロック周期でシフトレジスタの各２番目のセルを通って右から左へ移動する。

前述した第２及び第４の作動オペレーションにおいて省略されているセルにアクセスするために、トークンは各入力側Ｔｌ２及びＴＯ２に入力され得る。スイッチ２１２及び２１３は相応にセットされなければならない。

スイッチレジスタのセルの数及び駆動回路のための出力側の所望の数に依存して、多重シフトレジスタがカスケード接続され得る。

シングルスキャンディスプレイ及びディスプレイ素子の場合、選択パルス又はトークンは列又は行を選択するために、２つの個々の入力ピンＴｌ１又はＴｌ２に、ディスプレイタイプに依存して入力される。トークンはシフトレジスタに送られ、出力ピンＴＯ１又はＴＯ２にあらわれるまで周期毎に１つの出力側を次々に選択する。制御信号ＤＩＲは、ｂｉ−方向トークン転送の方向を定める。制御可能な行の数は変化し得る。

入力制御信号ＭＯＤＥによってさらに、並列に駆動回路に送られる１つ又は複数のトークンを選択することが可能になる。この場合には第１のトークンは制御信号ＤＩＲに依存してＴｌ１で入力されて、ＴＯ２で出力されるか又はその逆である。第２のトークンは制御信号ＤＩＲに依存してＴｌ２で入力されて、ＴＯ１で出力されるか又はその逆である。２つのトークンのトークン伝送方向は同じであるが、選択可能である。この機能を用いて、デュアルスキャンモードが生じ、これによって２つのスキャン入力側又はスプリットスクリーンアプリケーションを使用してディスプレイ素子を駆動することが可能になる。各トークンは各２番目の出力側に生じる。例えば、ｎ個の相応するラッチ３００，スイッチセル４００及びバッファ５００を伴うｎビットシフトレジスタアレンジメントではトークン１は行１，３，５・・・を選択し、トークン２は行２，４，６・・・を選択する。

図６にはディスプレイ素子と関連した本発明による駆動回路の細部が示されている。ディスプレイ素子は２つの制御線を必要とする。これらの線は所定のシーケンスでアクティブ化されなければならない。例えばディスプレイ素子は、電流制御手段６０１及び発光ダイオードＯＬＥＤ６０３と関連付けされたスイッチング手段６０２を有するＯＬＥＤ素子である。このディスプレイ素子は電流制御タイプである。電流制御式ディスプレイ素子は作動のために電流が電流制御手段６０１に印加されることを必要とする。記憶手段６０４が設けられており、この記憶手段はプログラムされた電流を次のプログラミングサイクルまで一定に保つ。電流をプログラムする間、ディスプレイ素子がアクティブにされる必要はない。従ってラッチ信号ＬＳ[ｍ＋１]が選択され、電流プログラミングの間、出力信号ＯＵＴ[ｍ＋１]がスイッチ６０２を開放する。スイッチ６０２が開放されると、ラッチ信号ＬＳ[ｍ]がスイッチセル４００[ｍ]をアクティブにする。制御信号ＣＳ１及びＣＳ２が印加され、出力信号ＯＵＴ[ｍ]がスイッチ６０６及び６０７をアクティブにする。制御電流は、電流源６０８をアクティブにすることによってプログラムされる。必要とされる電流は電源部ＶＤＤから電流制御手段６０１及びスイッチ６０７を通じて流れる。同時に制御電圧が電流制御手段６０１の制御ターミナルで形成される。制御電圧は記憶手段６０４内に記憶される。電流が固定されると、スイッチ６０６及び６０７が開放され、スイッチ６０２が閉成される。記憶手段６０４は、プログラムされた電流を維持するのに必要なポテンシャルを次のプログラミング周期まで保持する。プログラムされた電流はここで発光素子６０３を通って流れる。信号ＯＵＴ[ｍ]及びＯＵＴ[ｍ＋１]は、シフトレジスタを通じてシフトされた各トークンによって制御される。制御信号ＣＳ１及びＣＳ２は、トークンによって選択された各出力側へ通される。

いわゆるデュアルスキャンモードにおける電力消費は、出力バッファ５００に対して第２の電源部を加えることによって低減される。この実施例では３つの異なる給電電圧が存在する。
ＶＤＤ−ＶＳＳ：ディスプレイ素子に対する供給電圧
ＶＣＣ１−ＧＮＤ１：スイッチ６０６，６０７に対する供給電圧
ＶＣＣ２−ＧＮＤ２：スイッチ６０２に対する供給電圧
バッファ出力側ＯＵＴ[ｍ]に対しては、スイッチ６０６，６０７が各作動モードにおいて確実にスイッチオフされるように供給電圧は充分に高くなければならない。典型的に、電界効果トランジスタ又はＦＥＴがスイッチとして使用される。従ってＶＣＣ１に対する最小電圧はＶＤＤ＋ＶＸであり、ここでＶＸは、トランジスタをスイッチオフするのに必要なＦＥＴのゲート−ソース電圧である。他方でスイッチ６０６，６０７は、記憶手段６０４内にビデオデータ電流をあらわす信号を記憶するためにスイッチオンされなければならない。従ってＧＮＤ１に対する最大電圧はＶＤＤ−（２^＊ＶＧＳ）−ＶＤＳである。ここでＶＤＳは、ＦＥＴがスイッチオンされているときの、すなわち飽和モードでの、ＦＥＴのドレイン及びソースターミナルを横切る電圧である。

バッファ出力側ＯＵＴ[ｍ＋１]に対しては、スイッチ６０２がプログラミングモードにおいて確実にスイッチオフされるように供給電圧は充分に高くなければならない。従ってＶＣＣ２に対する最小電圧はＶＤＤ−ＶＧＳ＋ＶＸ−ＶＤＳである。スイッチ６０２が作動の間完全に開放されることを確実にするＧＮＤ２に対する最大電圧はＶＤＤ−（２^＊ＶＧＳ）−ＶＤＳである。前述の例ではバッファの出力側が供給電圧に達し得ると仮定された。バッファがレイルトゥレイル出力側を有していない場合、バッファ内での電圧降下を考慮しなければならない。

例ではＶＤＤは＋２１Ｖで、ＶＸは＋３Ｖで、ＶＤＳ（ｓａｔ）は１Ｖであり、ＶＧＳは１０Ｖであり、ここでトランジスタは飽和モードで作動している。従ってＶＣＣ１は少なくとも２４Ｖでなければならず、ＧＮＤ１は０Ｖより低いか又は０Ｖと同じでなければならず、ＶＣＣ２は少なくとも１３Ｖでなければならず、ＧＮＤ２は０Ｖより低いか又は０Ｖと同じでなければならない。ＶＣＣ１がＶＣＣ２のほぼ２倍高いことが明らかである。従ってＶＤＤ，ＶＣＣ１及びＶＣＣ２に対する各電源部は全体的な電力消費を低減させる。

図７には、図６に示された回路の異なる制御線を駆動するために必要な異なる供給電圧が示されている。デジタル回路に対する供給電圧レンジは電圧ＶＥＥ及び大地電位ＶＳＳによって定められる。デジタル供給電圧ＶＥＥは典型的に３〜５Ｖの範囲で変化する。しかし他の電圧が可能である。ディスプレイ素子に対する供給電圧はアースＶＳＳから供給電圧ＶＤＤまでの範囲で変化する。典型的に供給電圧ＶＤＤは、デジタル回路に対する供給電圧ＶＥＥより格段に高い。出力線路ＯＵＴ[ｍ]に対する供給電圧レンジは、どの線がディスプレイ素子のどのスイッチに接続されているのかに依存する。図６内で使用された参照番号を参照すると、スイッチ６０２をアクティブにするドライバーに必要な供給電圧ＶＣＣ２はデジタル回路に対する供給電圧よりも高くなければならない。しかしこれはディスプレイ素子に対する供給電圧ＶＤＤよりも低くてよい。さらに、低電位ＧＮＤ２はデジタル回路及びディスプレイの大地電位ＶＳＳよりも低くなくてはならない。しかしスイッチ６０６及び６０７をスイッチングするのに必要な供給電圧レンジは、他の供給電圧レンジとは異なる。必要とされる供給電圧ＶＣＣ１はディスプレイ素子の供給電圧ＶＤＤよりも高く、低電位ＧＮＤ１は低電位ＧＮＤ２よりも低い。異なる供給電圧を個々の出力側又は出力側群のドライバー５００に供給できることによって、ドライバー内で損失される電力が低減される。

駆動回路が集積回路内に統合されている場合、様々な供給電圧が外部からＩＣに印加される、又はオンチップＤＣ−ＤＣコンバータによって生成される。第２の選択肢は、コンポーネントコストにおいてより効果的であり、改善されたノイズ隔離を提供することができる。

本発明に相応する駆動回路のブロックダイアグラム 本発明に相応するスイッチセル 本発明によるスイッチセルの細部 クロック周期に対する駆動回路の選択された出力側の出力信号を示す図 本発明による駆動回路の概略的なブロックダイアグラム 第１の作動モードでの駆動回路を通る信号経路を示す図 第２の作動モードでの駆動回路を通る信号経路を示す図 第３の作動モードでの駆動回路を通る信号経路を示す図 第４の作動モードでの駆動回路を通る信号経路を示す図 本発明による駆動回路及び、２つの駆動信号を必要とする接続されたディスプレイ素子の細部 図５の種々異なる制御線に必要な種々異なる供給電圧

符号の説明

１００ 駆動回路、 ２００ シフトレジスタ、 ２０１ マルチプレクサ、 ３００ ラッチ回路、 ４００ スイッチセル、 ５００ バッファ、 ４０１ コア回路、 ４０２ ４０３ スイッチ、 ６０１ 電流制御手段、６０２，６０６，６０７ スイッチ、 ６０３ 発光ダイオード、 ６０４ 記憶手段、 ６０８ 電流源

Claims (9)

1. 行及び／又は列状に配列されたディスプレイ素子を有する発光ディスプレイ用の駆動回路であって、
   各ディスプレイ素子は、発光手段と、前記発光手段に流れる電流を制御する電流制御手段と、を備え、
   各ディスプレイ素子は、さらに、前記発光手段及び前記電流制御手段に関連付けられた第１及び第２のスイッチング手段をそれぞれ備え、
   選択手段によって供給される対応信号に従って、各ディスプレイ素子の前記第１及び第２のスイッチング手段それぞれに選択的に第１及び第２の駆動信号を供給するように構成され、
   前記第１及び第２の駆動信号をバッファリングするための第１及び第２のバッファ回路が前記選択手段の出力に備えられており、
   各バッファ回路は２つの電源端子を有し、前記第１の駆動信号をバッファリングするためのバッファ回路の前記電源端子が、前記第２の駆動信号をバッファリングするバッファ回路に接続されるこれらの電源端子のレベルと異なるレベルを有する電源電圧に接続され、
   前記電源電圧は、前記第１又は第２の駆動信号の要求の水準に基づいて接続される
   ことを特徴とする駆動回路。
2. ラッチ回路が前記選択手段の出力側に接続されている、請求項１記載の駆動回路。
3. スイッチセルがバッファ回路の入力側に接続されており、
   前記スイッチセルは、少なくとも１つの第１の制御信号に接続されており、
   前記スイッチセルの出力信号は前記少なくとも１つの第１の制御信号に依存しており、
   殊に前記スイッチセルの出力側にあらわれる前記信号の形状及び／又は勾配は前記少なくとも１つの制御信号によって制御可能である、請求項１又は２に記載の駆動回路。
4. 所定の状態に前記スイッチセルのアウトプットを設定するために第２の制御信号が前記スイッチセルに加えられる、
   請求項３に記載の駆動回路。
5. 前記スイッチセルの出力側にあらわれる信号を反転させるために第３の制御信号が前記スイッチセルに加えられる、
   請求項３又は４に記載の駆動回路。
6. 前記選択手段は第１の直列入力側及び並列出力側を有しており、
   マルチプレクサに前記選択手段の各セルの各内部並列入力側が設けられており、
   前記選択手段の近隣セルの出力信号は、前記選択手段の各近隣の内部並列入力側に供給され、
   マルチプレクサは各制御信号によって制御される、請求項１から５までのいずれか１項記載の駆動回路。
7. 前記選択手段はトークンを入力するための第２の直列入力側及び／又は、トークンを出力するための第２及び／又は第１の直列出力側を有している、請求項６記載の駆動回路。
8. 前記第１の入力側は、クロックサイクルごとに前記選択手段の各第１のセルに第１のトークンをシフトさせるための前記第１のトークンを受け取るように適合されており、
   前記第２の入力側は、クロックサイクルごとに前記選択手段の各第２のセルに第２のトークンをシフトさせるための前記第２のトークンを受け取るように適合されている、
   請求項７記載の駆動回路。
9. 入力信号又はトークンの移動方向及びステップ幅は制御信号によって制御される、請求項６，７又は８記載の駆動回路。

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