KR100456987B1 - 표시 데이터를 표시하기 위한 표시 장치 및 표시 구동 장치 - Google Patents

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Abstract

본 발명은, 표시 데이터를 기억하기 위한 표시 메모리(104)와, 라인마다의 계조 전압의 도수를 기억하는 막대그래프 메모리(106)와, 기준 전압에 기초하여 복수의 계조 전압을 생성하고, 또한 복수의 계조 전압 각각을 생성하기 위한 회로의 전류량이 계조 전압의 도수에 따라 변화하는 계조 전압 생성 회로(108)와, 복수의 계조 전압으로부터 상기 복수의 화소부 각각에 인가하기 위한 계조 전압을 선택하는 전압 셀렉터부(102)를 포함한다.

Description

표시 데이터를 표시하기 위한 표시 장치 및 표시 구동 장치{DISPLAY DEVICE AND DISPLAY DRIVING DEVICE FOR DISPLAYING DISPLAY DATA}
본 발명은 입력 표시 데이터를 표시하기 위한 표시 장치 및 표시 데이터에 따른 계조 전압을 생성하여 표시 패널의 표시 소자에 인가하는 표시 구동 회로에 관한 것으로, 특히 액정 디스플레이, 플라즈마 디스플레이, EL(Electronic luminescence) 디스플레이 등의 표시 장치 및 그 표시 구동 회로에 관한 것이다.
종래의 기술로서, 일본특개평10-240192호 공보에는 복수 레벨의 기준 전압을 스트링 저항에 의해 저항 분할함으로써 복수 레벨의 계조 전압군을 생성하고, 입력 표시 데이터에 따라 생성된 계조 전압군 중에서 하나를 선택하여 출력하는 종래의 액정 구동 회로가 개시되어 있다. 그리고, 일본특개평10-240192호 공보의 기준 전압은, 증폭기를 이용한 버퍼 회로에 의해 안정화되고 있다.
일본특개평10-301541호 공보에는 디지털 영상 신호를 디코더에 의해 16계조 레벨로 변환하고, 각 색의 디코드 출력을 각 개장(開帳) 레벨마다의 OR 게이트를 통해 카운터에 입력하고, 각 개장 레벨이 1수평 주사 기간에 기입되는 도수(度數)를 카운트하고, 그 도수에 따라 선택 스위치에 의해 전류원의 하나를 선택하고, 계조 전압 출력 버퍼에 그 바이어스 전류로서 공급하는 계조 전압 선택식의 액정 구동 회로가 개시되어 있다. 이에 따라, 입력 표시 데이터에 따른 최소한의 필요 구동 전류만을 그 때마다 흘릴 수 있기 때문에, 고효율화를 도모할 수 있고, 저소비 전력화를 실현할 수 있다.
상기 일본특개평10-240192호 공보에서는 임의의 계조 전압이 모두 선택된 상태가 되어도 구동될 수 있도록, 버퍼 회로 및 스트링 저항에 임의의 일정한 정상 전류를 흘린다. 선택되지 않은 계조 전압에 대해서는, 정상 전류가 불필요하기 때문에, 모든 버퍼 회로 및 스트링 저항에 항상 일정한 정상(定常) 전류를 흘리는 것으로는 효율적이지 않다.
상기 일본특개평10-301541호 공보에서는, 표시 데이터가 연속하여 입력되기 때문에, 각 계조 전압의 선택 도수를 산출하는 동작을 항상 행할 필요가 있다. 이 때문에, 연산 회로 부분의 소비 전력이 너무 크다.
본 발명의 목적은, 정상 전류의 효율화를 도모하거나 또는 동작 주파수를 저감시킴으로써, 소비 전력을 저감시킬 수 있는 표시 장치 및 그 표시 구동 회로를 제공하는 것이다.
본 발명은 표시 데이터를 기억하기 위한 표시 메모리와, 라인마다의 계조 전압의 도수를 기억하는 막대그래프 메모리와, 기준 전압에 기초하여 복수의 계조 전압을 생성하고 또한 상기 복수의 계조 전압 각각을 생성하기 위한 회로의 전류량이 상기 계조 전압의 도수에 따라 변화하는 계조 전압 생성 회로를 포함한다.
또한, 본 발명은 표시 패널로 인가하는 계조 전압의 각각의 전류량을 검출하고, 라인마다의 계조 전압의 도수를 산출하는 검출 회로와, 상기 계조 전압의 도수를 기억하는 막대그래프 메모리와, 기준 전압에 기초하여 복수의 계조 전압을 생성하고, 또한 상기 복수의 계조 전압 각각을 생성하기 위한 회로의 전류량이 상기 계조 전압의 도수에 따라 변화하는 계조 전압 생성 회로를 포함한다.
본 발명에 따르면, 정상 전류의 효율화를 도모하거나 동작 주파수를 저감시킴으로써, 소비 전력을 저감시킬 수 있다는 효과를 발휘한다.
도 1은 본 발명의 제1 실시 형태에 따른 액정 구동 회로의 개략 구성을 나타내는 도면.
도 2는 본 발명의 제1 실시 형태에 따른 막대그래프 검출부의 구성을 나타내는 도면.
도 3은 본 발명의 제1 실시 형태에 따른 막대그래프 검출부의 동작을 나타내는 도면.
도 4는 본 발명의 제1 실시 형태에 따른 막대그래프 메모리의 구성을 나타내는 도면.
도 5는 본 발명의 제1 실시 형태에 따른 계조 전압 생성부의 구성을 나타내는 도면.
도 6은 본 발명의 제1 실시 형태에 따른 버퍼 회로의 구성을 나타내는 도면.
도 7은 본 발명의 제1 실시 형태에 따른 스트링 저항부의 구성을 나타내는 도면.
도 8a, 도 8b, 도 8c는 본 발명의 제1 실시 형태에 따른 액정 구동 회로의 소비 전력 저감 효과를 나타내는 도면.
도 9a, 도 9b는 본 발명의 제1 실시 형태에 따른 막대그래프를 나타내는 도면.
도 10은 본 발명의 제2 실시 형태에 따른 버퍼 회로를 나타내는 도면.
도 11은 본 발명의 제3 실시 형태에 따른 버퍼 회로를 나타내는 도면.
도 12는 본 발명의 제4 실시 형태에 따른 액정 구동 회로의 개략 구성을 나타내는 도면.
도 13은 본 발명의 제4 실시 형태에 따른 막대그래프 검출부의 동작을 나타내는 도면.
도 14는 본 발명의 제5 실시 형태에 따른 액정 구동 회로의 개략 구성을 나타내는 도면.
도 15는 본 발명의 제5 실시 형태에 따른 액정 구동 회로의 개략 구성을 나타내는 도면.
도 16은 본 발명의 제5 실시 형태에 따른 액정 구동 회로의 개략 구성을 나타내는 도면.
도 17은 본 발명의 제6 실시 형태에 따른 막대그래프 검출부를 나타내는 도면.
도 18은 본 발명의 제6 실시 형태에 따른 막대그래프 검출부와 계조 전압 생성부의 효과를 나타내는 도면.
도 19는 본 발명의 제6 실시 형태에 따른 계조 전압 생성부를 나타내는 도면.
도 20은 본 발명의 제6 실시 형태에 따른 계조 전압 생성부의 효과를 나타내는 도면.
도 21은 본 발명의 제7 실시 형태에 따른 막대그래프 검출부와 계조 전압 생성부의 동작 및 효과를 나타내는 도면.
도 22는 본 발명의 제7 실시 형태에 따른 막대그래프 검출부와 계조 전압 생성부의 그 밖의 동작 및 효과를 나타내는 도면.
도 23은 본 발명의 제7 실시 형태에 따른 계조 전압 생성부의 동작 및 효과를 나타내는 도면.
도 24는 본 발명의 제7 실시 형태에 따른 계조 전압 생성부의 그 밖의 동작 및 효과를 나타내는 도면.
<도면의 주요 부분에 대한 부호의 설명>
101 : 액정 구동 회로
103 : 라인 래치
104 : 표시 메모리
105 : 막대그래프 검출부
108 : 계조 전압 생성부
121 : 액정 패널
204 : 계수 회로
205 : 가산기
본 발명에서의 액정 구동 회로는, 기준 전압을 저항 분할함으로써 계조 전압군을 생성하고, 입력 표시 데이터에 따라 생성한 계조 전압군 중에서 하나를 선택하여 출력하는 구성이다. 그 특징으로는, 입력 표시 데이터를 저장하는 표시 메모리와, 표시 메모리로부터 전송되는 임의의 주사 라인의 표시 데이터로부터, 그 주사 라인 상에서의 각 계조의 표시 도수(이하, 막대그래프)를 검출하는 막대그래프 검출부와, 모든 주사 라인분의 막대그래프 데이터를 기억하는 막대그래프 메모리와, 막대그래프 메모리로부터 전송되는 막대그래프 데이터에 따라, 버퍼 회로와 스트링 저항에 흐르는 정상 전류를 제어하는 계조 전압 생성부를 포함한다.
상기 구성에서, 본 발명의 액정 구동 회로는 각 계조 전압의 선택 도수인 막대그래프를 사전에 구하고, 상기 데이터에 따라 버퍼 회로와 스트링 저항에 흐르는 정상 전류를 제어한다. 이에 따라, 입력 표시 데이터에 따른 최소한의 필요 구동 전류만을 그 때마다 흘릴 수 있기 때문에, 고효율화를 도모할 수 있고, 저소비 전력화를 실현할 수 있다. 또한, 모든 라인분의 막대그래프 데이터를 기억하는 수단을 설치함으로써, 표시 메모리의 데이터를 갱신하지 않는 한, 막대그래프 검출의 동작은 불필요하게 된다. 따라서, 회로의 동작 주파수를 저감시키는 것이 가능해지고, 저소비 전력화를 도모할 수 있다.
<제1 실시 형태>
이하, 도 1 내지 도 10을 이용하여, 본 발명의 일 실시 형태에 따른 액정 구동 회로의 구성 및 동작에 대하여 설명한다. 먼저, 도 1을 이용하여, 본 실시 형태에 따른 액정 구동 회로의 전체의 구성을 설명한다. 도 1에 있어서, 참조 번호 101은 액정 구동 회로, 참조 번호 102는 전압 셀렉터부, 참조 번호 103은 라인 래치, 참조 번호 104는 표시 메모리, 참조 번호 105는 막대그래프 검출부, 참조 번호 106은 막대그래프 메모리, 참조 번호 107은 타이밍 제어부, 참조 번호 108은 계조 전압 생성부, 참조 번호 109는 계조 전압군, 참조 번호 110은 출력 단자군, 참조 번호 111은 래치 데이터, 참조 번호 112와 113은 표시 데이터, 참조 번호 114와 115는 막대그래프 데이터이다.
액정 표시 장치(100)는 매트릭스형(예를 들면, M열 N행)으로 화소(표시 소자)가 배열된 액정 패널(121)과, 입력 표시 데이터에 따른 계조 전압을 액정 패널(121)에 인가하는 액정 구동 회로와, 계조 전압을 인가하는 화소의 라인을 주사하는 주사 회로(120)와, CPU(119)와 시스템 메모리(118)와 데이터 버스(117)를 포함하는 외부 시스템(예를 들면, 컴퓨터, 텔레비전 튜너 등)으로부터의 표시 데이터를 입력하는 인터페이스를 포함한다. 액정 표시 장치(100)는 하나의 액정 패널(121)에 대하여, 여러개의 액정 구동 회로(예를 들면, LSI)와, 여러개의 주사 회로(120)(예를 들면, LSI)를 포함한다. 주사 회로(120)는 타이밍 제어부(107)에 의해 생성된 타이밍 신호에 따라 화소의 라인을 선택한다.
본 실시 형태에 따른 액정 구동 회로(101)는, 표시 데이터를 기억하는 표시 메모리(104)와, 표시 메모리(104)가 출력하는 1라인분의 표시 데이터(112)를 일시적으로 기억하는 라인 래치(103)와, 표시 메모리(104)로부터 직렬 출력되는 표시 데이터(113)를 수신하여 막대그래프를 검출하는 막대그래프 검출부(105)와, 막대그래프 검출부(105)가 생성하는 막대그래프 데이터(114)에 따라 회로의 정상 전류량을 제어함과 동시에, 각 계조 전압을 출력하는 계조 전압 생성부(108)와, 계조 전압 생성부(108)가 출력하는 계조 전압군(109) 중에서 1레벨을 라인 래치(103)가 출력하는 래치 데이터(111)로 선택하여 출력 단자군(110)으로 출력하는 전압 셀렉터부(102)와, 상기된 각 블록의 동작 타이밍을 지시하기 위한 타이밍 신호군을 생성하는 타이밍 제어부(107)를 포함한다.
다음으로, 본 발명의 제1 실시 형태에 따른 액정 구동 회로(101)의 동작의 개요에 대하여 설명한다.
표시 메모리(104)에는 액정 패널(121)의 화소수분(예를 들면, M×N개)의 표시 데이터가 기억되어 있다. 예를 들면 액정 패널(121)의 해상도가 수평 128도트×RGB, 수직 176라인이고, 64계조 262, 144색의 표시를 행하는 경우, 1화소당 6비트의 정보를 가지며, 표시 메모리의 용량은 405, 504비트이다. 표시 내용을 변경하는 경우에는 CPU(119) 등으로부터 데이터 버스(117)를 통해 표시 메모리(104)의 표시 데이터를 갱신한다. 표시 메모리(104)는, 데이터 버스(117)로부터 표시 데이터를 직접 수취하기 때문에, 입력 회로의 기능을 완수한다. 통상, 액정 구동 회로는 이들 CPU(119)의 액세스와는 비동기로 표시 동작을 행하고 있다. 표시 메모리(104)를 액정 구동 회로에 포함함에 따라, 표시 데이터가 갱신되지 않은 동안에는 액정 구동 회로가 외부와의 액세스를 행하지 않기 때문에, 소비 전력이 줄어든다. 그리고, 표시 메모리(104)로부터는 선두의 주사 라인으로부터 순서대로 1라인분의 표시 데이터(112)가 판독되고, 최종 라인 후에는 다시 선두 라인으로부터의 판독을 반복한다. 이 동작은, 타이밍 제어부(107)가 판독 어드레스를 지정함으로써 실현 가능하다. 표시 데이터(112)는 라인 래치(103)에 일시적으로 기억된다. 통상, 표시 메모리(104)에 대하여 표시 데이터 판독 액세스와 CPU(119)의 액세스는 배타적이고, 또한 비동기이기 때문에, 표시 데이터 판독 액세스 시간을 되도록이면 짧게 하기 위해 라인 래치(103)가 있다. 그리고, 래치 데이터(111)는 전압 셀렉터부(102)로 출력된다. 또한, 타이밍 제어부(107)는 액정 표시 장치(100) 내부에서 액정 구동 회로(101)의 외부에 배치되어도 좋다.
한편, 표시 메모리(104)는, 막대그래프 검출부(105)에 대하여, 타이밍 제어부(107)에서 지정된 주사 라인의 표시 데이터(113)를, 1화소 혹은 수화소씩 직렬로 전송한다. 여기서, 타이밍 제어부(107)는 예를 들면 전원을 온시킨 후의 최초의 1회는 모든 주사 라인분의 표시 데이터가, 그 후에는 표시 메모리(104)의 내용이 재기입된 주사 라인 상의 표시 데이터가 전송되도록, 메모리의 판독 어드레스를 지시하는 것으로 한다.
막대그래프 검출부(105)는 상기 표시 데이터(113)로부터 계조를 계급(階級)으로 한 1라인분의 막대그래프를 검출한다. 즉, 막대그래프를 검출함으로써, 각 계조의 표시 도수를 알 수 있고, 액정 패널(121)의 데이터선을 몇라인 구동할지를 알 수 있다. 막대그래프 검출부(105)에서 얻어진 1라인분의 각 계조의 도수는 막대그래프 데이터(114)로서 출력된다. 여기서, 막대그래프 데이터는 회로 규모 등을 고려하여, 예를 들면 도 9a, 도 9b에 도시된 바와 같이 계조를 몇개의 그룹으로 나누고, 각 그룹별 도수를 검출해도 좋다. 또한, 각 그룹의 막대그래프 데이터는, 0으로부터 384(=수평 128도트×RGB)의 값을 취할 수 있기 때문에, 9비트의 데이터가 되지만, 회로 규모 등을 고려하여, 상위 수 비트를 막대그래프 데이터(114)로 하여 출력해도 좋다.
다음으로, 막대그래프 메모리(106)는 주사 라인별로 설치한 소정의 어드레스에, 막대그래프 데이터(114)를 저장한다. 여기서, 소정의 어드레스는 막대그래프 데이터를 검출한 주사 라인의 위치에 상당하며, 어드레스의 지정은 타이밍 제어부(107)가 행하는 것으로 한다. 그리고, 막대그래프 데이터(115)를 선두 주사 라인으로부터 순서대로 판독한다. 이 동작에서의 판독 어드레스는 표시 메모리(104)로부터 표시 데이터(112)를 판독할 때의 어드레스와 일치하며, 타이밍 제어부(107)가 지시하는 것으로 한다.
이어서, 계조 전압 생성부(108)는 계조 전압군(109)을 생성하고, 전압 셀렉터부(102)로 출력한다. 여기서, 계조 전압군(109)은 버퍼 회로에서 안정화된 기준 전압을 스트링 저항으로 저항 분할함으로써 생성되지만, 버퍼 회로의 바이어스 전류와 스트링 저항에 흐르는 정상 전류는, 막대그래프 데이터(115)에 따라 변화한다. 예를 들면, 막대그래프 데이터(115)의 값이 크면, 액정 패널(121)의 데이터선의 구동 개수가 많기 때문에, 바이어스 전류량을 많이 함과 함께 스트링 저항치를 작게 하여 구동 능력을 높인다. 반대로, 막대그래프 데이터(115)의 값이 작으면, 액정 패널(121)의 데이터선의 구동 개수가 적기 때문에, 바이어스 전류량을 적게 함과 함께 스트링 저항치를 크게 하여 구동 능력을 낮춘다.
전압 셀렉터부(102)에서는 화소마다 계조 전압군(109) 중 하나의 전압 레벨을 래치 데이터(111)에 따라 선택한다. 선택한 전압 레벨은 출력 단자군(110)으로 출력되고, 액정 패널(121)의 데이터선을 구동한다. 그리고, 액정 패널(121)에서는, 주사 회로(120)가 출력하는 주사 신호와 출력 단자군(110)이 출력하는 계조 전압에 따라, 주사하는 라인의 화소에 표시 데이터에 대응한 표시가 이루어진다.
다음에 도 2와 도 3을 이용하여, 막대그래프 검출부(105)의 상세한 구성과 동작에 대하여 설명한다. 우선, 막대그래프 검출부(105)가 출력하는 막대그래프 데이터(114)는 계조 0-7, 8-15, 16-23, 24-31, 32-39, 40-47, 48-55, 56-63을 대상으로 한 8개의 그룹으로 나누어지고, 각각 4비트의 정보를 포함한다. 또한, 표시 데이터(113)는 R(적), G(청), B(녹)의 3화소분을 동시에 표시 메모리(104)로부터 판독하고, 이것을 128사이클 반복하여 384화소의 1라인분 데이터를 판독한다. 여기서, 각 화소는 각각 6비트(64계조)분의 계조 정보를 표시 메모리(104)에 저장하지만, 실제로 판독하는 데이터는 상위 3비트분으로 하였다. 그 이유는, 먼저 진술한 8그룹 분류의 경우, 상위 3비트로 각 그룹의 막대그래프가 검출 가능하기 때문이다.
도 2에서, 참조 번호 201은 디코더, 참조 번호 202는 가산기, 참조 번호 203은 계수 회로, 참조 번호 204는 래치, 참조 번호 205는 가산기, 참조 번호 206은 래치, 참조 번호 207은 디코드 신호, 참조 번호 208은 가산 데이터, 참조 번호 209는 적분 데이터, CL2는 도트 클럭, CL1은 라인 클럭, CLR은 클리어 신호이고, 도 1과 동일 요소는 동일 부호를 이용하였다. 우선, 막대그래프 검출부(105)는 표시 데이터(113)를 디코드하는 디코드 회로(201)와, 디코드 신호(201)의 "H"의 수를 세어 가산 데이터(208)를 생성하는 가산기(202)와, 가산 데이터(208)를 적분하는 계수 회로(203)와, 1라인분의 적분 데이터(209) 상위 4비트를 막대그래프 데이터(114)로서 보유하는 래치(206)를 포함한다. 또한, 계수 회로(203)는 적분 데이터(209)를 래치하는 래치(204)와, 래치한 데이터와 가산 데이터(208)를 가산하여 적분 데이터(209)를 생성하는 가산기(205)를 포함한다.
이어서, 막대그래프 검출부(105)의 동작을 도 3을 이용하여 설명한다. 여기서는, 설명을 간략화하게 하기 위해 표시 데이터에는 계조 0(상위 3비트=0)과 계조 63(상위 3비트=7)만이 포함된다. 우선, 도 3에 도시된 바와 같이 도트 클럭 CL2에 따라 표시 메모리(104)로부터 표시 데이터(113)가 판독된다. 표시 데이터(113)의 R, G, B는 각각의 대응하는 디코더(201)에 의해 3비트로부터 8개의 디코드 신호(207)로 변환된다. 디코드 신호(207)는 가산기(202)에 의해 각각의 계조의 가산 데이터(208)가 된다. 도 3에 도시된 바와 같이 1사이클째의 표시 데이터(113)가 "0", "7", "7"일 때, 디코더(201)에 의해 표시 데이터 R은 Y0-7, 표시 데이터 G는 Y56-63, 표시 데이터 B는 Y56-63이 "H"가 되기 때문에, 계조 0-7의 가산 데이터(208)는 "1", 계조 56-63의 가산 데이터(208)는 "2", 그 밖의 계조는 모두 "0"이 된다. 본 예에서는 3화소가 동시에 판독되기 때문에, 가산 데이터(208)는 0으로부터 3의 값을 취할 수 있다. 이와 같이 함으로써 가산 데이터(208)를 생성하여, 도 3에 도시된 바와 같은 표시 데이터(113)인 경우, 계조 0-7의 가산 데이터(208)는 "1", "2", "3", "0", …로 이어지고, 계조 56-63의 가산 데이터(208)는 "2", "1", "0", "3", …로 이어진다. 이어서 가산 데이터(208)는 계수 회로(204)에 의해 적분된다. 계수 회로(203)에서는 우선 래치(204)를 클리어 신호 CLR에서 "0"으로 클리어해 둔다. 또, 가산기(205)에 의해 래치(204)의 데이터와 가산 데이터(208)를 가산한다. 따라서 도 3에 도시된 바와 같이 계조 0의 1사이클째의 적분 데이터(209)는 "1", 계조 63의 1사이클째의 적분 데이터(209)는 "2"가 된다. 이어서 2사이클째에서는 우선 1사이클째의 적분 데이터(209)를 래치(204)로 래치하여 1사이클 늦춘다. 1사이클 지연된 1사이클째의 적분 데이터와 2사이클째의 가산 데이터(208)를 1사이클째와 동일한 가산기(205)에 의해 가산하고, 2사이클째의 적분 데이터(209)를 생성한다. 따라서 도 3에 도시된 바와 같이 계조 0의 2사이클째의 적분 데이터(209)는 "3", 계조 63의 2사이클째의 적분 데이터(209)는 "3"이 된다. 이것을 128사이클분 반복함으로써, 각각의 계조에 대하여 1라인분의 적분 데이터 즉, 각 계조의 도수를 알 수 있다. 본 예에서는 최종적인 계조 0의 적분 데이터(209)를 "256"으로 하고, 계조 63의 적분 데이터(209)를 "128"로 한다. 또, 본 예에서는 1라인당 384화소가 판독되기 때문에, 적분 데이터(209)는 0으로부터 384의 값을 취할 수 있다. 따라서, 적분 데이터(209)는 9비트의 데이터가 된다. 다음에, 적분 데이터(209)는 라인 클럭 CL1에 의해 래치(206)에 래치되고, 막대그래프 데이터(114)로서 출력된다. 또, 라인 클럭 CL1은 1라인분의 표시 데이터(113)를 판독하고, 1라인분의 적분 데이터(209)가 확정한 후에 펄스가 입력된다. 본 예에서는 도 3에 도시된 바와 같이, 적분 데이터(209)의 상위 4비트를 래치하고, 막대그래프 데이터(114)로 한다. 물론 모든 비트를 래치해도 괜찮지만, 회로 규모 등을 고려하여 상위 수 비트를 래치하는 것이라도 저소비 전력화는 가능하다. 여기서, 도 3에 도시된 바와 같이 계조 0-7의 적분 데이터(209)는 "256"이기 때문에, 막대그래프 데이터(114)는 "8h"(이하, 첨자 h는 16진수를 나타냄), 계조 56-63의 적분 데이터(209)는 "128"이기 때문에, 막대그래프 데이터(114)는 "4h"가 된다. 또한, 라인 클럭 CL1에서 막대그래프 데이터(114)를 생성한 후, 적분 데이터(209)는 2라인째의 적분 데이터를 생성하기 위해, 래치(204)를 클리어 신호 CLR로 "0"으로 클리어해 둔다. 또, CL1, CL2, CLR의 각 신호는, 타이밍 제어부(107)에서 생성되고, 전송되어 온다. 이상 설명한 바와 같이, 막대그래프 검출부(105)는, 표시 데이터(113)로부터 막대그래프를 검출하여 각 계조의 표시 개수에 비례한 막대그래프 데이터(114)를 생성하는 것이 가능하다.
이어서 막대그래프 메모리(106)의 구성과 동작을, 도 4를 이용하여 설명한다. 도 4에 있어서, 참조 번호 401은 라이트 라인 제어부, 참조 번호 402는 리드 라인 제어부, 참조 번호 403은 메모리 셀, 참조 번호 404는 래치이다. 또한, 메모리 셀의 용량은 8그룹×4비트×176라인분으로 한다. 우선, 라이트 라인 제어부(401)는 타이밍 제어부로부터 전송되는 라이트 어드레스를 수신하고, 어드레스 데이터에 일치한 라인에 "H"를 출력한다. 예를 들면, 어드레스 데이터가 3h이면, 도 4에서의 L3 라인에 "H"를 출력하고, 그 밖의 라인에는 "L"을 출력한다. 마찬가지로, 리드 라인 제어부(402)는, 타이밍 제어부로부터 전송되는 리드 어드레스를 수신하고, 어드레스 데이터에 일치한 라인에 "H"를 출력한다. 예를 들면, 어드레스 데이터가 1h이면, 도 4에서의 L1 라인에 "H"를 출력하고, 그 밖의 라인에는 "L"을 출력한다. 또, 라이트 어드레스는, 막대그래프 데이터를 검출시킨 주사 라인에 상당하며, 리드 어드레스는 표시 메모리(104)로부터 표시 데이터(112)를 판독할 때의 어드레스에 상당한다. 메모리 셀(403)은 기록 인에이블 WE, 판독 인에이블 RE, 데이터 입력 D, 데이터 출력 Q의 각 단자를 포함하고, 기록 인에이블 WE가 "H"일 때 데이터 입력 단자 D로부터 데이터를 수신하여 저장하고, 판독 인에이블 RE가 "H"일 때 데이터 출력 단자 Q로부터 저장된 데이터를 출력한다. 그리고, 래치(404)는 메모리 셀(403)로부터 출력되는 막대그래프 데이터를 CL1에 동기하여 래치하고, 막대그래프 데이터(115)로서 출력한다. 이상의 동작에 따라, 막대그래프 메모리(106)는 검출된 각 주사 라인의 막대그래프 데이터(114)를 저장 가능하게 함과 함께, 표시 메모리(104)로부터 판독되는 표시 데이터의 막대그래프 데이터(115)를, 동일한 타이밍으로 출력할 수 있다. 막대그래프 메모리(106)는, 모든 라인분의 막대그래프 데이터(114)를 기억해도 좋고, 모든 라인에 미치지 않은 복수의 라인분의 막대그래프 데이터(114)를 기억해도 좋다.
이어서, 도 5를 이용하여 계조 전압 생성부(108)의 구성을 설명한다. 도 5에 있어서, 참조 번호 501은 기준 전압 생성용의 스트링 저항부, 참조 번호 502는 버퍼 회로, 참조 번호 503은 계조 전압 생성용의 스트링 저항부, 참조 번호 504는 가산기, 참조 번호 505는 막대그래프 데이터이다. 우선, 스트링 저항(501)은 고전위 전원 전압 VDD와 저전위 전원 전압 VSS 사이를 분압하고, 복수 레벨의 기준 전압(예를 들면, V0, V8, V16, V24, V32, V40, V48, V56, V64의 9레벨)을 생성한다. 버퍼 회로(502)는 상기 기준 전압을 저임피던스로 변환하여 출력한다. 스트링 저항부(503)는 인접 레벨의 기준 전압으로부터 중간 레벨의 계조 전압을 생성한다. 예를 들면, 각각의 기준 전압 사이를 8분할함으로써, 64레벨의 계조 전압 V0-V63을 생성한다.
이어서, 버퍼 회로(502)의 하나를 예로 들어, 그 동작을 설명한다. 버퍼 회로(303)에는 기준 전압 외에 바이어스 전압 Vb와, 막대그래프 데이터(505)가 입력된다. 막대그래프 데이터(505)는 각 버퍼 회로가 영향을 주는 전압 범위에 대응하며, 예를 들면 V0의 버퍼 회로는 계조 전압 V0으로부터 V7에 영향을 주기 때문에, HD0-7의 막대그래프 데이터가 입력된다. 또한, V8의 버퍼 회로는 계조 전압 V1로부터 V15에 영향을 주기 때문에, HD0-7과 HD8-15의 막대그래프 데이터를 가산기(504)로 가산하고, 그 결과의 상위 4비트가 막대그래프 데이터(505)로서 입력된다.
이어서 도 6을 이용하여, 버퍼 회로(502)의 구성에 대하여 설명한다. 도 6에서 MP1∼MP8은 PMOS 트랜지스터, MN1∼MN7은 NMOS 트랜지스터, SW1∼SW8은 스위치, CP는 위상 보상용의 캐패시터이다. 우선, PMOS 트랜지스터 MP1과 MP2의 소스끼리 접속되고, 또한 PMOS 트랜지스터 MP1의 드레인과 NMOS 트랜지스터 MN1의 드레인이 접속되고, PMOS 트랜지스터 MP2의 드레인과 NMOS 트랜지스터 MN2의 드레인이 접속된다. NMOS 트랜지스터 MN1과 MN2는 소스가 저전위 전원 전압 VSS에 접속된다. 또한, NMOS 트랜지스터 MN2의 드레인과 게이트 및 NMOS 트랜지스터 MN1의 게이트가 접속되고, 다이내믹 부하로서 기능한다. PMOS 트랜지스터 MP3의 소스는 고전위 전원 전압 VDD에 접속되고, 드레인은 PMOS 트랜지스터 MP1과 MP2의 소스에 접속된다. PMOS 트랜지스터 MP3의 게이트는 바이어스 전압 Vb가 접속되며, MP3은 정전류원으로서 기능한다. 즉, PMOS 트랜지스터 MP1∼MP3 및 NMOS 트랜지스터 MN1∼MN2를 포함하는 회로는 PMOS 트랜지스터 MP1의 게이트를 비반전 입력, PMOS 트랜지스터 MP2의 게이트를 반전 입력으로 하는 차동 증폭단이다. 상기 차동 증폭단의 출력은 PMOS 트랜지스터 MP1의 드레인이고, NMOS 트랜지스터 MN3의 게이트에 접속한다. NMOS 트랜지스터 MN3의 소스는 저전위 전원 전압 VSS에 접속되고, 드레인은 PMOS 트랜지스터 MP4의 드레인과 접속하며, PMOS 트랜지스터 MP4의 소스는 고전위 전원 전압 VDD에 접속되고, 게이트는 바이어스 전압 Vb가 접속되며, MP4는 정전류원으로서 기능하고, 제1 출력 증폭단이 구성된다. 출력 증폭단의 NMOS 트랜지스터 MN3의 드레인이 출력 Vout이고, 차동 증폭단의 반전 입력에 접속되고, NMOS 트랜지스터 MN3의 게이트와 출력 Vout 사이에 위상 보상용의 캐패시터 CP를 접속하고, 소위 전압 종동기형의 연산 증폭기를 구성한다. 따라서 출력 전압 Vout는 입력 전압 Vin과 동일한 전위가 된다. 또한, PMOS 트랜지스터 MP5∼MP8의 소스를 고전위 전원 전압 VDD에 접속하고, 각각의 게이트를 바이어스 전압 Vb에 접속하고, 스위치 SW1∼SW4를 통해 각각의 드레인을 출력 Vout에 접속한다. 또한, NMOS 트랜지스터 MN4∼MN7의 소스를 저전위 전원 전압 VSS에 접속하고, 각각의 게이트를 차동 증폭단의 출력인 PMOS 트랜지스터 MP1의 드레인에 접속하고, 스위치 SW5∼SW8을 통해 각각의 드레인을 출력 Vout에 접속한다. 스위치 SW1로부터 SW8은 막대그래프 데이터(505)에 의해 제어된다. 막대그래프 데이터(505)의 대응하는 비트가 하이 레벨이면 스위치는 온이 되고, 전류를 흘리는 것이 가능해진다. 즉, PMOS 트랜지스터 MP4 및 NMOS 트랜지스터 MN3을 포함하는 제1 출력 증폭단과 마찬가지로, PMOS 트랜지스터 MP5 및 NMOS 트랜지스터 MN4는 제2 출력 증폭단, PMOS 트랜지스터 MP6 및 NMOS 트랜지스터 MN5는 제3 출력 증폭단, PMOS 트랜지스터 MP7 및 NMOS 트랜지스터 MN6은 제4 출력 증폭단, PMOS 트랜지스터 MP8 및 NMOS 트랜지스터 MN7은 제5 출력 증폭단을 구성하고, 스위치에 의해 바이어스 전류가 제어된다. 여기서, 출력 증폭단이 공급하는 바이어스 전류량에 대하여 설명한다. 우선, 막대그래프 데이터(505)가 "0h"인 경우, 제2 출력 증폭단으로부터 제5 출력 증폭단의 스위치 SW1∼SW8은 모두 오프가 되며, 이들의 출력 증폭단으로부터는 바이어스 전류는 공급되지 않는다. 또한, 막대그래프 데이터(505)가 "1h"인 경우, 제2 출력 증폭단의 스위치 SW1, SW5가 온이 되며, 이들의 출력 증폭단으로부터는 바이어스 전류가 공급된다. 여기서, 각각의 출력 증폭단은 대응하는 막대그래프 데이터(505)의 비트 무게에 비례한 바이어스 전류를 흘리도록 동작한다. 이에 따라, 버퍼 회로(502)의 바이어스 전류는 막대그래프 데이터(505)에 거의 비례하고, 최소 바이어스 전류는 최대 바이어스 전류의 약 1/16이 된다. 또, MOS 트랜지스터인 경우, 바이어스 전류는 트랜지스터 사이즈에 비례한다. PMOS 트랜지스터 MP5∼MP8의 트랜지스터 사이즈는 1:2:4:8의 비가 되면 좋다. 마찬가지로 NMOS 트랜지스터 MN4∼MN7의 트랜지스터 사이즈는 1:2:4:8의 비가 되면 좋고, 용이하게 바이어스 전류치를 결정할 수 있다.
이어서, 도 7을 이용하여 스트링 저항부(503)의 구성을 설명한다. 도 7은 임의의 두개의 기준 전압 사이로부터 계조 전압을 생성하는 부분의 구성을 나타낸 것으로, R1∼R5는 저항, SW1∼SW4는 스위치이다. 스위치 SW1∼SW4는 각각 막대그래프 데이터(115)의 bit0∼bit3에 의해 제어된다. 예를 들면, 막대그래프 데이터(115)가 "0h"인 경우 스위치 SW1∼SW4는 전부 오프가 되고, 인접하는 계조 전압 사이의 합성 저항치는 각각 R1+R2+R3+R4+R5가 된다. 마찬가지로, 막대그래프 데이터(115)가 "1h"인 경우, 스위치 SW1이 온이 되고, 인접하는 계조 전압 사이의 합성 저항치는 각각 R1+R3+R4+R5가 된다. 여기서, R2∼R4의 저항비를 1:2:4:8로 함으로써, 인접하는 계조 전압 사이의 저항치는 막대그래프 데이터(115)에 거의 반비례한 값이 된다. 따라서, 본 발명의 목적인 입력 표시 데이터에 따라 필요 최소한의 구동 전류를 흘릴 수 있으므로, 고효율화를 도모할 수 있다.
이어서, 본 실시 형태에 따른 액정 구동 회로(101)의 효과에 대하여 도 8a, 도 8b, 도 8c를 이용하여 설명한다. 도 8a는 액정 패널(121)의 표시 이미지로서, 후술된 설명을 간략화하기 위해 수평 384화소, 수직 176라인으로 하고, 1라인째 및 3라인째 이후에는 전부 계조 63이 표시되고, 2라인째는 전부 계조 0이 표시된다. 또한, 계조 0에 대응하는 전압을 V0, 계조 63에 대응하는 전압을 V63으로 한다. 도 8b는 종래형의 액정 구동 회로의 동작을 나타낸다. 또, Vcs는 액정의 데이터선 부하 CS의 양단 전위차를 나타낸다. 우선, 1라인째의 Vcs는 V63이다. 그리고, 2라인째에는 Vcs는 V63으로부터 V0으로 충전된다. 이 때, 각 계조 전압을 생성하는 버퍼 회로, 및 스트링 저항의 정상 전류는 일정(최대치)하다. 도 8c는 본 발명의 주된 특징인 막대그래프 검출부와, 정상 전류가 조절 가능한 계조 전압 생성부를 적용한, 액정 구동 회로의 동작을 나타낸다. 도 8b와 같이 2라인째에는 Vcs는 V63으로부터 V0로 충전된다. 이 때, V0을 생성하는 버퍼 회로와 스트링 저항의 정상 전류는 최대치를 취하며, 그 외의 부분은 최소 값을 취한다.
이상 설명한 바와 같이, 표시 데이터의 막대그래프를 따라 공급하는 전류량을 조절하여 표시가 이루어지기 때문에, 소비 전력을 대폭 저감시키는 것이 가능해진다.
<제2 실시 형태>
이하, 본 발명의 제2 실시 형태에 따른 액정 구동 회로를, 도 10을 이용하여 설명한다. 본 실시 형태는 회로 규모를 축소한 것에 특징을 가지며, 제1 실시 형태에 따른 버퍼 회로(502)의 내부 구성이 다른 것이다. 도 10에 도시된 바와 같이, PMOS 트랜지스터 MP1∼MP4, NMOS 트랜지스터 MN1∼MN3 및 위상 보상용 캐패시터 CP에 의한 전압 종동기형의 연산 증폭기는, 도 6에 나타낸 것과 동일한 구성이다. 또한, PMOS 트랜지스터 MP5∼MP8의 소스를 고전위 전원 전압 VDD에 접속하고, 스위치 SW1∼SW4를 통해 각각의 게이트를 바이어스 전압 Vb 혹은 고전위 전원 전압 VDD에 양자 택일하여 접속하고, 각각의 드레인을 출력 Vout에 접속한다. 또한, NMOS 트랜지스터 MN4∼MN7의 소스를 저전위 전원 전압 VSS에 접속하고, 스위치 SW5∼SW8을 통해 각각의 게이트를 차동 증폭단의 출력인 PMOS 트랜지스터 MP1의 드레인 혹은 저전위 전원 전압 VSS에 양자 택일하여 접속하고, 각각의 드레인을 출력 Vout에 접속한다. 스위치 SW1로부터 SW8은 막대그래프 데이터(505)에 의해 제어된다. 막대그래프 데이터(505)가 대응하는 비트가 하이 레벨이면 스위치는 PMOS 트랜지스터의 게이트는 바이어스 전압 Vb측에, NMOS 트랜지스터의 게이트는 PMOS 트랜지스터 MP1의 드레인측에 접속하며, 전류를 흘리는 것이 가능해진다. 또한, 막대그래프 데이터(505)의 대응하는 비트가 로우 레벨이면 스위치는 PMOS 트랜지스터의 게이트는 고전위 전원 전압 VDD측에 접속하고, NMOS 트랜지스터의 게이트는 저전위 전원 전압 VSS측에 접속하며, 전류는 흐르지 않는다. 즉, PMOS 트랜지스터 MP4 및 NMOS 트랜지스터 MN3을 포함하는 제1 출력 증폭단과 마찬가지로, PMOS 트랜지스터 MP5 및 NMOS 트랜지스터 MN4는 제2 출력 증폭단, PMOS 트랜지스터 MP6 및 NMOS 트랜지스터 MN5는 제3 출력 증폭단, PMOS 트랜지스터 MP7 및 NMOS 트랜지스터 MN6은 제4 출력 증폭단, PMOS 트랜지스터 MP8 및 NMOS 트랜지스터 MN7은 제5 출력 증폭단을 구성하고 있으며, 스위치에 의해 전류 출력이 제어되고 있다.
제1 실시 형태에 따른 버퍼 회로(502)의 출력단의 구성은, PMOS 트랜지스터 및 NMOS 트랜지스터와, 출력 Vout 사이에 스위치가 설치되었다. 스위치에는 통상 MOS 스위치가 이용된다. 소정의 전류를 출력하기 위해서는 스위치의 임피던스를 저하시키는데 즉, MOS 사이즈를 크게 할 필요가 있고, 회로 규모가 비교적 컸다. 이것에 대하여, 본 실시예에 따른 버퍼 회로(502)의 출력단의 구성은 PMOS 트랜지스터 및 NMOS 트랜지스터가 출력 Vout과 직결하며, 스위치의 임피던스와 출력 증폭단의 임피던스는 직접 관계없다. 스위치는 PMOS 트랜지스터 및 NMOS 트랜지스터의 게이트에 설치하며, MOS 사이즈를 작게 해도 문제없다.
이상 설명한 바와 같이, 스위치의 사이즈를 작게 하는 것이 가능하기 때문에회로 규모를 축소하는 것이 가능해진다.
<제3 실시 형태>
이하, 본 발명의 제3 실시 형태에 따른 액정 구동 회로를, 도 11을 이용하여 설명한다. 본 실시 형태는 회로 규모를 축소한 것에 특징을 가지며, 제1 및 제2 실시 형태에 따른 버퍼 회로(502)의 내부 구성이 다른 것이다.
도 11에 도시된 바와 같이, PMOS 트랜지스터 MP1∼MP4, NMOS 트랜지스터 MN1∼MN3 및 위상 보상용 캐패시터 CP에 의한 전압 종동기형의 연산 증폭기는 도 6에 나타낸 것과 동일한 구성이다. 도 6에서 나타낸 제1 실시 형태에 따른 버퍼 회로(502)는 복수의 출력 증폭단을 포함하고 있었지만, 도 11에 나타낸 본 실시 형태에 따른 버퍼 회로(502)는 하나의 출력 증폭단이라도 좋다. 또한, 제1 실시 형태에 따른 버퍼 회로(502)에서는 바이어스 전압 Vb의 생성 회로에 대하여 특별히 자세히 설명하지 않았지만, PMOS 트랜지스터 MP3∼MP8이 정전류 회로로서 동작하도록, 임의의 일정한 전압을 생성하는 것이었다. 또한, 복수의 임의의 버퍼 회로(502)에 동일한 바이어스 전압 Vb를 공급하였다. 또한, 버퍼 회로(502)는 출력 증폭단을 전환함으로써, 출력 전류를 변화시키고 있었다. 본 실시 형태에 따른 버퍼 회로(502)는 바이어스 전압 Vb의 전위를 전환함에 따라, PMOS 트랜지스터 MP3∼MP4의 출력 전류를 변화시키는 것을 특징으로 한다. 또한, 각각의 버퍼 회로(502)는 각각 Vb 생성 회로(1101)를 포함하며, 각각 다른 바이어스 전압 Vb를 공급한다.
다음에 구체적인 Vb 생성 회로(1101)의 구성에 대하여 설명한다. 도 11에 있어서, MPb는 PMOS 트랜지스터, MNb는 NMOS 트랜지스터, R0∼R4는 저항, SW1∼SW4는 스위치이다. PMOS 트랜지스터 MPb의 소스는 고전위 전원 전압 VDD에 접속되고, 게이트는 드레인과 접속된다. NMOS 트랜지스터 MNb의 소스는 저전위 전원 전압 VSS에 접속되고, 게이트는 드레인과 접속된다. 또한, PMOS 트랜지스터 MPb의 드레인과, NMOS 트랜지스터 MNb의 드레인은 R0∼R4를 포함하는 직렬 저항을 통해 접속된다. 또한, R0∼R3은 각각 스위치 SW1∼SW4와 병렬 접속된다. 또한, 스위치 SW1∼SW4는 각각 막대그래프 데이터(505)에 의해 제어된다. 또, Vb 생성 회로(1101)는 하나의 버퍼 회로(502)마다 하나씩 준비된다.
이어서 Vb 생성 회로(1101)의 동작에 대하여 설명한다. R0∼R4를 포함하는 직렬 저항의 합성 저항은 막대그래프 데이터(505)에 의해 제어되고 있다. 막대그래프 데이터(505)가 "0h"일 때, 스위치 SW1∼SW4는 전부 오프가 되고, 합성 저항은 R4+R3+R2+R1+R0이 된다. 또한, 막대그래프 데이터(505)가 "Fh"일 때, 스위치 SW1∼SW4는 전부 온이 되고, 합성 저항은 R4가 된다. 즉, 막대그래프 데이터(505)의 데이터의 가중치로 저항치가 변하고, 막대그래프 데이터(505)의 값이 낮을 때, 바이어스 전압 Vb가 높아지며, 버퍼 회로(502)의 바이어스 전류치가 낮아진다. 또한, 막대그래프 데이터(505)의 값이 높을 때, 바이어스 전압 Vb가 낮아지고, 버퍼 회로(502)의 바이어스 전류치가 높아진다.
이상 설명한 바와 같이, MOS 트랜지스터 및 스위치의 수를 작게 하는 것이 가능하기 때문에, 회로 규모를 축소하는 것이 가능해진다.
<제4 실시 형태>
이하, 본 발명의 제4 실시 형태에 따른 액정 구동 회로를 도 12 및 도 13을 이용하여 설명한다. 본 실시 형태는 표시 메모리로부터의 표시 데이터를 직렬 판독하지 않고, 막대그래프 검출을 행하는 것을 특징으로 한다. 이것을 실현하기 위해, 계조 전압이 흐르는 전류를 검출하고, 이것을 디지털의 막대그래프 데이터로 변환하는 기간을 1수평 주사 기간 내에 설치하고, 1수평 주사 기간의 남은 기간에서 계조 전압 생성부의 정상 전류를 제어하기로 하였다.
우선 본 실시 형태에 따른 액정 구동 회로(101)의 구성에 대하여 설명한다. 도 12에서, 참조 번호 1201은 선택 회로, 참조 번호 1202는 정전류원, 참조 번호 1203은 A/D 컨버터, 참조 번호 1204는 래치, SW10∼SW11은 스위치, R은 저항, CL11은 래치 클럭이다. 또, 본 발명의 제1 실시 형태와 동일 요소는 동일 부호이고, 동일한 동작을 행한다. SW10은 전압 셀렉터부(102) 출력과 정전류원(1202) 중 어느 하나를 출력 단자군(110)에 접속하기 위한 스위치, SW11은 계조 전압 생성부(108) 출력과 저항 R을 통한 고전위 전원 전압 VDD 중 어느 하나를 계조 전압군(109)에 접속하기 위한 스위치이고, A/D 컨버터(1203)는 계조 전압군(109)의 전압치를 디지털 데이터로 변환하는 수단이고, 래치(1204)는 A/D 컨버터(1203)의 디지털 출력을 래치하는 수단이다.
이어서 본 실시 형태에 따른 액정 구동 회로(101)의 동작에 대하여 도 12 및 도 13을 이용하여 설명한다. 제1 실시 형태에 따른 액정 구동 회로(101)와 마찬가지로, 표시 메모리(104)로부터 출력된 표시 데이터(112)는 일단 라인 래치(103)에 기억되고, 래치 데이터(111)가 출력된다. 또한, 래치 데이터(111)에 따라 전압 셀렉터부(102)에 있어서 소정의 계조 전압이 선택되고, 출력된다. 이 때, 클럭 CL1의 하이 레벨 기간을 막대그래프 검출 기간으로 하고, 스위치 SW10은 정전류원(1202)을 출력 단자(110)에 접속한다. 또한, 스위치 SW11은 저항 R을 통한 고전위 전원 전압 VDD를 계조 전압군(109)에 접속한다. 따라서 계조 전압군(109)에는 래치 데이터(111)가 선택하는 각 계조 전압의 개수분의 정전류원(1202)이 접속되고, 계조 전압군(109) 각각은 선택된 개수분에 비례한 전위로 천이한다. 예를 들면 도 13에 도시된 바와 같이 계조 전압 V0의 도수가 256일 때, 계조 전압군(109)의 계조 전압 V0의 전위는 병렬로 접속한 256개의 정전류원(1202)과, 저항 R에 따라 결정되는 전위가 된다. 그리고, 계조 전압군(109)의 전위를 A/D 컨버터로 디지털 데이터로 변환한다. 계조 전압군(109)의 전위가 충분히 안정된 곳에서, 클럭 CL11에 의해 래치(1204)에 수신한다. 래치한 디지털 데이터는 막대그래프 데이터(115)로서 계조 전압 생성부(108)로 출력한다. 래치(1204)에 대한 수신 종료 후 CL1은 신속히 로우 레벨이 되고, 전압 셀렉터부(102)의 출력을 출력 단자군(110)에 접속하고, 계조 전압 생성부(108)의 출력을 계조 전압군(109)에 접속하여, 적절하게 전류 증폭된 계조 전압을 출력 단자군(110)으로 출력한다.
본 실시 형태에 따른 액정 구동 회로는 표시 메모리로부터 표시 데이터를 직렬로 판독할 필요가 없기 때문에, 이 동작에 따른 소비 전력을 줄이는 것이 가능하다.
<제5 실시 형태>
이하, 본 발명의 제5 실시 형태에 따른 액정 구동 회로를, 도 14∼도 16을 이용하여 설명한다. 본 실시 형태는 막대그래프 검출을 액정 구동 회로를 대신하여 외부의 CPU(119)측에서 행하는 것을 특징으로 한다. 표시 메모리(104)에 표시 데이터를 기입하는 것은 CPU(119)이고, 기입한 내용을 당연히 알 수 있다. 예를 들면 표시 메모리에 기입하는 표시 데이터를 시스템 메모리(118)에 기억해 두면 그 내용을 아는 것이 용이하다. 따라서 CPU(119)는 표시 데이터로부터 막대그래프를 검출하는 것이 가능하다. 따라서, 본 발명의 제5 실시 형태를 실현시키기 위해서는 CPU(119)는 라인마다의 막대그래프 데이터를 모든 라인분 막대그래프 메모리(106)에 저장하는 동작을 행하면 좋다. 또, 막대그래프 메모리(106)는 본 발명의 제1 실시 형태와 동일한 구성이라도 좋고, 메모리 기능으로서 필요한 제어 신호는 모두 CPU(119)로부터 전송하면 좋다. 또, 도 15에 도시된 바와 같이 막대그래프 메모리(106)를 폐지하고, 막대그래프 데이터를 표시 메모리의 일부에 기억시키는 구성을 이용해도 좋다. 또한, 도 16에 도시된 바와 같이 막대그래프 메모리(106)를 폐지하고, CPU(119)가 라인마다의 막대그래프 데이터를 계조 전압 생성부(108)에 직접 출력하는 구성을 이용해도 좋다. 또, 표시 데이터와 막대그래프 데이터를 동기시키기 위해, CPU(119)는 액정 구동 회로가 생성하는 수평 동기 신호 및 수직 동기 신호에 동기하여 막대그래프 데이터를 출력하거나, 혹은 CPU(119)가 수평 동기 신호 및 수직 동기 신호를 생성하여 막대그래프 데이터를 출력하고, 액정 구동 회로는 상기 수평 동기 신호 및 수직 동기 신호에 동기하여 동작할 필요가 있다.
본 실시 형태에 따른 액정 구동 회로는 액정 구동 회로 내에서 막대그래프검지를 행할 필요가 없으며, 또한 막대그래프 데이터를 기억할 필요가 없기 때문에, 회로 규모를 저감시키는 것이 가능하다.
<제6 실시 형태>
이하, 본 발명의 제6 실시 형태에 따른 액정 구동 회로를 도 17∼도 20을 이용하여 설명한다. 본 실시 형태는 막대그래프 데이터를 액정 패널(121)의 부하에 맞추어 변환하는 것에 특징을 가지며, 제1 실시 형태에서의 막대그래프 검출부를 확장시키는 것이다.
우선 본 실시 형태에 따른 액정 구동 회로(101)의 막대그래프 검출부(105)의 구성에 대하여 설명한다. 도 17에서 참조 번호 1701은 가산기, OFS는 오프셋 데이터이고, 그 밖의 구성 요소는, 본 발명의 제1 실시 형태의 액정 구동 회로와 동일 요소이고, 도 2와 동일한 부호로 한다. 본 실시 형태의 막대그래프 검출부(105)는 제1 실시 형태의 막대그래프 검출부(105)의 출력 데이터에, 또한 오프셋 데이터 OFS를 더한 것이다.
이어서 막대그래프 검출부(105)의 동작에 대하여 설명한다. 상술된 바와 같이, 막대그래프 검출부(105)로서는 도트 클럭 CL2를 따라 표시 메모리(104)로부터 표시 데이터(113)가 판독되고, 표시 데이터(113)의 R, G, B는 각각 대응하는 디코더(201)에 의해 3비트로부터 8개의 디코드 신호(207)로 변환되고, 디코드 신호(207)는 가산기(202)에 의해 각각의 계조의 가산 데이터(208)가 되며, 계수 회로(203)에 의해 적분되며, 라인 클럭 CL1에 의해 래치(206)에 래치된다. 본 실시 형태의 막대그래프 검출부(105)에서는 래치한 데이터에 오프셋 데이터 OFS를 가산하여 막대그래프 데이터(114)로 한다. 본 예에서는 도 3에서 나타낸 바와 같이, 적분 데이터의 상위 4비트를 래치하고, 막대그래프 데이터(114)로 한다. 물론 모든 비트를 래치해도 괜찮다. 이와 같이 표시 데이터(113)로부터 막대그래프를 해석하여 각 계조의 표시 개수에 비례한 막대그래프 데이터(114)를 생성하는 것이 가능하다. 여기서, 오프셋 데이터 OFS에 대하여 설명한다. 도 18에 도시된 바와 같이, 오프셋 데이터 OFS가 "0h"인 경우, 막대그래프 데이터는 래치(309)의 래치 데이터와 동일하며, 도수 0∼31일 때 막대그래프 데이터는 "0h", 도수 384일 때 막대그래프 데이터는 "Ch"가 된다. 이 때 임시로 "0h"일 때 정상 전류량이 10㎂, "1h"마다 10㎂ 증가하며, "Ch"일 때 정상 전류량이 130㎂에서 액정 패널(121)(부하)를 구동하는 것으로 한다. 상기 액정 패널(121)의 부하보다도 작은 액정 패널(121)이 접속되었을 때는 충방전 기간이 짧아지는 것만으로 충분히 구동할 수 있지만, 부하가 보다 큰 액정 패널(121)이 접속된 경우에는 충방전 기간이 길어지며, 소정의 전압 레벨에 도달하지 않은 경우도 있을 수 있다. 그래서, 예를 들면 1.2배의 부하를 포함하는 액정 패널(121)이 접속된 경우에는 오프셋 데이터 OFS를 예를 들면 "3h"로 설정하였다. 이 경우, 도수 0∼31일 때 막대그래프 데이터는 "3h", 도수 384일 때 막대그래프 데이터는 "Fh"가 된다. 정상 전류는 막대그래프 데이터에 비례하기 때문에, "3h"일 때 정상 전류량은 40㎂, "Fh"일 때 정상 전류량이 160㎂가 된다. 이 값은, 130㎂(원래의 최대 전류량)×1.2(액정의 부하 증대율)=156㎂보다도 크기 때문에 충분히 구동할 수 있다. 이와 같이, 부하가 큰 경우 오프셋 데이터 OFS의 값을 크게 하고, 출력 전류를 늘려 구동함으로써 표시가 이루어진다. 본 예에서는 막대그래프 데이터를 4비트로 하여 설명했지만, 5비트라고 하면 오프셋 데이터 OFS를 최대 "13h"까지 설정할 수 있기 때문에, 더 한층 여러 액정 패널(121)에 대응하는 것이 가능하다.
동일한 효과를 실현하는 그 밖의 구성으로서, 버퍼 회로에 입력되는 바이어스 전압을 조정하는 방법을 생각할 수 있다. 이하, 이 방법에 대하여, 도 19 및 도 20을 이용하여 설명한다.
우선 도 19에서 버퍼 회로는 도 6에서 나타낸 본 발명의 제1 실시 형태, Vb 생성 회로(1101)는 도 11에 나타낸 제3 실시 형태와 기본적으로 동일한 구성이다. 단, 제3 실시 형태에서는 하나의 버퍼 회로(501)에 대해 하나씩 Vb 생성 회로(1101)를 포함하였지만, 본 실시예에서는 제1 실시 형태와 마찬가지로 각 버퍼 회로에 공통으로 하나만 포함한다. 또한, 바이어스 전압 Vb를 제어하는 것은, 막대그래프 데이터(115)였지만, 본 실시예에서는 게인 데이터 GIN으로 한다.
다음으로, Vb 생성 회로(1101)의 동작에 대하여 설명한다. R0∼R4를 포함하는 직렬 저항의 합성 저항은 게인 데이터 GIN에 의해 제어되고 있다. 게인 데이터 GIN이 "0h"일 때, 스위치 SW1∼SW4는 모두 오프가 되고, 합성 저항은 R4+R3+R2+R1+R0이 된다. 또한, 게인 데이터 GIN이 "Fh"일 때, 스위치 SW1∼SW4는 전부 온이 되며, 합성 저항은 R4가 된다. 즉, 게인 데이터 GIN의 데이터의 가중치로 저항치가 변하고, 게인 데이터 GIN의 값이 낮을 때, 바이어스 전압 Vb가 높아지고, 버퍼 회로(501)의 바이어스 전류가 낮아진다. 또한, 게인 데이터 GIN의 값이 높을 때, 바이어스 전압 Vb가 낮아지고, 버퍼 회로(502)의 바이어스 전류가 높아진다. 여기서, 게인 데이터 GIN은 그 값이 1 증가할 때마다 버퍼 회로(501)의 바이어스 전류가 0.125배 가산되도록 저항 R0∼R4를 설정한다. 예를 들면 "7h"를 1배로 하여 기준으로 생각하고, "9h"를 1.25배로 하면, 각각 도 20에 나타내는 정상 전류치가 되며, 먼저 진술한 오프셋 데이터 OFS를 가산하는 방법과 유사한 효과가 있다. 따라서, 부하가 큰 경우 게인 데이터 GIN의 값을 크게 하고, 바이어스 전류를 증가시켜 구동시키는 것이 가능하다.
또, 오프셋 데이터 OFS와 게인 데이터 GIN은 각각 액정 구동 회로(101)의 단자 설정, 혹은 CPU(119)로부터 설정 정보를 전송하고, 이것을 기억하는 레지스터를 설치함으로써 생성 가능하다. 또한, 상기한 오프셋 데이터 OFS와 게인 데이터 GIN을 설정하는 방법은 조합하여 사용하는 것도 가능하다.
<제7 실시 형태>
이하, 본 발명의 제7 실시 형태에 따른 액정 구동 회로를, 도 21∼도 24를 이용하여 설명한다. 본 실시 형태는 제6 실시 형태에 따른 액정 구동 회로를 더욱 저소비 전력화하는 것을 목적으로 하며, 충방전 기간에 비해 안정 기간의 정상 전류치를 낮추는 것을 특징으로 한다.
본 실시 형태에 따른 액정 구동 회로(101)의 구성은 도 17 또는 도 19에 나타낸 제6 실시 형태의 액정 구동 회로(101)와 동일한 구성이다. 제6 실시 형태와 다른 점은, 오프셋 데이터 OFS 또는 게인 데이터 GIN의 제공 방법뿐이다.
우선은, 도 21을 이용하여 오프셋 데이터 OFS의 제공 방법을 설명한다. 제6 실시 형태에서 예로 들었듯이 버퍼 회로(502)는 막대그래프 데이터가 "0h"일 때 정상 전류량이 10㎂, "1h"마다 10㎂ 증가하여, "Ch"일 때 정상 전류량이 130㎂가 된다. 그리고, 임의의 계조의 막대그래프 데이터가, "5h" "Ch" "0h"와 클럭 CL1에 동기하여 변화한다고 가정한다. 이 때, 오프셋 데이터 OFS는 충방전 기간인 라인의 첫 기간만 "3h", 안정 기간은 "0h"가 되도록 동작시킨다. 따라서, 막대그래프 데이터가 "5h"일 때에는 충방전 기간에서 90㎂, 안정 기간에서는 60㎂가 된다. 즉, 제6 실시 형태에서 설명한 바와 같은, 부하가 큰 액정 패널(121)에서는 충방전 기간만 필요한 전류를 출력하고, 안정 기간에서는 부하가 작은 액정 패널(121)을 구동할 때의 전류밖에 흘리지 않는다. 안정 기간에서는 액정 패널(121)은 거의 전류를 소비하지 않으므로, 출력 전류를 억제해도 문제없다. 또한 오프셋 데이터 OFS에 음수를 이용해도 좋다. 단, 도 17에 나타낸 가산기(1701)는 음수의 가산에 대응해야한다. 또한, 버퍼 회로(502)는 0 이상의 정수에만 대응하기 때문에, 가산기(1701)의 가산 결과가 음수가 되는 경우에는 0으로 사사오입할 필요가 있다. 그 예를 도 22에 나타낸다. 오프셋 데이터 OFS는 충방전 기간인 라인의 첫 기간만 "3h", 안정 기간은 "-Fh"가 되도록 동작시킨다. 따라서, 막대그래프 데이터가 "5h"일 때에는 충방전 기간에 있어서 90㎂, 안정 기간에 있어서는 가산기(310)에 의한 가산 결과가 음수가 되어 0으로 사사오입되기 때문에, 전류는 10㎂가 된다. 안정 기간에서는 액정 패널(121)은 거의 전류를 소비하지 않으므로, 이 경우에도 출력 전류를 억제해도 문제는 없다.
이상에 나타낸 바와 같이, 본 실시예에 따른 액정 구동 회로(101)의 오프셋 데이터 OFS의 동작에 따라 소비 전력을 줄이는 것이 가능하다.
이어서, 도 23을 이용하여 게인 데이터 GIN의 제공 방법을 설명한다. 우선, 임의의 계조의 막대그래프가 "5h" "Ch" "0h"로 클럭 CL1에 동기하여 변화한다. 그리고, 게인 데이터 GIN은 충방전 기간인 라인의 최초의 기간만 "9h"로 하고, 안정 기간은 "7h"가 되도록 동작시킨다. 따라서, 도수가 "5h"일 때에는 충방전 기간에서 75㎂가 되고, 안정 기간에서는 60㎂가 된다. 즉, 제6 실시 형태에서 설명한 바와 같은, 부하가 큰 액정 패널(121)에서는 충방전 기간만 필요한 전류를 출력하고, 안정 기간에서는 부하가 작은 액정 패널(121)을 구동할 때의 전류로만 흐른다. 안정 기간에서는 액정 패널(121)은 거의 전류를 소비하지 않으므로, 출력 전류를 억제해도 문제는 없다.
또한, 게인 데이터 GIN을 최소치로 하여 이용해도 좋다. 이 예를 도 24에 나타낸다. 게인 데이터 GIN은 충방전 기간인 라인의 첫 기간만 "9h", 안정 기간은 "0h"가 되도록 동작시킨다. 따라서, 막대그래프 데이터가 "5h"일 때에는 충방전 기간에서 75㎂, 안정 기간에서는 표준에 대하여 0.125배가 되기 때문에, 전류는 7.5㎂가 된다. 안정 기간에서는 액정 패널(121)은 거의 전류를 소비하지 않으므로, 이 경우에도 출력 전류를 억제해도 문제없다.
이상에 나타낸 바와 같이, 본 실시예에 따른 액정 구동 회로(101)의 게인 데이터 GIN의 동작에 따라 소비 전력을 줄이는 것이 가능하다.
또, 상기된 오프셋 데이터 OFT와 게인 데이터 GIN의 전환 방식을 조합하여 사용하는 것도 가능하다.
본 발명은 이상에서 나타낸 실시 형태에 한정되는 것이 아니고, 그 주지를 일탈하지 않은 범위에서 물론 여러가지로 변경 가능하다. 예를 들면, 도 6에서 설명한 버퍼 회로는 PMOS 트랜지스터를 소스쌍으로 결합한 것이었지만, NMOS 트랜지스터를 소스쌍 결합한 버퍼 회로에서도, 마찬가지로 표시 데이터를 막대그래프 검출하여, 계조 전압 생성부의 출력 전류량에 반영하면, 저소비 전력을 실현하는 것이 가능하다. 또한, 본 발명의 제7 실시 형태에서 나타낸 1수평 주사 기간에서의 정상 전류의 전환 방법도, 오프셋 데이터 OFT나 게인 데이터 GIN에 의한 방법 외에 실현해도 좋고, 또한 본 발명의 메인 막대그래프를 이용한 정상 전류 제어와는 달리 단독으로 실시해도 좋다.
또한, 본 실시예는 액정 패널을 예로 설명했지만, 이것에 한정되는 것은 아니고, 예를 들면 유기 EL 패널이나, 플라즈마 디스플레이 등에도 적용 가능하다.
본 발명에 따른 액정 구동 회로는, 구동하는 부하에 맞춰 적절한 전류를 공급하고, 낮은 소비 전력을 실현할 수 있다.

Claims (32)

  1. 표시 패널의 복수의 화소부마다 상기 표시 패널에, 표시 데이터에 따른 계조 전압을 인가하기 위한 표시 구동 장치에 있어서,
    상기 표시 데이터를 기억하기 위한 표시 메모리와,
    상기 표시 메모리에 기억된 표시 데이터분의 상기 계조 전압의 도수(度數)를 기억하는 막대그래프 메모리와,
    기준 전압에 기초하여 복수의 계조 전압을 생성하고, 또한 상기 복수의 계조 전압 각각을 생성하기 위한 회로의 전류량이 상기 계조 전압의 도수에 따라 변화하는 계조 전압 생성 회로와,
    상기 복수의 계조 전압으로부터, 상기 복수의 화소부 각각에 인가하기 위한 계조 전압을 선택하는 선택 회로
    를 포함하고,
    상기 막대그래프 메모리는, 상기 표시 메모리가 상기 표시 데이터를 출력하는 타이밍에서, 상기 계조 전압의 도수를 출력하는 표시 구동 장치.
  2. 제1항에 있어서,
    상기 막대그래프 메모리의 라인 어드레스는 상기 표시 메모리의 라인 어드레스에 대응하는 표시 구동 장치.
  3. 제2항에 있어서,
    상기 표시 메모리는 상기 표시 패널의 전(全)화소부의 상기 표시 데이터를 기억하는 표시 구동 장치.
  4. 제1항에 있어서,
    상기 막대그래프 메모리는 상기 표시 패널의 전화소부의 상기 계조 전압의 도수를 기억하는 표시 구동 장치.
  5. 제1항에 있어서,
    상기 막대그래프 메모리는 상기 표시 구동 장치의 외부로부터 상기 계조 전압의 도수에 관한 막대그래프 데이터의 입력을 받는 표시 구동 장치.
  6. 제1항에 있어서,
    상기 표시 메모리로부터 상기 표시 데이터를 직렬로 판독하고, 상기 계조 전압의 도수를 검출하는 검출 회로를 포함하는 표시 구동 장치.
  7. 제1항에 있어서,
    상기 계조 전압 생성 회로는 상기 계조 전압의 도수가 많은 계조 전압을 생성하기 위한 회로의 전류량이, 상기 계조 전압의 도수가 적은 계조 전압을 생성하기 위한 회로의 전류량보다도 큰 표시 구동 장치.
  8. 제1항에 있어서,
    상기 계조 전압 생성 회로는, 상기 계조 전압의 도수가 많아짐에 따라, 상기전류량이 증가하는 표시 구동 장치.
  9. 제1항에 있어서,
    상기 계조 전압 생성 회로는, 상기 기준 전압을 분압하고, 또한 상기 계조 전압의 도수가 많아짐에 따라 저항치가 작아지는 저항을 포함하는 표시 구동 장치.
  10. 제1항에 있어서,
    상기 계조 전압 생성 회로는, 상기 기준 전압의 임피던스를 변환하고, 또한 상기 계조 전압의 도수가 많아짐에 따라 출력 전류량이 커지는 버퍼 회로를 포함하는 표시 구동 장치.
  11. 제10항에 있어서,
    상기 버퍼 회로는 복수의 전류원과, 상기 계조 전압의 도수에 따라 상기 전류원으로 공급하는 전류량을 전환하는 전환 회로를 포함하는 표시 구동 장치.
  12. 제10항에 있어서,
    상기 버퍼 회로는 전압에 의해 전류량이 변화하는 복수의 전류원과, 상기 계조 전압의 도수에 따라 상기 전류원에 인가하는 전압을 전환하는 전환 회로를 포함하는 표시 구동 장치.
  13. 제1항에 있어서,
    상기 계조 전압 생성 회로는, 상기 복수의 화소부마다의 상기 계조 전압을 상기 표시 패널에 인가하기 위한 1 주사 기간 내의 제1 기간에, 상기 복수의 계조 전압 각각을 생성하기 위한 회로의 전류량을 크게 하고, 상기 1 주사 기간 내의 제2 기간에, 상기 복수의 계조 전압 각각을 생성하기 위한 회로의 전류량을 작게 하는 표시 구동 장치.
  14. 제1항에 있어서,
    상기 계조 전압의 도수는 상기 표시 데이터의 상위 m 비트에 의해 생성되는 표시 구동 장치.
  15. 표시 패널의 복수의 화소부마다 상기 표시 패널에, 표시 데이터에 따른 계조 전압을 인가하기 위한 표시 구동 장치에 있어서,
    상기 표시 데이터의 입력을 받는 입력 회로와,
    상기 표시 데이터를 기억하기 위한 표시 메모리와,
    상기 표시 패널에 인가하는 계조 전압 각각의 전류량을 검출하고, 상기 복수의 화소부마다의 계조 전압의 도수를 산출하는 검출 회로와,
    상기 표시 메모리에 기억된 표시 데이터분의 상기 계조 전압의 도수를 기억하는 막대그래프 메모리와,
    기준 전압에 기초하여 복수의 계조 전압을 생성하고, 또한 상기 복수의 계조 전압 각각을 생성하기 위한 회로의 전류량이 상기 계조 전압의 도수에 따라 변화하는 계조 전압 생성 회로와,
    상기 복수의 계조 전압으로부터, 상기 복수의 계조 전압 각각에 인가하기 위한 계조 전압을 선택하는 선택 회로
    를 포함하고,
    상기 막대그래프 메모리는, 상기 표시 메모리가 상기 표시 데이터를 출력하는 타이밍에서, 상기 계조 전압의 도수를 출력하는 표시 구동 장치.
  16. 제15항에 있어서,
    상기 검출 회로는, 상기 복수의 화소부마다의 상기 계조 전압을 상기 표시 패널에 인가하기 위한 1 주사 기간 내의 제1 기간에, 상기 계조 전압 각각의 전류량을 검출하고,
    상기 계조 전압 생성 회로는, 상기 1 주사 기간 내의 제2 기간에, 상기 복수의 계조 전압 각각을 생성하기 위한 회로의 전류량을 제어하는 표시 구동 장치.
  17. 표시 데이터를 표시하기 위한 표시 장치에 있어서,
    매트릭스형으로 배열된 화소부를 포함한 표시 패널과,
    상기 화소부의 라인을 선택하는 주사 회로와,
    상기 표시 데이터를 기억하기 위한 표시 메모리와,
    상기 표시 메모리에 기억된 표시 데이터분의 상기 계조 전압의 도수를 기억하는 막대그래프 메모리와,
    기준 전압에 기초하여 복수의 계조 전압을 생성하고 또한 상기 복수의 계조 전압 각각을 생성하기 위한 회로의 전류량이 상기 계조 전압의 도수에 따라 변화하는 계조 전압 생성 회로와,
    상기 복수의 계조 전압으로부터, 상기 복수의 화소부 각각에 인가하기 위한 계조 전압을 선택하는 선택 회로
    를 포함하고,
    상기 막대그래프 메모리는, 상기 표시 메모리가 상기 표시 데이터를 출력하는 타이밍에서, 상기 계조 전압의 도수를 출력하는 표시 장치.
  18. 제17항에 있어서,
    상기 막대그래프 메모리의 라인 어드레스는 상기 표시 메모리의 라인 어드레스에 대응하는 표시 장치.
  19. 제18항에 있어서,
    상기 표시 메모리는 상기 표시 패널의 모든 라인의 상기 표시 데이터를 기억하는 표시 장치.
  20. 제17항에 있어서,
    상기 막대그래프 메모리는 상기 표시 패널의 모든 라인의 상기 계조 전압의 도수를 기억하는 표시 장치.
  21. 제17항에 있어서,
    상기 막대그래프 메모리는 상기 표시 구동 장치의 외부로부터 상기 계조 전압의 도수에 관한 막대그래프 데이터의 입력을 받는 표시 장치.
  22. 제17항에 있어서,
    상기 표시 메모리로부터 상기 표시 데이터를 직렬로 판독하고, 상기 계조 전압의 도수를 검출하는 검출 회로를 포함하는 표시 장치.
  23. 제17항에 있어서,
    상기 계조 전압 생성 회로는, 상기 계조 전압의 도수가 많은 계조 전압을 생성하기 위한 회로의 전류량이, 상기 계조 전압의 도수가 적은 계조 전압을 생성하기 위한 회로의 전류량보다도 큰 표시 장치.
  24. 제17항에 있어서,
    상기 계조 전압 생성 회로는 상기 계조 전압의 도수가 많아짐에 따라 상기 전류량이 증가하는 표시 장치.
  25. 제17항에 있어서,
    상기 계조 전압 생성 회로는, 상기 기준 전압을 분압하고, 또한 상기 계조 전압의 도수가 많아짐에 따라 저항치가 작아지는 저항을 포함하는 표시 장치.
  26. 제17항에 있어서,
    상기 계조 전압 생성 회로는, 상기 기준 전압의 임피던스를 변환하고, 또한 상기 계조 전압의 도수가 많아짐에 따라 출력 전류량이 커지는 버퍼 회로를 포함하는 표시 장치.
  27. 제26항에 있어서,
    상기 버퍼 회로는, 복수의 전류원과, 상기 계조 전압의 도수에 따라 상기 전류원으로 공급하는 전류량을 전환하는 전환 회로를 포함하는 표시 장치.
  28. 제26항에 있어서,
    상기 버퍼 회로는, 전압에 의해 전류량이 변화하는 복수의 전류원과, 상기 계조 전압의 도수에 따라 상기 전류원에 인가하는 전압을 전환하는 전환 회로를 포함하는 표시 장치.
  29. 제17항에 있어서,
    상기 계조 전압 생성 회로는, 상기 주사 회로의 1 주사 기간 내의 제1 기간에, 상기 복수의 계조 전압 각각을 생성하기 위한 회로의 전류량을 크게 하고, 상기 1 주사 기간 내의 제2 기간에, 상기 복수의 계조 전압 각각을 생성하기 위한 회로의 전류량을 작게 하는 표시 장치.
  30. 제17항에 있어서,
    상기 계조 전압의 도수는 상기 표시 데이터 상위 m 비트에 의해 생성되는 표시 장치.
  31. 표시 데이터를 표시하기 위한 표시 장치에 있어서,
    매트릭스형으로 배열된 화소부를 포함한 표시 패널과,
    상기 화소부의 라인을 선택하는 주사 회로와,
    상기 표시 데이터를 기억하기 위한 표시 메모리와,
    상기 표시 패널에 인가하는 계조 전압 각각의 전류량을 검출하고, 상기 라인마다의 계조 전압의 도수를 산출하는 검출 회로와,
    상기 표시 메모리에 기억된 표시 데이터분의 상기 계조 전압의 도수를 기억하는 막대그래프 메모리와,
    기준 전압에 기초하여 복수의 계조 전압을 생성하고, 또한 상기 복수의 계조 전압 각각을 생성하기 위한 회로의 전류량이 상기 계조 전압의 도수에 따라 변화하는 계조 전압 생성 회로와,
    상기 복수의 계조 전압으로부터, 상기 복수의 계조 전압의 각각에 인가하기 위한 계조 전압을 선택하는 선택 회로
    를 포함하고,
    상기 막대그래프 메모리는, 상기 표시 메모리가 상기 표시 데이터를 출력하는 타이밍에서, 상기 계조 전압의 도수를 출력하는 표시 장치.
  32. 제31항에 있어서,
    상기 검출 회로는, 상기 주사 회로의 1 주사 기간 내의 제1 기간에, 상기 계조 전압 각각의 전류량을 검출하고,
    상기 계조 전압 생성 회로는, 상기 1 주사 기간 내의 제2 기간에, 상기 복수의 계조 전압 각각을 생성하기 위한 회로의 전류량을 제어하는 표시 장치.
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Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100456987B1 (ko) * 2001-04-10 2004-11-10 가부시키가이샤 히타치세이사쿠쇼 표시 데이터를 표시하기 위한 표시 장치 및 표시 구동 장치
US6777885B2 (en) 2001-10-12 2004-08-17 Semiconductor Energy Laboratory Co., Ltd. Drive circuit, display device using the drive circuit and electronic apparatus using the display device
JP3923341B2 (ja) * 2002-03-06 2007-05-30 株式会社半導体エネルギー研究所 半導体集積回路およびその駆動方法
JP3636148B2 (ja) * 2002-03-07 2005-04-06 セイコーエプソン株式会社 表示ドライバ、電気光学装置、及び表示ドライバのパラメータ設定方法
JP4094328B2 (ja) * 2002-04-10 2008-06-04 シャープ株式会社 表示装置駆動回路および表示装置駆動回路の駆動方法
JP3647443B2 (ja) * 2002-05-28 2005-05-11 ローム株式会社 有機ｅｌ駆動回路の駆動電流値調整回路、有機ｅｌ駆動回路およびこれを用いる有機ｅｌ表示装置
US20030231194A1 (en) * 2002-06-13 2003-12-18 Texas Instruments Inc. Histogram method for image-adaptive bit-sequence selection for modulated displays
KR100434504B1 (ko) * 2002-06-14 2004-06-05 삼성전자주식회사 Ｒ, ｇ, ｂ별 독립적인 계조 전압을 사용하는 액정 표시장치 구동용 소오스 드라이버 집적회로
US7570244B2 (en) * 2002-06-19 2009-08-04 Mitsubishi Denki Kabuhsiki Kaisha Display device
JP2004085806A (ja) * 2002-08-26 2004-03-18 Nec Yamagata Ltd 表示パネルの駆動装置
JP2004117742A (ja) * 2002-09-25 2004-04-15 Sharp Corp 表示装置ならびにその駆動回路および駆動方法
EP1585098A4 (en) 2003-01-17 2007-03-21 Semiconductor Energy Lab POWER SUPPLY, SIGNALING CONTROL, AND CORRESPONDING CONTROL METHOD AND LIGHT EMITTING DEVICE
TWI311738B (en) * 2003-04-04 2009-07-01 Via Tech Inc Display system and driving method thereof
JP2005043865A (ja) * 2003-07-08 2005-02-17 Seiko Epson Corp 表示装置の駆動方法及び駆動装置
US20060017738A1 (en) * 2004-07-23 2006-01-26 Juraj Bystricky System and method for detecting memory writes to initiate image data transfers
KR100618853B1 (ko) * 2004-07-27 2006-09-01 삼성전자주식회사 증폭기 제어회로 및 증폭기 제어방법
EP1622111A1 (en) * 2004-07-28 2006-02-01 Deutsche Thomson-Brandt Gmbh Line driver circuit for active matrix display device
JP4942012B2 (ja) * 2005-05-23 2012-05-30 ルネサスエレクトロニクス株式会社 表示装置の駆動回路、および駆動方法
US8044985B2 (en) * 2005-06-20 2011-10-25 Vastview Technology, Inc. Display overdrive method
KR20070007591A (ko) * 2005-07-11 2007-01-16 삼성전자주식회사 평판 디스플레이 장치의 전압 발생 회로
US7830351B2 (en) * 2005-10-11 2010-11-09 Au Optronics Corporation LCD gate driver circuitry having adjustable current driving capacity
KR100699869B1 (ko) * 2005-10-21 2007-03-28 삼성전자주식회사 출력 그레이 전압 레벨을 조절하는 디스플레이 구동 장치및 방법
KR20070054802A (ko) * 2005-11-24 2007-05-30 삼성전자주식회사 액정 표시 장치의 구동 장치
FR2894370B1 (fr) * 2005-12-07 2008-06-06 Thales Sa Afficheur matriciel sequentiel couleur a cristaux liquides
WO2008082617A2 (en) 2006-12-29 2008-07-10 Solicore, Inc. Mailing apparatus for powered cards
US8214743B2 (en) * 2007-08-07 2012-07-03 International Business Machines Corporation Data management techniques
US8060484B2 (en) * 2007-08-07 2011-11-15 International Business Machines Corporation Graphical user interface for data management
JP2009258275A (ja) 2008-04-15 2009-11-05 Sony Corp 表示装置および出力バッファ回路
US8115724B2 (en) * 2009-03-30 2012-02-14 Sitronix Technology Corp. Driving circuit for display panel
US20110242120A1 (en) * 2010-03-31 2011-10-06 Renesas Technology Corp. Display apparatus and driviing device for displaying
JP2013008270A (ja) * 2011-06-27 2013-01-10 Renesas Electronics Corp 並列演算装置及びマイクロコンピュータ
WO2013047300A1 (ja) * 2011-09-27 2013-04-04 シャープ株式会社 液晶表示装置およびその駆動方法
US9094604B2 (en) * 2012-06-06 2015-07-28 Semiconductor Components Industries, Llc Method and apparatus for pixel data extrema detection and histogram generation
WO2015040971A1 (ja) * 2013-09-18 2015-03-26 株式会社Ｊｖｃケンウッド 画像表示装置
CN103794187B (zh) * 2014-01-27 2016-06-01 北京京东方光电科技有限公司 伽马参考电压产生装置及显示器
KR102174104B1 (ko) 2014-02-24 2020-11-05 삼성디스플레이 주식회사 데이터 구동부, 이를 포함하는 표시 장치 및 이를 이용한 표시 패널의 구동 방법
JP2018041001A (ja) * 2016-09-09 2018-03-15 セイコーエプソン株式会社 表示ドライバー、電気光学装置、電子機器及び表示ドライバーの制御方法
CN111477186B (zh) * 2020-05-07 2021-03-16 Tcl华星光电技术有限公司 一种时序控制器、显示面板及其驱动方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0968695A (ja) * 1995-09-01 1997-03-11 Hitachi Ltd 階調電圧生成回路および液晶表示装置
JPH10301541A (ja) * 1997-04-30 1998-11-13 Sony Corp 液晶駆動回路
JP2000112443A (ja) * 1998-10-06 2000-04-21 Seiko Epson Corp 電源回路
KR20010004154A (ko) * 1999-06-28 2001-01-15 김영환 전원 공급 제어가 가능한 플라즈마 디스플레이 패널 표시 장치

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0151839B1 (ko) * 1989-05-26 1998-12-15 야마무라 가쓰미 전원 회로
US5617484A (en) * 1992-09-25 1997-04-01 Olympus Optical Co., Ltd. Image binarizing apparatus
JP2500417B2 (ja) * 1992-12-02 1996-05-29 日本電気株式会社 液晶駆動回路
JPH08510575A (ja) * 1994-03-18 1996-11-05 フィリップス エレクトロニクス ネムローゼ フェン ノートシャップ アクティブマトリックス表示装置およびその駆動方法
US5751834A (en) * 1996-02-07 1998-05-12 Basf Corporation Image analysis method for determining pigment levels in fabric
JP3417514B2 (ja) * 1996-04-09 2003-06-16 株式会社日立製作所 液晶表示装置
DE69716803T2 (de) * 1996-04-10 2003-03-27 Samsung Electronics Co Ltd Bildqualitätverbesserungsverfahren durch Histogramm-Entzerrung mit Mittelwertübereinstimmung und Schaltung dafür
JP3280888B2 (ja) * 1996-08-19 2002-05-13 三星電子株式会社 量子化された平均−マッチングヒストグラム等化を用いた画質改善方法及びその回路
US6269186B1 (en) * 1996-12-20 2001-07-31 Canon Kabushiki Kaisha Image processing apparatus and method
JP4118971B2 (ja) 1997-02-26 2008-07-16 ティーピーオー ホンコン ホールディング リミテッド 多階調液晶ドライバ
US5937990A (en) * 1998-02-24 1999-08-17 Gec-Marconi Aerospace, Inc. Transmission with load brake
US6343159B1 (en) * 1998-12-23 2002-01-29 Xerox Corporation Method and apparatus for modeling and reconstruction of halftoned images
KR100456987B1 (ko) * 2001-04-10 2004-11-10 가부시키가이샤 히타치세이사쿠쇼 표시 데이터를 표시하기 위한 표시 장치 및 표시 구동 장치

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0968695A (ja) * 1995-09-01 1997-03-11 Hitachi Ltd 階調電圧生成回路および液晶表示装置
JPH10301541A (ja) * 1997-04-30 1998-11-13 Sony Corp 液晶駆動回路
JP2000112443A (ja) * 1998-10-06 2000-04-21 Seiko Epson Corp 電源回路
KR20010004154A (ko) * 1999-06-28 2001-01-15 김영환 전원 공급 제어가 가능한 플라즈마 디스플레이 패널 표시 장치

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Publication number Publication date
US7151549B2 (en) 2006-12-19
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