JP4016623B2 - 表示装置及び表示駆動装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、入力表示データを表示するための表示装置及び表示データに応じた階調電圧を生成し表示パネルの表示素子に印加する表示駆動回路に係り、特に、液晶ディスプレイ、プラズマディスプレイ、EL(Electronic luminescence)ディスプレイ等の表示装置及びその表示駆動回路に関する。
【０００２】
【従来の技術】
従来の技術として、特開平１０−２４０１９２号公報には、複数レベルの基準電圧をストリング抵抗によって抵抗分割することによって複数レベルの階調電圧群を生成し、入力表示データに応じて、生成された階調電圧群の中から１つを選択して出力する従来の液晶駆動回路が開示されている。そして、特開平１０−２４０１９２号公報の基準電圧は、アンプを用いたバッファ回路により安定化されている。
【０００３】
特開平１０−３０１５４１号公報には、デジタル映像信号をデコーダで１６階調レベルに変換し、各色のデコード出力を各階調レベルごとのORゲートを介してカウンタに入力し、各階調レベルが１水平走査期間に書き込まれる同数をカウントし、その度数に応じて選択スイッチによって電流源の１つを選択し、階調電圧出力バッファにそのバイアス電流として供給する階調電圧選択式の液晶駆動回路が開示されている。これにより、入力表示データに応じた必要最低限の駆動電流だけをその都度流すことができるため、高効率化を図ることができ、低消費電力化を実現できる。
【０００４】
【発明が解決しようとする課題】
上記特開平１０−２４０１９２号公報においては、どの階調電圧が全選択状態となっても駆動できるように、バッファ回路及びストリング抵抗にある一定の定常電流を流す。選択されない階調電圧に対しては、定常電流は不必要であるため、全てのバッファ回路及びストリング抵抗に常に一定の定常電流を流したのでは、効率が悪い。
【０００５】
上記特開平１０−３０１５４１号公報においては、表示データが連続して入力されるため、各階調電圧の選択度数を算出する動作を常に行う必要がある。このため、演算回路部分の消費電力が過大である。
【０００６】
本発明の目的は、定常電流の効率化を図り又は動作周波数を低減することによって、消費電力を低減することが可能な表示装置及びその表示駆動回路を提供することである。
【０００７】
【課題を解決するための手段】
本発明は、表示データを記憶するための表示メモリと、ライン毎の階調電圧の度数を記憶するヒストグラムメモリと、基準電圧に基づいて複数の階調電圧を生成しかつ前記複数の階調電圧の各々を生成するための回路の電流量が前記階調電圧の度数に応じて変化する階調電圧生成回路とを備える。
【０００８】
又は、本発明は、表示パネルへ印加する階調電圧の各々の電流量を検出し、ライン毎の階調電圧の度数を算出する検出回路と、前記階調電圧の度数を記憶するヒストグラムメモリと、基準電圧に基づいて複数の階調電圧を生成し、かつ、前記複数の階調電圧の各々を生成するための回路の電流量が前記階調電圧の度数に応じて変化する階調電圧生成回路とを備える。
【０００９】
【発明の実施の形態】
本発明における液晶駆動回路は、基準電圧を抵抗分割することで階調電圧群を生成し、入力表示データに応じて、生成した階調電圧群の中から１つを選択して出力する構成である。特徴としては、入力表示データを格納する表示メモリと、表示メモリから転送される任意の走査ラインの表示データから、その走査ライン上における各階調の表示度数（以下、ヒストグラムと呼ぶ）を検出するヒストグラム検出部と、全走査ライン分のヒストグラムデータを記憶するヒストグラムメモリと、ヒストグラムメモリから転送されるヒストグラムデータに応じ、バッファ回路とストリング抵抗に流れる定常電流を制御する階調電圧生成部を含む。
【００１０】
上記構成おいて、本発明の液晶駆動回路は、各階調電圧の選択度数であるヒストグラムを予め求め、このデータに応じてバッファ回路とストリング抵抗に流れる定常電流を制御する。これにより、入力表示データに応じた必要最低限の駆動電流だけをその都度流すことができるため、高効率化を図ることができ、低消費電力化を実現できる。また、全ライン分のヒストグラムデータを記憶する手段を設けたことにより、表示メモリのデータを更新しない限りは、ヒストグラム検出の動作は不用となる。従って、回路の動作周波数を低減することが可能となり、低消費電力化を図ることができる。
＜第１の実施の形態＞
以下、図１から図１０を用いて、本発明の一実施形態による液晶駆動回路の構成および動作について説明する。最初に、図１を用いて、本実施形態による液晶駆動回路の全体の構成を説明する。図１において、１０１は液晶駆動回路、１０２は電圧セレクタ部、１０３はラインラッチ、１０４は表示メモリ、１０５はヒストグラム検出部、１０６はヒストグラムメモリ、１０７はタイミング制御部、１０８は階調電圧生成部、１０９は階調電圧群、１１０は出力端子群、１１１はラッチデータ、１１２と１１３は表示データ、１１４と１１５はヒストグラムデータである。
【００１１】
液晶表示装置１００は、マトリックス状（例えば、Ｍ列Ｎ行）に画素（表示素子）が配列された液晶パネル１２１と、入力表示データに応じた階調電圧を液晶パネル１２１に印加する液晶駆動回路と、階調電圧を印加する画素のラインを走査する走査回路１２０と、ＣＰＵ１１９とシステムメモリ１１８とデータバス１１７とを含む外部システム（例えば、コンピュータ、テレビチューナ等）からの表示データを入力するインタフェースとを備える。液晶表示装置１００は、１つに液晶パネル１２１に対し、複数個の液晶駆動回路（例えば、ＬＳＩ）、複数個の走査回路１２０（例えば、ＬＳＩ）を備える。走査回路１２０は、タイミング制御部１０７によって生成されたタイミング信号に従って、画素のラインを選択する。
【００１２】
本実施形態による液晶駆動回路１０１は、表示データを記憶する表示メモリ１０４と、表示メモリ１０４の出力する１ライン分の表示データ１１２を一時的に記憶するラインラッチ１０３と、表示メモリ１０４からシリアル出力される表示データ１１３を受けてヒストグラムを検出するヒストグラム検出部１０５と、ヒストグラム検出部１０５が生成するヒストグラムデータ１１４に応じて回路の定常電流量を制御すると同時に、各階調電圧を出力する階調電圧生成部１０８と、階調電圧生成部１０８の出力する階調電圧群１０９の中から１レベルをラインラッチ１０３の出力するラッチデータ１１１で選択して出力端子群１１０に出力する電圧セレクタ部１０２と、上記した各ブロックの動作タイミングを指示するためのタイミング信号群を生成するタイミング制御部１０７から構成される。
【００１３】
次に本発明第１の実施の形態に係る、液晶駆動回路１０１の動作の概要について説明する。
【００１４】
表示メモリ１０４には液晶パネル１２１の画素数分（例えば、Ｍ×Ｎ個）の表示データが記憶されている。例えば液晶パネル１２１の解像度が水平１２８ドット×ＲＧＢ、垂直１７６ラインで、６４階調２６２，１４４色の表示を行う場合、一画素あたり６ビットの情報を持ち、表示メモリの容量は４０５，５０４ビットである。表示内容を変更する場合にはＣＰＵ１１９等からデータバス１１７を介して表示メモリ１０４の表示データを更新する。表示メモリ１０４は、データバス１１７から表示データを直接受け取るため、入力回路の機能を果たす。通常、液晶駆動回路は、これらＣＰＵ１１９のアクセスとは非同期に表示動作を行っている。表示メモリ１０４を液晶駆動回路に持つことにより、表示データが更新されない間は液晶駆動回路が外部とのアクセスを行わないため、消費電力が削減される。そして、表示メモリ１０４からは、先頭の走査ラインから順番に１ライン分の表示データ１１２が読み出され、最終ラインの後は再び先頭ラインからの読み出しを繰り返す。この動作は、タイミング制御部１０７が読み出しアドレスを指定することで実現可能である。表示データ１１２はラインラッチ１０３に一時的に記憶される。通常、表示メモリ１０４に対して表示データ読出しアクセスとＣＰＵ１１９のアクセスは排他的であり、かつ非同期であるため、表示データ読出しアクセス時間をなるべく短くするためにラインラッチ１０３がある。そして、ラッチデータ１１１は電圧セレクタ部１０２に出力される。尚、タイミング制御部１０７は、液晶表示装置１００内部で、液晶駆動回路１０１の外部に配置されてもよい。
【００１５】
一方、表示メモリ１０４は、ヒストグラム検出部１０５に対し、タイミング制御部１０７で指定された走査ラインの表示データ１１３を、１画素あるいは数画素ずつシリアルで転送する。ここで、タイミング制御部１０７は、例えば電源投入後の最初の一回は全走査ライン分の表示データ、その後は、表示メモリ１０４の内容が書き換わった走査ライン上の表示データが転送されるように、メモリの読み出しアドレスを指示するものとする。
【００１６】
ヒストグラム検出部１０５はこの表示データ１１３から階調を階級とした１ライン分のヒストグラムを検出する。つまり、ヒストグラムを検出することで、各階調の表示度数が判り、液晶パネル１２１のデータ線を何本駆動するかが判る。ヒストグラム検出部１０５で得られた１ライン分の各階調の度数は、ヒストグラムデータ１１４として出力される。ここでヒストグラムデータは、回路規模等を考慮して、例えば図９に示す様に、階調を幾つかのグループに分け、各グループ別の度数を検出しても良い。また、各グループのヒストグラムデータは、０から３８４（＝水平１２８ドット×ＲＧＢ）の値を取りえるため、９ビットのデータとなるが、回路規模等を考慮して、上位数ビットをヒストグラムデータ１１４として出力しても良い。
【００１７】
次に、ヒストグラムメモリ１０６は、走査ライン別に設けた所定のアドレスに、ヒストグラムデータ１１４を格納する。ここで、所定のアドレスとは、ヒストグラムデータを検出した走査ラインの位置に相当し、アドレスの指定はタイミング制御部１０７が行うものとする。そして、ヒストグラムデータ１１５を先頭走査ラインから順番に読み出す。この動作における読み出しアドレスは、表示メモリ１０４から表示データ１１２を読み出す際のアドレスと一致しており、タイミング制御部１０７が指示するものとする。
【００１８】
次に、階調電圧生成部１０８は、階調電圧群１０９を生成し、電圧セレクタ部１０２に出力する。ここで、階調電圧群１０９は、バッファ回路で安定化された基準電圧をストリング抵抗で抵抗分割することで生成されるが、バッファ回路のバイアス電流とストリング抵抗に流れる定常電流は、ヒストグラムデータ１１５に応じて変化する。例えば、ヒストグラムデータ１１５の値が大きければ、液晶パネル１２１のデータ線の駆動本数が多いため、バイアス電流量を多くすると共にストリング抵抗値を小さくして駆動能力を高める。逆にヒストグラムデータ１１５の値が小さければ、液晶パネル１２１のデータ線の駆動本数が少ないため、バイアス電流量を少なくすると共にストリング抵抗値を大きくして駆動能力を低める。
【００１９】
電圧セレクタ部１０２では画素毎に、階調電圧群１０９のうち、１つの電圧レベルをラッチデータ１１１に従って選択する。選択した電圧レベルは出力端子群１１０に出力され、液晶パネル１２１のデータ線を駆動する。そして、液晶パネル１２１では、走査回路１２０が出力する走査信号と出力端子群１１０が出力する階調電圧に従い、走査するラインの画素に表示データに対応した表示がなされる。
【００２０】
次に図２と図３を用いて、ヒストグラム検出部１０５の詳細な構成と動作について説明する。まず、ヒストグラム検出部１０５が出力するヒストグラムデータ１１４は、階調０−７、８−１５、１６−２３、２４−３１、３２−３９、４０−４７、４８−５５、５６−６３を対象とした８つのグループに分けられ、各々４ビットの情報を有するものとする。また、表示データ１１３は、Ｒ（赤）、Ｇ（青）、Ｂ（緑）の３画素分を同時に表示メモリ１０４から読み出し、これを１２８サイクル繰り返して３８４画素の１ライン分データを読み出すものとする。ここで、各画素は各々６ビット（６４階調）分の階調情報を表示メモリ１０４に格納しているが、実際に読み出すデータは上位３ビット分とした。この理由は、先に述べた８グループ振り分けの場合、上位３ビットで各グループのヒストグラムが検出可能なためである。
【００２１】
図２において、２０１はデコーダ、２０２はアダー、２０３は計数回路、２０４はラッチ、２０５はアダー、２０６はラッチ、２０７はデコード信号、２０８は加算データ、２０９は積分データ、ＣＬ２はドットクロック、ＣＬ１はラインクロック、ＣＬＲはクリア信号であり、図１と同一要素は同一符号を用いている。まず、ヒストグラム検出部１０５は、表示データ１１３をデコードするデコード回路２０１と、デコード信号２０１の“Ｈ”の数を数えて加算データ２０８を生成するアダー２０２と、加算データ２０８を積分する計数回路２０３と、１ライン分の積分データ２０９上位４ビットをヒストグラムデータ１１４として保持するラッチ２０６から構成される。また、計数回路２０３は積分データ２０９をラッチするラッチ２０４と、ラッチしたデータと加算データ２０８を加算して積分データ２０９を生成するアダー２０５から構成される。
【００２２】
つぎに、ヒストグラム検出部１０５の動作を図３を用いて説明する。ここでは、説明を簡略化するため表示データには階調０（上位３ビット＝０）と階調６３（上位３ビット＝７）のみが含まれるものとする。まず、図３に示すように、ドットクロックＣＬ２に従って表示メモリ１０４から表示データ１１３が読み出される。表示データ１１３のＲ、Ｇ、Ｂ、はそれぞれの対応するデコーダ２０１によって３ビットから８本のデコード信号２０７に変換される。デコード信号２０７はアダー２０２によって、それぞれの階調の加算データ２０８となる。図３に示すように、１サイクル目の表示データ１１３が“０”、“７”、“７”であるとき、デコーダ２０１によって表示データＲはＹ０−７、表示データＧはＹ５６−６３、表示データＢはＹ５６−６３、が“Ｈ”となるため、階調０−７の加算データ２０８は“１”、階調５６−６３の加算データ２０８は“２”、その他の階調は全て“０”となる。本例では３画素が同時に読み出されるため、加算データ２０８は０から３の値を取りえる。このようにして加算データ２０８を生成して、図３に示すような表示データ１１３の場合、階調０−７の加算データ２０８は“１”、“２”、“３”、“０”、…、と続き、階調５６−６３の加算データ２０８は“２”、“１”、“０”、“３”、…、と続く。次に加算データ２０８は計数回路２０４によって積分される。計数回路２０３では、まず、ラッチ２０４をクリア信号ＣＬＲで“０”にクリアしておく。さらに、アダー２０５によってラッチ２０４のデータと加算データ２０８とを加算する。したがって図３に示すように階調０の１サイクル目の積分データ２０９は“１”、階調６３の１サイクル目の積分データ２０９は“２”となる。次に２サイクル目では、まず１サイクル目の積分データ２０９をラッチ２０４でラッチし１サイクル遅らせる。１サイクル遅れた１サイクル目の積分データと２サイクル目の加算データ２０８とを１サイクル目と同様アダー２０５によって加算し、２サイクル目の積分データ２０９を生成する。したがって図３に示すように階調０の２サイクル目の積分データ２０９は“３”、階調６３の２サイクル目の積分データ２０９は“３”となる。これを１２８サイクル分繰り返すことで、それぞれの階調について１ライン分の積分データすなわち各階調の度数がわかる。本例では最終的な階調０の積分データ２０９を“２５６”、階調６３の積分データ２０９を“１２８”、とする。なお、本例では１ラインあたり３８４画素が読み出されるため、積分データ２０９は０から３８４の値を取りえる。したがって積分データ２０９は９ビットのデータとなる。次に積分データ２０９は、ラインクロックＣＬ１によりラッチ２０６にラッチされ、ヒストグラムデータ１１４として出力される。なおラインクロックＣＬ１は１ライン分の表示データ１１３を読み出し、１ライン分の積分データ２０９が確定した後にパルスが入力される。本例では図３に示すように、積分データ２０９の上位４ビットをラッチし、ヒストグラムデータ１１４とする。もちろん全ビットをラッチしてもかまわないが、回路規模等を考慮して上位数ビットをラッチするものでも低消費電力化は可能である。ここで、図３に示すように階調０−７の積分データ２０９は“２５６”であるため、ヒストグラムデータ１１４は“８ｈ”（以下、添え字ｈは１６進数を示す）、階調５６−６３の積分データ２０９は“１２８”であるため、ヒストグラムデータ１１４は“４ｈ”となる。また、ラインクロックＣＬ１でヒストグラムデータ１１４を生成した後、積分データ２０９は２ライン目の積分データを生成するために、ラッチ２０４をクリア信号ＣＬＲで“０”にクリアしておく。なお、ＣＬ１、ＣＬ２、ＣＬＲの各信号は、タイミング制御部１０７で生成され、転送されてくるものとする。以上説明したように、ヒストグラム検出部１０５は、表示データ１１３からヒストグラムを検出して各階調の表示本数に比例したヒストグラムデータ１１４を生成することが可能である。
【００２３】
次にヒストグラムメモリ１０６の構成と動作を、図４を用いて説明する。図４において、４０１はライトライン制御部、４０２はリードライン制御部、４０３はメモリセル、４０４はラッチである。尚、メモリセルの容量は８グループ×４ビット×１７６ライン分とする。まず、ライトライン制御部４０１は、タイミング制御部から転送されるライトアドレスを受け、アドレスデータに一致したラインに“Ｈ”を出力する。例えば、アドレスデータが３ｈならば、図４におけるＬ３ラインに“Ｈ”を出力し、その他のラインには“Ｌ”を出力する。同様に、リードライン制御部４０２は、タイミング制御部から転送されるリードアドレスを受け、アドレスデータに一致したラインに“Ｈ”を出力する。例えば、アドレスデータが１ｈならば、図４におけるＬ１ラインに“Ｈ”を出力し、その他のラインには“Ｌ”を出力する。なお、ライトアドレスとは、ヒストグラムデータを検出した走査ラインに相当し、リードアドレスとは、表示メモリ１０４から表示データ１１２を読み出す際のアドレスに相当する。メモリセル４０３は、ライトイネーブルＷＥ、リードイネーブルＲＥ、データ入力Ｄ、データ出力Ｑの各端子を持ち、ライトイネーブルＷＥが“Ｈ”の時にデータ入力端子Ｄからデータを取り込んで格納し、リードイネーブルＲＥが“Ｈ”の時にデータ出力端子Ｑから格納されたデータを出力する。そして、ラッチ４０４はメモリセル４０３から出力されるヒストグラムデータをＣＬ１に同期してラッチし、ヒストグラムデータ１１５として出力する。以上の動作により、ヒストグラムメモリ１０６は、検出された各走査ラインのヒストグラムデータ１１４を格納可能であると共に、表示メモリ１０４から読み出される表示データのヒストグラムデータ１１５を、同じタイミングで出力することができる。ヒストグラムメモリ１０６は、全ライン分のヒストグラムデータ１１４を記憶してもよいし、全ラインに満たない複数のライン分のヒストグラムデータ１１４を記憶してもよい。
【００２４】
次に、図５を用いて階調電圧生成部１０８の構成を説明する。図５において、５０１は基準電圧生成用のストリング抵抗部、５０２はバッファ回路、５０３は階調電圧生成用のストリング抵抗部、５０４はアダー、５０５はヒストグラムデータである。まず、ストリング抵抗５０１は、高電位電源電圧ＶＤＤと低電位電源電圧ＶＳＳとの間を分圧し、複数レベルの基準電圧（例えば、Ｖ０、Ｖ８、Ｖ１６、Ｖ２４、Ｖ３２、Ｖ４０、Ｖ４８、Ｖ５６、Ｖ６４の９レベル）を生成する。バッファ回路５０２は、この基準電圧を低インピーダンスに変換して出力する。ストリング抵抗部５０３は、隣接レベルの基準電圧から中間レベルの階調電圧を生成する。例えば、各々の基準電圧間を８分割することで、６４レベルの階調電圧Ｖ０−Ｖ６３を生成する。
【００２５】
次に、バッファ回路５０２の一つを例にとり、その動作を説明する。バッファ回路３０３には、基準電圧の他に、バイアス電圧Ｖｂと、ヒストグラムデータ５０５が入力される。ヒストグラムデータ５０５は、各バッファ回路の影響する電圧範囲に対応しており、例えばＶ０のバッファ回路は階調電圧Ｖ０からＶ７に影響するため、ＨＤ０−７のヒストグラムデータが入力される。また、Ｖ８のバッファ回路は、階調電圧Ｖ１からＶ１５に影響するため、ＨＤ０−７とＨＤ８−１５のヒストグラムデータをアダー５０４で加算し、その結果の上位４ビットがヒストグラムデータ５０５として入力される。
【００２６】
次に図６を用いて、バッファ回路５０２の構成について説明する。図６において、ＭＰ１〜ＭＰ８はＰＭＯＳトランジスタ、ＭＮ１〜ＭＮ７はＮＭＯＳトランジスタ、ＳＷ１〜ＳＷ８はスイッチ、ＣＰは位相補償用のキャパシタである。まず、ＰＭＯＳトランジスタＭＰ１とＭＰ２のソース同士が接続され、さらに、ＰＭＯＳトランジスタＭＰ１のドレインとＮＭＯＳトランジスタＭＮ１のドレインが接続され、ＰＭＯＳトランジスタＭＰ２のドレインとＮＭＯＳトランジスタＭＮ２のドレインが接続される。ＮＭＯＳトランジスタＭＮ１とＭＮ２はソースが低電位電源電圧ＶＳＳに接続される。また、ＮＭＯＳトランジスタＭＮ２のドレインとゲート及びＮＭＯＳトランジスタＭＮ１のゲートが接続され、ダイナミック負荷として機能する。ＰＭＯＳトランジスタＭＰ３のソースは高電位電源電圧ＶＤＤに接続され、ドレインはＰＭＯＳトランジスタＭＰ１とＭＰ２のソースに接続される。ＰＭＯＳトランジスタＭＰ３のゲートはバイアス電圧Ｖｂが接続され、ＭＰ３は定電流源として機能する。すなわち、ＰＭＯＳドランジスタＭＰ１〜ＭＰ３およびＮＭＯＳトランジスタＭＮ１〜ＭＮ２で構成される回路は、ＰＭＯＳトランジスタＭＰ１のゲートを非反転入力、ＰＭＯＳトランジスタＭＰ２のゲートを反転入力、とする差動増幅段である。この差動増幅段の出力はＰＭＯＳトランジスタＭＰ１のドレインであり、ＮＭＯＳトランジスタＭＮ３のゲートに接続する。ＮＭＯＳトランジスタＭＮ３のソースは低電位電源電圧ＶＳＳに接続され、ドレインはＰＭＯＳトランジスタＭＰ４のドレインと接続し、ＰＭＯＳトランジスタＭＰ４のソースは高電位電源電圧ＶＤＤに接続され、ゲートはバイアス電圧Ｖｂが接続され、ＭＰ４は定電流源として機能し、第１の出力増幅段が構成される。出力増幅段のＮＭＯＳトランジスタＭＮ３のドレインが出力Ｖｏｕｔであり、差動増幅段の反転入力に接続され、ＮＭＯＳトランジスタＭＮ３のゲートと出力Ｖｏｕｔとの間に位相補償用のキャパシタＣＰを接続し、いわゆるボルテージフォロア型の演算増幅器を構成する。したがって出力電圧Ｖｏｕｔは、入力電圧Ｖｉｎと同電位になる。さらに、ＰＭＯＳトランジスタＭＰ５〜ＭＰ８のソースを高電位電源電圧ＶＤＤに接続し、各々のゲートをバイアス電圧Ｖｂに接続し、スイッチＳＷ１〜ＳＷ４を介して各々のドレインを出力Ｖｏｕｔに接続する。また、ＮＭＯＳトランジスタＭＮ４〜ＭＮ７のソースを低電位電源電圧ＶＳＳに接続し、各々のゲートを差動増幅段の出力であるＰＭＯＳトランジスタＭＰ１のドレインに接続し、スイッチＳＷ５〜ＳＷ８を介して各々のドレインを出力Ｖｏｕｔに接続する。スイッチＳＷ１からＳＷ８はヒストグラムデータ５０５により制御される。ヒストグラムデータ５０５の対応するビットがハイレベルならばスイッチはオンとなり、電流を流すことが可能となる。すなわち、ＰＭＯＳトランジスタＭＰ４およびＮＭＯＳトランジスタＭＮ３で構成される第１の出力増幅段と同じく、ＰＭＯＳトランジスタＭＰ５およびＮＭＯＳトランジスタＭＮ４は第２の出力増幅段、ＰＭＯＳトランジスタＭＰ６およびＮＭＯＳトランジスタＭＮ５は第３の出力増幅段、ＰＭＯＳトランジスタＭＰ７およびＮＭＯＳトランジスタＭＮ６は第４の出力増幅段、ＰＭＯＳトランジスタＭＰ８およびＮＭＯＳトランジスタＭＮ７は第５の出力増幅段を構成しており、スイッチによってバイアス電流が制御される。ここで、出力増幅段の供給するバイアス電流量について説明する。まず、ヒストグラムデータ５０５が“０ｈ”である場合、第２の出力増幅段から第５の出力増幅段のスイッチＳＷ１〜ＳＷ８は全てオフとなり、これらの出力増幅段からはバイアス電流は供給されない。また、ヒストグラムデータ５０５が“１ｈ”である場合、第２の出力増幅段のスイッチＳＷ１、ＳＷ５がオンとなり、これらの出力増幅段からはバイアス電流を供給する。ここで、それぞれの出力増幅段は対応するヒストグラムデータ５０５のビット重みに比例したバイアス電流を流すように動作する。これにより、バッファ回路５０２のバイアス電流はヒストグラムデータ５０５にほぼ比例し、最小バイアス電流は最大バイアス電流の約１／１６となる。なお、ＭＯＳトランジスタの場合、バイアス電流はトランジスタサイズに比例する。ＰＭＯＳトランジスタＭＰ５〜ＭＰ８のトランジスタサイズは１：２：４：８の比となればよい。同じく、ＮＭＯＳトランジスタＭＮ４〜ＭＮ７のトランジスタサイズは１：２：４：８の比となればよく、容易にバイアス電流値を決めることができる。
【００２７】
次に、図７を用いてストリング抵抗部５０３の構成を説明する。図７はある２つの基準電圧間から階調電圧を生成する部分の構成を示したものであり、Ｒ１〜Ｒ５は抵抗、ＳＷ１〜ＳＷ４はスイッチである。スイッチＳＷ１〜ＳＷ４はそれぞれヒストグラムデータ１１５のｂｉｔ０〜ｂｉｔ３により制御される。例えば、ヒストグラムデータ１１５が“０ｈ”である場合、スイッチＳＷ１〜ＳＷ４は全てオフとなり、隣接する階調電圧間の合成抵抗値は、それぞれＲ１＋Ｒ２＋Ｒ３＋Ｒ４＋Ｒ５となる。同様に、ヒストグラムデータ１１５が“１ｈ”である場合、スイッチＳＷ１がオンとなり、隣接する階調電圧間の合成抵抗値は、それぞれＲ１＋Ｒ３＋Ｒ４＋Ｒ５となる。ここで、Ｒ２〜Ｒ４の抵抗比を１：２：４：８にすることで、隣接する階調電圧間の抵抗値は、ヒストグラムデータ１１５にほぼ反比例した値となる。しがたって、本発明の目的である、入力表示データに応じて、必要最低限の駆動電流を流すことができるため、高効率化を図ることができる。
【００２８】
次に、本実施形態による液晶駆動回路１０１の効果について図８を用いて説明する。図８（ａ）は液晶パネル１２１の表示イメージであり、後述の説明を簡略化するため、水平３８４画素で、垂直１７６ラインとし、１ライン目および３ライン目以降は全て階調６３が表示されるものであり、２ライン目は全て階調０が表示されるものとする。また、階調０に対応する電圧をＶ０、階調６３に対応する電圧をＶ６３とする。図８（ｂ）に、従来型の液晶駆動回路の動作を示す。なお、Ｖｃｓは液晶のデータ線負荷ＣＳの両端電位差を示す。まず、１ライン目のＶｃｓはＶ６３である。そして、２ライン目にはＶｃｓはＶ６３からＶ０に充電される。このとき、各階調電圧を生成するバッファ回路、およびストリング抵抗の定常電流は一定（最大値）である。図８（ｃ）は、本発明の主たる特徴であるヒストグラム検出部と、定常電流が調節可能な階調電圧生成部とを適用した、液晶駆動回路の動作を示す。図８（ｂ）同様、２ライン目にはＶｃｓはＶ６３からＶ０に充電される。このとき、Ｖ０を生成するバッファ回路とストリング抵抗の定常電流は最大値をとり、それ以外の部分は最小値をとる。
【００２９】
以上説明したように、表示データのヒストグラムに従って供給する電流量を調節して表示がなされるため、消費電力を大幅に削減することが可能となる。
＜第２の実施の形態＞
以下、本発明の第２の実施形態による液晶駆動回路を、図１０を用いて説明する。本実施形態は、回路規模を縮小したことに特徴を有しており、第１の実施の形態によるバッファ回路５０２の内部構成が異なるものである。図１０に示すように、ＰＭＯＳトランジスタＭＰ１〜ＭＰ４、ＮＭＯＳトランジスタＭＮ１〜ＭＮ３および位相補償用キャパシタＣＰによるボルテージフォロア型の演算増幅器は、図６に示したものと同様の構成である。さらに、ＰＭＯＳトランジスタＭＰ５〜ＭＰ８のソースを高電位電源電圧ＶＤＤに接続し、スイッチＳＷ１〜ＳＷ４を介して各々のゲートをバイアス電圧Ｖｂあるいは高電位電源電圧ＶＤＤに二者択一で接続し、各々のドレインを出力Ｖｏｕｔに接続する。また、ＮＭＯＳトランジスタＭＮ４〜ＭＮ７のソースを低電位電源電圧ＶＳＳに接続し、スイッチＳＷ５〜ＳＷ８を介して各々のゲートを差動増幅段の出力であるＰＭＯＳトランジスタＭＰ１のドレインあるいは低電位電源電圧ＶＳＳに二者択一で接続し、各々のドレインを出力Ｖｏｕｔに接続する。スイッチＳＷ１からＳＷ８はヒストグラムデータ５０５により制御される。ヒストグラムデータ５０５の対応するビットがハイレベルならばスイッチはＰＭＯＳトランジスタのゲートはバイアス電圧Ｖｂ側に、ＮＭＯＳトランジスタのゲートはＰＭＯＳトランジスタＭＰ１のドレイン側に接続し、電流を流すことが可能となる。また、ヒストグラムデータ５０５の対応するビットがローレベルならばスイッチはＰＭＯＳトランジスタのゲートは高電位電源電圧ＶＤＤ側に、ＮＭＯＳトランジスタのゲートは低電位電源電圧ＶＳＳ側に接続し、電流は流れない。すなわち、ＰＭＯＳトランジスタＭＰ４およびＮＭＯＳトランジスタＭＮ３で構成される第１の出力増幅段と同じく、ＰＭＯＳトランジスタＭＰ５およびＮＭＯＳトランジスタＭＮ４は第２の出力増幅段、ＰＭＯＳトランジスタＭＰ６およびＮＭＯＳトランジスタＭＮ５は第３の出力増幅段、ＰＭＯＳトランジスタＭＰ７およびＮＭＯＳトランジスタＭＮ６は第４の出力増幅段、ＰＭＯＳトランジスタＭＰ８およびＮＭＯＳトランジスタＭＮ７は第５の出力増幅段、を構成しており、スイッチによって電流出力が制御されている。
【００３０】
第１の実施の形態によるバッファ回路５０２の出力段の構成は、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタと、出力Ｖｏｕｔとの間にスイッチが設けられていた。スイッチには通常ＭＯＳスイッチが用いられる。所定の電流を出力するためには、スイッチのインピーダンスを下げる、すなわちＭＯＳサイズを大きくする必要があり、回路規模が比較的大きかった。これに対し、本実施の形態によるバッファ回路５０２の出力段の構成はＰＭＯＳトランジスタおよびＮＭＯＳトランジスタが、出力Ｖｏｕｔと直結であり、スイッチのインピーダンスと出力増幅段のインピーダンスは直接関係ない。スイッチはＰＭＯＳトランジスタおよびＮＭＯＳトランジスタのゲートに設けてあり、ＭＯＳサイズを小さくしても問題ない。
【００３１】
以上説明したように、スイッチのサイズを小さくすることが可能であるため、回路規模を縮小することが可能となる。
＜第３の実施の形態＞
以下、本発明の第３の実施形態による液晶駆動回路を、図１１を用いて説明する。本実施形態は、回路規模を縮小したことに特徴を有しており、第１および第２の実施の形態によるバッファ回路５０２の内部構成が異なるものである。
【００３２】
図１１に示すように、ＰＭＯＳトランジスタＭＰ１〜ＭＰ４、ＮＭＯＳトランジスタＭＮ１〜ＭＮ３および位相補償用キャパシタＣＰによるボルテージフォロア型の演算増幅器は、図６に示したものと同様の構成である。図６で示した第１の実施形態によるバッファ回路５０２は複数の出力増幅段で構成されていたが、図１１に示す本実施形態によるバッファ回路５０２は１つの出力増幅段でよい。
また、第１の実施形態によるバッファ回路５０２ではバイアス電圧Ｖｂの生成回路について特に詳しく説明しなかったが、ＰＭＯＳトランジスタＭＰ３〜ＭＰ８が定電流回路として動作するように、ある一定の電圧を生成するものであった。また、複数あるバッファ回路５０２に同じバイアス電圧Ｖｂを供給していた。さらにまた、バッファ回路５０２は出力増幅段を切り替えることで、出力電流を変化させていた。本実施形態によるバッファ回路５０２は、バイアス電圧Ｖｂの電位を切り替えることにより、ＰＭＯＳトランジスタＭＰ３〜ＭＰ４の出力電流を変化させることを特徴とする。また、各々のバッファ回路５０２は各々Ｖｂ生成回路１１０１を備え、各々異なるバイアス電圧Ｖｂを供給する。
【００３３】
次に具体的なＶｂ生成回路１１０１の構成について説明する。図１１において、ＭＰｂはＰＭＯＳトランジスタ、ＭＮｂはＮＭＯＳトランジスタ、Ｒ０〜Ｒ４は抵抗、ＳＷ１〜ＳＷ４はスイッチである。ＰＭＯＳトランジスタＭＰｂのソースは高電位電源電圧ＶＤＤに接続され、ゲートはドレインと接続される。ＮＭＯＳトランジスタＭＮｂのソースは低電位電源電圧ＶＳＳに接続され、ゲートはドレインと接続される。また、ＰＭＯＳトランジスタＭＰｂのドレインと、ＮＭＯＳトランジスタＭＮｂのドレインはＲ０〜Ｒ４で構成する直列抵抗を介して接続される。また、Ｒ０〜Ｒ３はそれぞれスイッチＳＷ１〜ＳＷ４と並列接続される。さらに、スイッチＳＷ１〜ＳＷ４はそれぞれヒストグラムデータ５０５によって制御される。なお、Ｖｂ生成回路１１０１は１つのバッファ回路５０２に１つずつ用意する。
【００３４】
次にＶｂ生成回路１１０１の動作について説明する。Ｒ０〜Ｒ４で構成する直列抵抗の合成抵抗はヒストグラムデータ５０５によって制御されている。ヒストグラムデータ５０５が“０ｈ”のとき、スイッチＳＷ１〜ＳＷ４は全てオフとなり、合成抵抗はＲ４＋Ｒ３＋Ｒ２＋Ｒ１＋Ｒ０となる。また、ヒストグラムデータ５０５が“Ｆｈ”のとき、スイッチＳＷ１〜ＳＷ４は全てオンとなり、合成抵抗はＲ４となる。すなわち、ヒストグラムデータ５０５のデータの重みで抵抗値が変わり、ヒストグラムデータ５０５の値が低いとき、バイアス電圧Ｖｂが高くなり、バッファ回路５０２のバイアス電流値が低くなる。また、ヒストグラムデータ５０５の値が高いとき、バイアス電圧Ｖｂが低くなり、バッファ回路５０２のバイアス電流値が高くなる。
【００３５】
以上説明したように、ＭＯＳトランジスタおよびスイッチの数を小さくすることが可能であるため、回路規模を縮小することが可能となる。
＜第４の実施の形態＞
以下、本発明の第４の実施形態による液晶駆動回路を、図１２および図１３を用いて説明する。本実施形態は、表示メモリからの表示データをシリアル読出することなく、ヒストグラム検出を行うことを特徴とする。これを実現するため、階調電圧を流れる電流を検出し、これをデジタルのヒストグラムデータに変換する期間を１水平走査期間内に設け、１水平走査期間の残りの期間で階調電圧生成部の定常電流を制御することにした。
【００３６】
まず本実施形態による液晶駆動回路１０１の構成について説明する。図１２において、１２０１は選択回路、１２０２は定電流源、１２０３はＡ／Ｄコンバータ、１２０４はラッチ、ＳＷ１０〜ＳＷ１１はスイッチ、Ｒは抵抗、ＣＬ１１はラッチクロックである。なお、本発明第１の実施の形態と同一要素は同一符号であり、同じ動作を行う。ＳＷ１０は電圧セレクタ部１０２出力と定電流源１２０２のどちらかを出力端子群１１０に接続するためのスイッチ、ＳＷ１１は階調電圧生成部１０８出力と抵抗Ｒを介した高電位電源電圧ＶＤＤのどちらかを階調電圧群１０９に接続するためのスイッチであり、Ａ／Ｄコンバータ１２０３は階調電圧群１０９の電圧値をデジタルデータに変換し、ラッチ１２０４はＡ／Ｄコンバータ１２０３のデジタル出力をラッチする手段である。
【００３７】
次に本実施形態による液晶駆動回路１０１の動作について図１２および図１３を用いて説明する。第１の実施の形態による液晶駆動回路１０１と同様、表示メモリ１０４から出力された表示データ１１２は、一旦ラインラッチ１０３に記憶され、ラッチデータ１１１が出力される。また、ラッチデータ１１１にしたがって電圧セレクタ部１０２において所定の階調電圧が選択され、出力される。このとき、クロックＣＬ１のハイレベル期間をヒストグラム検出期間とし、スイッチＳＷ１０は定電流源１２０２を出力端子１１０に接続する。さらに、スイッチＳＷ１１は抵抗Ｒを介した高電位電源電圧ＶＤＤを階調電圧群１０９に接続する。したがって階調電圧群１０９にはラッチデータ１１１が選択する各階調電圧の本数分の定電流源１２０２が接続され、階調電圧群１０９の各々は選択された本数分に比例した電位に遷移する。例えば図１３に示すように階調電圧Ｖ０の度数が２５６のとき、階調電圧群１０９の階調電圧Ｖ０の電位は、並列に接続した２５６個の定電流源１２０２と、抵抗Ｒによって決定される電位になる。そして、階調電圧群１０９の電位をＡ／Ｄコンバータでデジタルデータへと変換する。階調電圧群１０９の電位が十分に安定したところで、クロックＣＬ１１によりラッチ１２０４に取り込む。ラッチしたデジタルデータはヒストグラムデータ１１５として階調電圧生成部１０８に出力する。ラッチ１２０４への取り込み終了後速やかにＣＬ１はローレベルになり、電圧セレクタ部１０２の出力を出力端子群１１０に接続し、階調電圧生成部１０８の出力を階調電圧群１０９に接続して、適切に電流増幅された階調電圧を出力端子群１１０へと出力する。
【００３８】
本実施形態による液晶駆動回路は表示メモリから表示データをシリアル読出しする必要がないため、この動作に係る消費電力を削減することが可能である。
＜第５の実施の形態＞
以下、本発明の第５の実施形態による液晶駆動回路を、図１４〜図１６を用いて説明する。本実施形態は、ヒストグラム検出を液晶駆動回路の代わりに外部のＣＰＵ１１９側で行うことを特徴とする。表示メモリ１０４に表示データを書き込むのはＣＰＵ１１９であり、当然書き込んだ内容を知ることが可能である。例えば表示メモリに書き込む表示データをシステムメモリ１１８に記憶しておけば内容を知ることは容易である。したがってＣＰＵ１１９は表示データからヒストグラムを検出することが可能である。従って、本発明第５の実施形態を実現させるためには、ＣＰＵ１１９はライン毎のヒストグラムデータを全ライン分ヒストグラムメモリ１０６に格納する動作を行えば良い。なお、ヒストグラムメモリ１０６は、本発明第１の実施形態と同様の構成で良く、メモリ機能として必要な制御信号は、全てＣＰＵ１１９から転送すれば良い。なお、図１５に示すように、ヒストグラムメモリ１０６を廃止し、ヒストグラムデータを表示メモリの一部に記憶させる構成を用いても良い。更には、図１６に示すように、ヒストグラムメモリ１０６を廃止し、ＣＰＵ１１９がライン毎のヒストグラムデータを階調電圧生成部１０８に直接出力する構成を用いても良い。なお、表示データとヒストグラムデータとを同期させるため、ＣＰＵ１１９は液晶駆動回路が生成する水平同期信号および垂直同期信号に同期してヒストグラムデータを出力する、あるいは、ＣＰＵ１１９が水平同期信号および垂直同期信号を生成してヒストグラムデータを出力し、液晶駆動回路はこの水平同期信号および垂直同期信号に同期して動作する必要がある。
【００３９】
本実施形態による液晶駆動回路は液晶駆動回路内でヒストグラム検知を行う必要がなく、また、ヒストグラムデータを記憶する必要がないため、回路規模を削減することが可能である。
＜第６の実施の形態＞
以下、本発明の第６の実施形態による液晶駆動回路を、図１７〜図２０を用いて説明する。本実施形態は、ヒストグラムデータを液晶パネル１２１の負荷に合わせて変換することに特徴を有しており、第１の実施の形態におけるヒストグラム検出部を拡張したものである。
【００４０】
まず本実施形態による液晶駆動回路１０１のヒストグラム検出部１０５の構成について説明する。図１７において、１７０１はアダー、ＯＦＳはオフセットデータであり、その他の構成要素は、本発明第１の実施形態の液晶駆動回路と同一要素であり、図２と同一の符号としている。本実施形態のヒストグラム検出部１０５は、第１の実施の形態のヒストグラム検出部１０５の出力データに、さらにオフセットデータＯＦＳを加えたものである。
【００４１】
次にヒストグラム検出部１０５の動作について説明する。前述したように、ヒストグラム検出部１０５ではドットクロックＣＬ２に従って表示メモリ１０４から表示データ１１３が読み出され、表示データ１１３のＲ、Ｇ、Ｂ、はそれぞれの対応するデコーダ２０１によって３ビットから８本のデコード信号２０７に変換され、デコード信号２０７はアダー２０２によって、それぞれの階調の加算データ２０８となり、計数回路２０３によって積分され、ラインクロックＣＬ１によってラッチ２０６にラッチされる。本実施形態のヒストグラム検出部１０５では、ラッチしたデータにオフセットデータＯＦＳを加算してヒストグラムデータ１１４とする。本例では図３で示したように、積分データの上位４ビットをラッチし、ヒストグラムデータ１１４とする。もちろん全ビットをラッチするものでもかまわない。このように表示データ１１３からヒストグラムを解析して各階調の表示本数に比例したヒストグラムデータ１１４を生成することが可能である。ここで、オフセットデータＯＦＳについて説明する。図１８に示すように、オフセットデータＯＦＳが“０ｈ”である場合、ヒストグラムデータはラッチ３０９のラッチデータと同じであり、度数０〜３１のときヒストグラムデータは“０ｈ”、度数３８４のときヒストグラムデータは“Ｃｈ”となる。このとき仮に“０ｈ”のとき定常電流量が１０μＡ、“１ｈ”毎に１０μＡ増加して、“Ｃｈ”のとき定常電流量が１３０μＡで液晶パネル１２１（負荷）を駆動するものとする。この液晶パネル１２１の負荷よりも小さい液晶パネル１２１が接続されたときは、充放電期間が短くなるだけで十分に駆動できるが、負荷がより大きい液晶パネル１２１が接続された場合には、充放電期間が長くなり、所定の電圧レベルに到達しない場合もありえる。そこで、例えば１．２倍の負荷を持つ液晶パネル１２１が接続された場合には、オフセットデータＯＦＳを例えば“３ｈ”に設定することにした。この場合、度数０〜３１のときヒストグラムデータは“３ｈ”、度数３８４のときヒストグラムデータは“Ｆｈ”となる。定常電流はヒストグラムデータに比例するため、“３ｈ”のとき定常電流量は４０μＡ、“Ｆｈ”のとき定常電流量が１６０μＡとなる。この値は、１３０μＡ（元々の最大電流量）×１．２（液晶の負荷増大率）＝１５６μＡよりも大きいため、十分に駆動することができる。このように、負荷が大きい場合オフセットデータＯＦＳの値を大きくし、出力電流を増やして駆動することで表示がなされる。本例では、ヒストグラムデータを４ビットとして説明したが、５ビットとすればオフセットデータＯＦＳは最大“１３ｈ”まで設定可能であるため、さらに種々の液晶パネル１２１に対応することが可能である。
【００４２】
同様な効果を実現するその他の構成として、バッファ回路に入力されるバイアス電圧を調整する方法が考えられる。以下、この方法について、図１９および図２０を用いて説明する。
【００４３】
まず図１９において、バッファ回路は図６で示した本発明第１の実施の形態、Ｖｂ生成回路１１０１は図１１に示した第３の実施の形態と基本的に同じ構成である。ただし、第３の実施の形態では１つのバッファ回路５０１につき１つずつＶｂ生成回路１１０１を備えていたが、本実施の形態では、第１の実施の形態と同様に各バッファ回路に共通で１つだけ備えるものとする。また、バイアス電圧Ｖｂを制御するのは、ヒストグラムデータ１１５であったが、本実施の形態ではゲインデータＧＩＮとする。
【００４４】
次にＶｂ生成回路１１０１の動作について説明する。Ｒ０〜Ｒ４で構成する直列抵抗の合成抵抗はゲインデータＧＩＮによって制御されている。ゲインデータＧＩＮが“０ｈ”のとき、スイッチＳＷ１〜ＳＷ４は全てオフとなり、合成抵抗はＲ４＋Ｒ３＋Ｒ２＋Ｒ１＋Ｒ０となる。また、ゲインデータＧＩＮが“Ｆｈ”のとき、スイッチＳＷ１〜ＳＷ４は全てオンとなり、合成抵抗はＲ４となる。すなわち、ゲインデータＧＩＮのデータの重みで抵抗値が変わり、ゲインデータＧＩＮの値が低いとき、バイアス電圧Ｖｂが高くなり、バッファ回路５０１のバイアス電流が低くなる。また、ゲインデータＧＩＮの値が高いとき、バイアス電圧Ｖｂが低くなり、バッファ回路５０２のバイアス電流が高くなる。ここで、ゲインデータＧＩＮは、その値が１増える毎にバッファ回路５０１のバイアス電流が０．１２５倍加算されるように抵抗Ｒ０〜Ｒ４を設定しているものとする。例えば“７ｈ”を１倍として基準に考え、“９ｈ”を１．２５倍とすると、それぞれ図２０に示す定常電流値となり、先に述べたオフセットデータＯＦＳを加算する方法と、類似の効果がある。したがって、負荷が大きい場合ゲインデータＧＩＮの値を大きくし、バイアス電流を増やして駆動することが可能である。
【００４５】
なお、オフセットデータＯＦＳとゲインデータＧＩＮは、それぞれ液晶駆動回路１０１の端子設定、あるいはＣＰＵ１１９から設定情報を転送し、これを記憶するレジスタを設けることにより、生成可能である。また、上記したオフセットデータＯＦＳとゲインデータＧＩＮを設定する方法は、組み合わせて使用することも可能である。
＜第７の実施の形態＞
以下、本発明の第７の実施形態による液晶駆動回路を、図２１〜２４を用いて説明する。本実施形態は、第６の実施の形態による液晶駆動回路をさらに低消費電力化することを目的に、充放電期間に比べて安定期間の定常電流値を低くすることを特徴とする。
【００４６】
本実施形態による液晶駆動回路１０１の構成は、図１７または図１９に示した第６の実施の形態の液晶駆動回路１０１と同じ構成である。第６の実施の形態と異なる点は、オフセットデータＯＦＳまたはゲインデータＧＩＮの与え方だけである。
【００４７】
まずは、図２１を用いてオフセットデータＯＦＳの与え方を説明する。第６の実施の形態で例にあげたように、バッファ回路５０２は、ヒストグラムデータが“０ｈ”のとき定常電流量が１０μＡ、“１ｈ”毎に１０μＡ増加して、“Ｃｈ”のとき定常電流量が１３０μＡになるものとする。そして、ある階調のヒストグラムデータが、“５ｈ”“Ｃｈ”“０ｈ”とクロックＣＬ１に同期して変化すると仮定する。この時、オフセットデータＯＦＳは充放電期間であるラインの最初の期間だけ“３ｈ”安定期間は“０ｈ”となるように動作させる。したがって、ヒストグラムデータが“５ｈ”の時には、充放電期間において９０μＡ、安定期間においては６０μＡとなる。すなわち第６の実施の形態で説明したような、負荷の大きな液晶パネル１２１では、充放電期間だけ必要な電流を出力し、安定期間では負荷の小さい液晶パネル１２１を駆動する時の電流しか流さない。安定期間では液晶パネル１２１はほとんど電流を消費しないので、出力電流を抑えても問題ない。さらに、オフセットデータＯＦＳに負数を用いても良い。ただし、図１７に示したアダー１７０１は負数の加算に対応しなければならない。また、バッファ回路５０２は０以上の整数にしか対応しないため、アダー１７０１の加算結果が負数になる場合は０に丸める必要がある。この例を図２２に示す。オフセットデータＯＦＳは充放電期間であるラインの最初の期間だけ“３ｈ”安定期間は“−Ｆｈ”となるように動作させる。したがって、ヒストグラムデータが“５ｈ”の時には、充放電期間において９０μＡ、安定期間においてはアダー３１０による加算結果が負数になり０に丸められるため、電流は１０μＡとなる。安定期間では液晶パネル１２１はほとんど電流を消費しないので、この場合にも出力電流を抑えても問題ない。
【００４８】
以上に示したように、本実施の形態による液晶駆動回路１０１のオフセットデータＯＦＳの動作により、消費電力を削減することが可能である。
【００４９】
次に、図２３を用いてゲインデータＧＩＮの与え方を説明する。まず、ある階調のヒストグラムが、“５ｈ”“Ｃｈ”“０ｈ”とクロックＣＬ１に同期して変化するものとする。そして、ゲインデータＧＩＮは充放電期間であるラインの最初の期間だけ“９ｈ”安定期間は“７ｈ”となるように動作させる。したがって、度数が“５ｈ”の時には、充放電期間において７５μＡ、安定期間においては６０μＡとなる。すなわち第６の実施の形態で説明したような、負荷の大きな液晶パネル１２１では、充放電期間だけ必要な電流を出力し、安定期間では負荷の小さい液晶パネル１２１を駆動する時の電流しか流さない。安定期間では液晶パネル１２１はほとんど電流を消費しないので、出力電流を抑えても問題ない。
【００５０】
さらに、ゲインデータＧＩＮを最小値にして用いても良い。この例を図２４に示す。ゲインデータＧＩＮは充放電期間であるラインの最初の期間だけ“９ｈ”安定期間は“０ｈ”となるように動作させる。したがって、ヒストグラムデータが“５ｈ”の時には、充放電期間において７５μＡ、安定期間においては標準に対し０．１２５倍になるため、電流は７．５μＡとなる。安定期間では液晶パネル１２１はほとんど電流を消費しないので、この場合にも出力電流を抑えても問題ない。
【００５１】
以上に示したように、本実施の形態による液晶駆動回路１０１のゲインデータＧＩＮの動作により、消費電力を削減することが可能である。
【００５２】
なお、上記したオフセットデータＯＦＴとゲインデータＧＩＮの切換方式は、組み合わせて使用することも可能である。
【００５３】
本発明は以上に示した実施の形態に限定されるものではなく、その主旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、図６で説明したバッファ回路はＰＭＯＳトランジスタをソースペア結合したものであったが、ＮＭＯＳトランジスタをソースペア結合したバッファ回路でも、同様に、表示データをヒストグラム検出して、階調電圧生成部の出力電流量に反映すれば、低消費電力を実現することが可能である。また、本発明第７の実施形態で示した１水平走査期間における定常電流の切換方法も、オフセットデータＯＦＴやゲインデータＧＩＮによる方法以外で実現しても良く、また、本発明のメインであるヒストグラムを用いた定常電流制御とは別に、単独で実施しても良い。
【００５４】
さらに、本実施の形態は液晶パネルを例に説明したが、これに限られる訳ではなく、例えば有機ＥＬパネルや、プラズマディスプレイ等にも適用可能である。
【００５５】
【発明の効果】
本発明によれば、定常電流の効率化を図り又は動作周波数を低減することによって、消費電力を低減することができるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る液晶駆動回路の概略構成を示す図である。
【図２】本発明の第１の実施形態に係るヒストグラム検出部の構成を示す図である。
【図３】本発明の第１の実施形態に係るヒストグラム検出部の動作を示す図である。
【図４】本発明の第１の実施形態に係るヒストグラムメモリの構成を示す図である。
【図５】本発明の第１の実施形態に係る階調電圧生成部の構成を示す図である。
【図６】本発明の第１の実施形態に係るバッファ回路の構成を示す図である。
【図７】本発明の第１の実施形態に係るストリング抵抗部の構成を示す図である。
【図８】本発明の第１の実施形態に係る液晶駆動回路の消費電力低減効果を示す図である。
【図９】本発明の第１の実施形態に係るヒストグラムを示す図である。
【図１０】本発明の第２の実施形態に係るバッファ回路を示す図である。
【図１１】本発明の第３の実施形態に係るバッファ回路を示す図である。
【図１２】本発明の第４の実施形態に係る液晶駆動回路の概略構成を示す図である。
【図１３】本発明の第４の実施形態に係るヒストグラム検出部の動作を示す図である。
【図１４】本発明の第５の実施形態に係る液晶駆動回路の概略構成を示す図である。
【図１５】本発明の第５の実施形態に係る液晶駆動回路の概略構成を示す図である。
【図１６】本発明の第５の実施形態に係る液晶駆動回路の概略構成を示す図である。
【図１７】本発明の第６の実施形態に係るヒストグラム検出部を示す図である。
【図１８】本発明の第６の実施形態に係るヒストグラム検出部と、階調電圧生成部の効果を示す図である。
【図１９】本発明の第６の実施形態に係る階調電圧生成部を示す図である。
【図２０】本発明の第６の実施形態に係る階調電圧生成部の効果を示す図である。
【図２１】本発明の第７の実施形態に係るヒストグラム検出部と、階調電圧生成部の動作および効果を示す図である。
【図２２】本発明の第７の実施形態に係るヒストグラム検出部と、階調電圧生成部のその他の動作および効果を示す図である。
【図２３】本発明の第７の実施形態に係る階調電圧生成部の動作および効果を示す図である。
【図２４】本発明の第７の実施形態に係る階調電圧生成部のその他の動作および効果を示す図である。
【符号の説明】
１０１…液晶駆動回路、１０２…電圧セレクタ部、１０３…１ラインラッチ、１０４…表示メモリ、１０５…ヒストグラム検出部、１０６…ヒストグラムメモリ、１０７…タイミング制御部、１０８…階調電圧生成部、１０９…階調電圧群、１１０…出力端子群、１１１…ラッチデータ、１１２…表示データ、１１３…表示データ、１１４…ヒストグラムデータ、１１５…ヒストグラムデータ。
【発明の属する技術分野】
本発明は、入力表示データを表示するための表示装置及び表示データに応じた階調電圧を生成し表示パネルの表示素子に印加する表示駆動回路に係り、特に、液晶ディスプレイ、プラズマディスプレイ、EL(Electronic luminescence)ディスプレイ等の表示装置及びその表示駆動回路に関する。
【０００２】
【従来の技術】
従来の技術として、特開平１０−２４０１９２号公報には、複数レベルの基準電圧をストリング抵抗によって抵抗分割することによって複数レベルの階調電圧群を生成し、入力表示データに応じて、生成された階調電圧群の中から１つを選択して出力する従来の液晶駆動回路が開示されている。そして、特開平１０−２４０１９２号公報の基準電圧は、アンプを用いたバッファ回路により安定化されている。
【０００３】
特開平１０−３０１５４１号公報には、デジタル映像信号をデコーダで１６階調レベルに変換し、各色のデコード出力を各階調レベルごとのORゲートを介してカウンタに入力し、各階調レベルが１水平走査期間に書き込まれる同数をカウントし、その度数に応じて選択スイッチによって電流源の１つを選択し、階調電圧出力バッファにそのバイアス電流として供給する階調電圧選択式の液晶駆動回路が開示されている。これにより、入力表示データに応じた必要最低限の駆動電流だけをその都度流すことができるため、高効率化を図ることができ、低消費電力化を実現できる。
【０００４】
【発明が解決しようとする課題】
上記特開平１０−２４０１９２号公報においては、どの階調電圧が全選択状態となっても駆動できるように、バッファ回路及びストリング抵抗にある一定の定常電流を流す。選択されない階調電圧に対しては、定常電流は不必要であるため、全てのバッファ回路及びストリング抵抗に常に一定の定常電流を流したのでは、効率が悪い。
【０００５】
上記特開平１０−３０１５４１号公報においては、表示データが連続して入力されるため、各階調電圧の選択度数を算出する動作を常に行う必要がある。このため、演算回路部分の消費電力が過大である。
【０００６】
本発明の目的は、定常電流の効率化を図り又は動作周波数を低減することによって、消費電力を低減することが可能な表示装置及びその表示駆動回路を提供することである。
【０００７】
【課題を解決するための手段】
本発明は、表示データを記憶するための表示メモリと、ライン毎の階調電圧の度数を記憶するヒストグラムメモリと、基準電圧に基づいて複数の階調電圧を生成しかつ前記複数の階調電圧の各々を生成するための回路の電流量が前記階調電圧の度数に応じて変化する階調電圧生成回路とを備える。
【０００８】
又は、本発明は、表示パネルへ印加する階調電圧の各々の電流量を検出し、ライン毎の階調電圧の度数を算出する検出回路と、前記階調電圧の度数を記憶するヒストグラムメモリと、基準電圧に基づいて複数の階調電圧を生成し、かつ、前記複数の階調電圧の各々を生成するための回路の電流量が前記階調電圧の度数に応じて変化する階調電圧生成回路とを備える。
【０００９】
【発明の実施の形態】
本発明における液晶駆動回路は、基準電圧を抵抗分割することで階調電圧群を生成し、入力表示データに応じて、生成した階調電圧群の中から１つを選択して出力する構成である。特徴としては、入力表示データを格納する表示メモリと、表示メモリから転送される任意の走査ラインの表示データから、その走査ライン上における各階調の表示度数（以下、ヒストグラムと呼ぶ）を検出するヒストグラム検出部と、全走査ライン分のヒストグラムデータを記憶するヒストグラムメモリと、ヒストグラムメモリから転送されるヒストグラムデータに応じ、バッファ回路とストリング抵抗に流れる定常電流を制御する階調電圧生成部を含む。
【００１０】
上記構成おいて、本発明の液晶駆動回路は、各階調電圧の選択度数であるヒストグラムを予め求め、このデータに応じてバッファ回路とストリング抵抗に流れる定常電流を制御する。これにより、入力表示データに応じた必要最低限の駆動電流だけをその都度流すことができるため、高効率化を図ることができ、低消費電力化を実現できる。また、全ライン分のヒストグラムデータを記憶する手段を設けたことにより、表示メモリのデータを更新しない限りは、ヒストグラム検出の動作は不用となる。従って、回路の動作周波数を低減することが可能となり、低消費電力化を図ることができる。
＜第１の実施の形態＞
以下、図１から図１０を用いて、本発明の一実施形態による液晶駆動回路の構成および動作について説明する。最初に、図１を用いて、本実施形態による液晶駆動回路の全体の構成を説明する。図１において、１０１は液晶駆動回路、１０２は電圧セレクタ部、１０３はラインラッチ、１０４は表示メモリ、１０５はヒストグラム検出部、１０６はヒストグラムメモリ、１０７はタイミング制御部、１０８は階調電圧生成部、１０９は階調電圧群、１１０は出力端子群、１１１はラッチデータ、１１２と１１３は表示データ、１１４と１１５はヒストグラムデータである。
【００１１】
液晶表示装置１００は、マトリックス状（例えば、Ｍ列Ｎ行）に画素（表示素子）が配列された液晶パネル１２１と、入力表示データに応じた階調電圧を液晶パネル１２１に印加する液晶駆動回路と、階調電圧を印加する画素のラインを走査する走査回路１２０と、ＣＰＵ１１９とシステムメモリ１１８とデータバス１１７とを含む外部システム（例えば、コンピュータ、テレビチューナ等）からの表示データを入力するインタフェースとを備える。液晶表示装置１００は、１つに液晶パネル１２１に対し、複数個の液晶駆動回路（例えば、ＬＳＩ）、複数個の走査回路１２０（例えば、ＬＳＩ）を備える。走査回路１２０は、タイミング制御部１０７によって生成されたタイミング信号に従って、画素のラインを選択する。
【００１２】
本実施形態による液晶駆動回路１０１は、表示データを記憶する表示メモリ１０４と、表示メモリ１０４の出力する１ライン分の表示データ１１２を一時的に記憶するラインラッチ１０３と、表示メモリ１０４からシリアル出力される表示データ１１３を受けてヒストグラムを検出するヒストグラム検出部１０５と、ヒストグラム検出部１０５が生成するヒストグラムデータ１１４に応じて回路の定常電流量を制御すると同時に、各階調電圧を出力する階調電圧生成部１０８と、階調電圧生成部１０８の出力する階調電圧群１０９の中から１レベルをラインラッチ１０３の出力するラッチデータ１１１で選択して出力端子群１１０に出力する電圧セレクタ部１０２と、上記した各ブロックの動作タイミングを指示するためのタイミング信号群を生成するタイミング制御部１０７から構成される。
【００１３】
次に本発明第１の実施の形態に係る、液晶駆動回路１０１の動作の概要について説明する。
【００１４】
表示メモリ１０４には液晶パネル１２１の画素数分（例えば、Ｍ×Ｎ個）の表示データが記憶されている。例えば液晶パネル１２１の解像度が水平１２８ドット×ＲＧＢ、垂直１７６ラインで、６４階調２６２，１４４色の表示を行う場合、一画素あたり６ビットの情報を持ち、表示メモリの容量は４０５，５０４ビットである。表示内容を変更する場合にはＣＰＵ１１９等からデータバス１１７を介して表示メモリ１０４の表示データを更新する。表示メモリ１０４は、データバス１１７から表示データを直接受け取るため、入力回路の機能を果たす。通常、液晶駆動回路は、これらＣＰＵ１１９のアクセスとは非同期に表示動作を行っている。表示メモリ１０４を液晶駆動回路に持つことにより、表示データが更新されない間は液晶駆動回路が外部とのアクセスを行わないため、消費電力が削減される。そして、表示メモリ１０４からは、先頭の走査ラインから順番に１ライン分の表示データ１１２が読み出され、最終ラインの後は再び先頭ラインからの読み出しを繰り返す。この動作は、タイミング制御部１０７が読み出しアドレスを指定することで実現可能である。表示データ１１２はラインラッチ１０３に一時的に記憶される。通常、表示メモリ１０４に対して表示データ読出しアクセスとＣＰＵ１１９のアクセスは排他的であり、かつ非同期であるため、表示データ読出しアクセス時間をなるべく短くするためにラインラッチ１０３がある。そして、ラッチデータ１１１は電圧セレクタ部１０２に出力される。尚、タイミング制御部１０７は、液晶表示装置１００内部で、液晶駆動回路１０１の外部に配置されてもよい。
【００１５】
一方、表示メモリ１０４は、ヒストグラム検出部１０５に対し、タイミング制御部１０７で指定された走査ラインの表示データ１１３を、１画素あるいは数画素ずつシリアルで転送する。ここで、タイミング制御部１０７は、例えば電源投入後の最初の一回は全走査ライン分の表示データ、その後は、表示メモリ１０４の内容が書き換わった走査ライン上の表示データが転送されるように、メモリの読み出しアドレスを指示するものとする。
【００１６】
ヒストグラム検出部１０５はこの表示データ１１３から階調を階級とした１ライン分のヒストグラムを検出する。つまり、ヒストグラムを検出することで、各階調の表示度数が判り、液晶パネル１２１のデータ線を何本駆動するかが判る。ヒストグラム検出部１０５で得られた１ライン分の各階調の度数は、ヒストグラムデータ１１４として出力される。ここでヒストグラムデータは、回路規模等を考慮して、例えば図９に示す様に、階調を幾つかのグループに分け、各グループ別の度数を検出しても良い。また、各グループのヒストグラムデータは、０から３８４（＝水平１２８ドット×ＲＧＢ）の値を取りえるため、９ビットのデータとなるが、回路規模等を考慮して、上位数ビットをヒストグラムデータ１１４として出力しても良い。
【００１７】
次に、ヒストグラムメモリ１０６は、走査ライン別に設けた所定のアドレスに、ヒストグラムデータ１１４を格納する。ここで、所定のアドレスとは、ヒストグラムデータを検出した走査ラインの位置に相当し、アドレスの指定はタイミング制御部１０７が行うものとする。そして、ヒストグラムデータ１１５を先頭走査ラインから順番に読み出す。この動作における読み出しアドレスは、表示メモリ１０４から表示データ１１２を読み出す際のアドレスと一致しており、タイミング制御部１０７が指示するものとする。
【００１８】
次に、階調電圧生成部１０８は、階調電圧群１０９を生成し、電圧セレクタ部１０２に出力する。ここで、階調電圧群１０９は、バッファ回路で安定化された基準電圧をストリング抵抗で抵抗分割することで生成されるが、バッファ回路のバイアス電流とストリング抵抗に流れる定常電流は、ヒストグラムデータ１１５に応じて変化する。例えば、ヒストグラムデータ１１５の値が大きければ、液晶パネル１２１のデータ線の駆動本数が多いため、バイアス電流量を多くすると共にストリング抵抗値を小さくして駆動能力を高める。逆にヒストグラムデータ１１５の値が小さければ、液晶パネル１２１のデータ線の駆動本数が少ないため、バイアス電流量を少なくすると共にストリング抵抗値を大きくして駆動能力を低める。
【００１９】
電圧セレクタ部１０２では画素毎に、階調電圧群１０９のうち、１つの電圧レベルをラッチデータ１１１に従って選択する。選択した電圧レベルは出力端子群１１０に出力され、液晶パネル１２１のデータ線を駆動する。そして、液晶パネル１２１では、走査回路１２０が出力する走査信号と出力端子群１１０が出力する階調電圧に従い、走査するラインの画素に表示データに対応した表示がなされる。
【００２０】
次に図２と図３を用いて、ヒストグラム検出部１０５の詳細な構成と動作について説明する。まず、ヒストグラム検出部１０５が出力するヒストグラムデータ１１４は、階調０−７、８−１５、１６−２３、２４−３１、３２−３９、４０−４７、４８−５５、５６−６３を対象とした８つのグループに分けられ、各々４ビットの情報を有するものとする。また、表示データ１１３は、Ｒ（赤）、Ｇ（青）、Ｂ（緑）の３画素分を同時に表示メモリ１０４から読み出し、これを１２８サイクル繰り返して３８４画素の１ライン分データを読み出すものとする。ここで、各画素は各々６ビット（６４階調）分の階調情報を表示メモリ１０４に格納しているが、実際に読み出すデータは上位３ビット分とした。この理由は、先に述べた８グループ振り分けの場合、上位３ビットで各グループのヒストグラムが検出可能なためである。
【００２１】
図２において、２０１はデコーダ、２０２はアダー、２０３は計数回路、２０４はラッチ、２０５はアダー、２０６はラッチ、２０７はデコード信号、２０８は加算データ、２０９は積分データ、ＣＬ２はドットクロック、ＣＬ１はラインクロック、ＣＬＲはクリア信号であり、図１と同一要素は同一符号を用いている。まず、ヒストグラム検出部１０５は、表示データ１１３をデコードするデコード回路２０１と、デコード信号２０１の“Ｈ”の数を数えて加算データ２０８を生成するアダー２０２と、加算データ２０８を積分する計数回路２０３と、１ライン分の積分データ２０９上位４ビットをヒストグラムデータ１１４として保持するラッチ２０６から構成される。また、計数回路２０３は積分データ２０９をラッチするラッチ２０４と、ラッチしたデータと加算データ２０８を加算して積分データ２０９を生成するアダー２０５から構成される。
【００２２】
つぎに、ヒストグラム検出部１０５の動作を図３を用いて説明する。ここでは、説明を簡略化するため表示データには階調０（上位３ビット＝０）と階調６３（上位３ビット＝７）のみが含まれるものとする。まず、図３に示すように、ドットクロックＣＬ２に従って表示メモリ１０４から表示データ１１３が読み出される。表示データ１１３のＲ、Ｇ、Ｂ、はそれぞれの対応するデコーダ２０１によって３ビットから８本のデコード信号２０７に変換される。デコード信号２０７はアダー２０２によって、それぞれの階調の加算データ２０８となる。図３に示すように、１サイクル目の表示データ１１３が“０”、“７”、“７”であるとき、デコーダ２０１によって表示データＲはＹ０−７、表示データＧはＹ５６−６３、表示データＢはＹ５６−６３、が“Ｈ”となるため、階調０−７の加算データ２０８は“１”、階調５６−６３の加算データ２０８は“２”、その他の階調は全て“０”となる。本例では３画素が同時に読み出されるため、加算データ２０８は０から３の値を取りえる。このようにして加算データ２０８を生成して、図３に示すような表示データ１１３の場合、階調０−７の加算データ２０８は“１”、“２”、“３”、“０”、…、と続き、階調５６−６３の加算データ２０８は“２”、“１”、“０”、“３”、…、と続く。次に加算データ２０８は計数回路２０４によって積分される。計数回路２０３では、まず、ラッチ２０４をクリア信号ＣＬＲで“０”にクリアしておく。さらに、アダー２０５によってラッチ２０４のデータと加算データ２０８とを加算する。したがって図３に示すように階調０の１サイクル目の積分データ２０９は“１”、階調６３の１サイクル目の積分データ２０９は“２”となる。次に２サイクル目では、まず１サイクル目の積分データ２０９をラッチ２０４でラッチし１サイクル遅らせる。１サイクル遅れた１サイクル目の積分データと２サイクル目の加算データ２０８とを１サイクル目と同様アダー２０５によって加算し、２サイクル目の積分データ２０９を生成する。したがって図３に示すように階調０の２サイクル目の積分データ２０９は“３”、階調６３の２サイクル目の積分データ２０９は“３”となる。これを１２８サイクル分繰り返すことで、それぞれの階調について１ライン分の積分データすなわち各階調の度数がわかる。本例では最終的な階調０の積分データ２０９を“２５６”、階調６３の積分データ２０９を“１２８”、とする。なお、本例では１ラインあたり３８４画素が読み出されるため、積分データ２０９は０から３８４の値を取りえる。したがって積分データ２０９は９ビットのデータとなる。次に積分データ２０９は、ラインクロックＣＬ１によりラッチ２０６にラッチされ、ヒストグラムデータ１１４として出力される。なおラインクロックＣＬ１は１ライン分の表示データ１１３を読み出し、１ライン分の積分データ２０９が確定した後にパルスが入力される。本例では図３に示すように、積分データ２０９の上位４ビットをラッチし、ヒストグラムデータ１１４とする。もちろん全ビットをラッチしてもかまわないが、回路規模等を考慮して上位数ビットをラッチするものでも低消費電力化は可能である。ここで、図３に示すように階調０−７の積分データ２０９は“２５６”であるため、ヒストグラムデータ１１４は“８ｈ”（以下、添え字ｈは１６進数を示す）、階調５６−６３の積分データ２０９は“１２８”であるため、ヒストグラムデータ１１４は“４ｈ”となる。また、ラインクロックＣＬ１でヒストグラムデータ１１４を生成した後、積分データ２０９は２ライン目の積分データを生成するために、ラッチ２０４をクリア信号ＣＬＲで“０”にクリアしておく。なお、ＣＬ１、ＣＬ２、ＣＬＲの各信号は、タイミング制御部１０７で生成され、転送されてくるものとする。以上説明したように、ヒストグラム検出部１０５は、表示データ１１３からヒストグラムを検出して各階調の表示本数に比例したヒストグラムデータ１１４を生成することが可能である。
【００２３】
次にヒストグラムメモリ１０６の構成と動作を、図４を用いて説明する。図４において、４０１はライトライン制御部、４０２はリードライン制御部、４０３はメモリセル、４０４はラッチである。尚、メモリセルの容量は８グループ×４ビット×１７６ライン分とする。まず、ライトライン制御部４０１は、タイミング制御部から転送されるライトアドレスを受け、アドレスデータに一致したラインに“Ｈ”を出力する。例えば、アドレスデータが３ｈならば、図４におけるＬ３ラインに“Ｈ”を出力し、その他のラインには“Ｌ”を出力する。同様に、リードライン制御部４０２は、タイミング制御部から転送されるリードアドレスを受け、アドレスデータに一致したラインに“Ｈ”を出力する。例えば、アドレスデータが１ｈならば、図４におけるＬ１ラインに“Ｈ”を出力し、その他のラインには“Ｌ”を出力する。なお、ライトアドレスとは、ヒストグラムデータを検出した走査ラインに相当し、リードアドレスとは、表示メモリ１０４から表示データ１１２を読み出す際のアドレスに相当する。メモリセル４０３は、ライトイネーブルＷＥ、リードイネーブルＲＥ、データ入力Ｄ、データ出力Ｑの各端子を持ち、ライトイネーブルＷＥが“Ｈ”の時にデータ入力端子Ｄからデータを取り込んで格納し、リードイネーブルＲＥが“Ｈ”の時にデータ出力端子Ｑから格納されたデータを出力する。そして、ラッチ４０４はメモリセル４０３から出力されるヒストグラムデータをＣＬ１に同期してラッチし、ヒストグラムデータ１１５として出力する。以上の動作により、ヒストグラムメモリ１０６は、検出された各走査ラインのヒストグラムデータ１１４を格納可能であると共に、表示メモリ１０４から読み出される表示データのヒストグラムデータ１１５を、同じタイミングで出力することができる。ヒストグラムメモリ１０６は、全ライン分のヒストグラムデータ１１４を記憶してもよいし、全ラインに満たない複数のライン分のヒストグラムデータ１１４を記憶してもよい。
【００２４】
次に、図５を用いて階調電圧生成部１０８の構成を説明する。図５において、５０１は基準電圧生成用のストリング抵抗部、５０２はバッファ回路、５０３は階調電圧生成用のストリング抵抗部、５０４はアダー、５０５はヒストグラムデータである。まず、ストリング抵抗５０１は、高電位電源電圧ＶＤＤと低電位電源電圧ＶＳＳとの間を分圧し、複数レベルの基準電圧（例えば、Ｖ０、Ｖ８、Ｖ１６、Ｖ２４、Ｖ３２、Ｖ４０、Ｖ４８、Ｖ５６、Ｖ６４の９レベル）を生成する。バッファ回路５０２は、この基準電圧を低インピーダンスに変換して出力する。ストリング抵抗部５０３は、隣接レベルの基準電圧から中間レベルの階調電圧を生成する。例えば、各々の基準電圧間を８分割することで、６４レベルの階調電圧Ｖ０−Ｖ６３を生成する。
【００２５】
次に、バッファ回路５０２の一つを例にとり、その動作を説明する。バッファ回路３０３には、基準電圧の他に、バイアス電圧Ｖｂと、ヒストグラムデータ５０５が入力される。ヒストグラムデータ５０５は、各バッファ回路の影響する電圧範囲に対応しており、例えばＶ０のバッファ回路は階調電圧Ｖ０からＶ７に影響するため、ＨＤ０−７のヒストグラムデータが入力される。また、Ｖ８のバッファ回路は、階調電圧Ｖ１からＶ１５に影響するため、ＨＤ０−７とＨＤ８−１５のヒストグラムデータをアダー５０４で加算し、その結果の上位４ビットがヒストグラムデータ５０５として入力される。
【００２６】
次に図６を用いて、バッファ回路５０２の構成について説明する。図６において、ＭＰ１〜ＭＰ８はＰＭＯＳトランジスタ、ＭＮ１〜ＭＮ７はＮＭＯＳトランジスタ、ＳＷ１〜ＳＷ８はスイッチ、ＣＰは位相補償用のキャパシタである。まず、ＰＭＯＳトランジスタＭＰ１とＭＰ２のソース同士が接続され、さらに、ＰＭＯＳトランジスタＭＰ１のドレインとＮＭＯＳトランジスタＭＮ１のドレインが接続され、ＰＭＯＳトランジスタＭＰ２のドレインとＮＭＯＳトランジスタＭＮ２のドレインが接続される。ＮＭＯＳトランジスタＭＮ１とＭＮ２はソースが低電位電源電圧ＶＳＳに接続される。また、ＮＭＯＳトランジスタＭＮ２のドレインとゲート及びＮＭＯＳトランジスタＭＮ１のゲートが接続され、ダイナミック負荷として機能する。ＰＭＯＳトランジスタＭＰ３のソースは高電位電源電圧ＶＤＤに接続され、ドレインはＰＭＯＳトランジスタＭＰ１とＭＰ２のソースに接続される。ＰＭＯＳトランジスタＭＰ３のゲートはバイアス電圧Ｖｂが接続され、ＭＰ３は定電流源として機能する。すなわち、ＰＭＯＳドランジスタＭＰ１〜ＭＰ３およびＮＭＯＳトランジスタＭＮ１〜ＭＮ２で構成される回路は、ＰＭＯＳトランジスタＭＰ１のゲートを非反転入力、ＰＭＯＳトランジスタＭＰ２のゲートを反転入力、とする差動増幅段である。この差動増幅段の出力はＰＭＯＳトランジスタＭＰ１のドレインであり、ＮＭＯＳトランジスタＭＮ３のゲートに接続する。ＮＭＯＳトランジスタＭＮ３のソースは低電位電源電圧ＶＳＳに接続され、ドレインはＰＭＯＳトランジスタＭＰ４のドレインと接続し、ＰＭＯＳトランジスタＭＰ４のソースは高電位電源電圧ＶＤＤに接続され、ゲートはバイアス電圧Ｖｂが接続され、ＭＰ４は定電流源として機能し、第１の出力増幅段が構成される。出力増幅段のＮＭＯＳトランジスタＭＮ３のドレインが出力Ｖｏｕｔであり、差動増幅段の反転入力に接続され、ＮＭＯＳトランジスタＭＮ３のゲートと出力Ｖｏｕｔとの間に位相補償用のキャパシタＣＰを接続し、いわゆるボルテージフォロア型の演算増幅器を構成する。したがって出力電圧Ｖｏｕｔは、入力電圧Ｖｉｎと同電位になる。さらに、ＰＭＯＳトランジスタＭＰ５〜ＭＰ８のソースを高電位電源電圧ＶＤＤに接続し、各々のゲートをバイアス電圧Ｖｂに接続し、スイッチＳＷ１〜ＳＷ４を介して各々のドレインを出力Ｖｏｕｔに接続する。また、ＮＭＯＳトランジスタＭＮ４〜ＭＮ７のソースを低電位電源電圧ＶＳＳに接続し、各々のゲートを差動増幅段の出力であるＰＭＯＳトランジスタＭＰ１のドレインに接続し、スイッチＳＷ５〜ＳＷ８を介して各々のドレインを出力Ｖｏｕｔに接続する。スイッチＳＷ１からＳＷ８はヒストグラムデータ５０５により制御される。ヒストグラムデータ５０５の対応するビットがハイレベルならばスイッチはオンとなり、電流を流すことが可能となる。すなわち、ＰＭＯＳトランジスタＭＰ４およびＮＭＯＳトランジスタＭＮ３で構成される第１の出力増幅段と同じく、ＰＭＯＳトランジスタＭＰ５およびＮＭＯＳトランジスタＭＮ４は第２の出力増幅段、ＰＭＯＳトランジスタＭＰ６およびＮＭＯＳトランジスタＭＮ５は第３の出力増幅段、ＰＭＯＳトランジスタＭＰ７およびＮＭＯＳトランジスタＭＮ６は第４の出力増幅段、ＰＭＯＳトランジスタＭＰ８およびＮＭＯＳトランジスタＭＮ７は第５の出力増幅段を構成しており、スイッチによってバイアス電流が制御される。ここで、出力増幅段の供給するバイアス電流量について説明する。まず、ヒストグラムデータ５０５が“０ｈ”である場合、第２の出力増幅段から第５の出力増幅段のスイッチＳＷ１〜ＳＷ８は全てオフとなり、これらの出力増幅段からはバイアス電流は供給されない。また、ヒストグラムデータ５０５が“１ｈ”である場合、第２の出力増幅段のスイッチＳＷ１、ＳＷ５がオンとなり、これらの出力増幅段からはバイアス電流を供給する。ここで、それぞれの出力増幅段は対応するヒストグラムデータ５０５のビット重みに比例したバイアス電流を流すように動作する。これにより、バッファ回路５０２のバイアス電流はヒストグラムデータ５０５にほぼ比例し、最小バイアス電流は最大バイアス電流の約１／１６となる。なお、ＭＯＳトランジスタの場合、バイアス電流はトランジスタサイズに比例する。ＰＭＯＳトランジスタＭＰ５〜ＭＰ８のトランジスタサイズは１：２：４：８の比となればよい。同じく、ＮＭＯＳトランジスタＭＮ４〜ＭＮ７のトランジスタサイズは１：２：４：８の比となればよく、容易にバイアス電流値を決めることができる。
【００２７】
次に、図７を用いてストリング抵抗部５０３の構成を説明する。図７はある２つの基準電圧間から階調電圧を生成する部分の構成を示したものであり、Ｒ１〜Ｒ５は抵抗、ＳＷ１〜ＳＷ４はスイッチである。スイッチＳＷ１〜ＳＷ４はそれぞれヒストグラムデータ１１５のｂｉｔ０〜ｂｉｔ３により制御される。例えば、ヒストグラムデータ１１５が“０ｈ”である場合、スイッチＳＷ１〜ＳＷ４は全てオフとなり、隣接する階調電圧間の合成抵抗値は、それぞれＲ１＋Ｒ２＋Ｒ３＋Ｒ４＋Ｒ５となる。同様に、ヒストグラムデータ１１５が“１ｈ”である場合、スイッチＳＷ１がオンとなり、隣接する階調電圧間の合成抵抗値は、それぞれＲ１＋Ｒ３＋Ｒ４＋Ｒ５となる。ここで、Ｒ２〜Ｒ４の抵抗比を１：２：４：８にすることで、隣接する階調電圧間の抵抗値は、ヒストグラムデータ１１５にほぼ反比例した値となる。しがたって、本発明の目的である、入力表示データに応じて、必要最低限の駆動電流を流すことができるため、高効率化を図ることができる。
【００２８】
次に、本実施形態による液晶駆動回路１０１の効果について図８を用いて説明する。図８（ａ）は液晶パネル１２１の表示イメージであり、後述の説明を簡略化するため、水平３８４画素で、垂直１７６ラインとし、１ライン目および３ライン目以降は全て階調６３が表示されるものであり、２ライン目は全て階調０が表示されるものとする。また、階調０に対応する電圧をＶ０、階調６３に対応する電圧をＶ６３とする。図８（ｂ）に、従来型の液晶駆動回路の動作を示す。なお、Ｖｃｓは液晶のデータ線負荷ＣＳの両端電位差を示す。まず、１ライン目のＶｃｓはＶ６３である。そして、２ライン目にはＶｃｓはＶ６３からＶ０に充電される。このとき、各階調電圧を生成するバッファ回路、およびストリング抵抗の定常電流は一定（最大値）である。図８（ｃ）は、本発明の主たる特徴であるヒストグラム検出部と、定常電流が調節可能な階調電圧生成部とを適用した、液晶駆動回路の動作を示す。図８（ｂ）同様、２ライン目にはＶｃｓはＶ６３からＶ０に充電される。このとき、Ｖ０を生成するバッファ回路とストリング抵抗の定常電流は最大値をとり、それ以外の部分は最小値をとる。
【００２９】
以上説明したように、表示データのヒストグラムに従って供給する電流量を調節して表示がなされるため、消費電力を大幅に削減することが可能となる。
＜第２の実施の形態＞
以下、本発明の第２の実施形態による液晶駆動回路を、図１０を用いて説明する。本実施形態は、回路規模を縮小したことに特徴を有しており、第１の実施の形態によるバッファ回路５０２の内部構成が異なるものである。図１０に示すように、ＰＭＯＳトランジスタＭＰ１〜ＭＰ４、ＮＭＯＳトランジスタＭＮ１〜ＭＮ３および位相補償用キャパシタＣＰによるボルテージフォロア型の演算増幅器は、図６に示したものと同様の構成である。さらに、ＰＭＯＳトランジスタＭＰ５〜ＭＰ８のソースを高電位電源電圧ＶＤＤに接続し、スイッチＳＷ１〜ＳＷ４を介して各々のゲートをバイアス電圧Ｖｂあるいは高電位電源電圧ＶＤＤに二者択一で接続し、各々のドレインを出力Ｖｏｕｔに接続する。また、ＮＭＯＳトランジスタＭＮ４〜ＭＮ７のソースを低電位電源電圧ＶＳＳに接続し、スイッチＳＷ５〜ＳＷ８を介して各々のゲートを差動増幅段の出力であるＰＭＯＳトランジスタＭＰ１のドレインあるいは低電位電源電圧ＶＳＳに二者択一で接続し、各々のドレインを出力Ｖｏｕｔに接続する。スイッチＳＷ１からＳＷ８はヒストグラムデータ５０５により制御される。ヒストグラムデータ５０５の対応するビットがハイレベルならばスイッチはＰＭＯＳトランジスタのゲートはバイアス電圧Ｖｂ側に、ＮＭＯＳトランジスタのゲートはＰＭＯＳトランジスタＭＰ１のドレイン側に接続し、電流を流すことが可能となる。また、ヒストグラムデータ５０５の対応するビットがローレベルならばスイッチはＰＭＯＳトランジスタのゲートは高電位電源電圧ＶＤＤ側に、ＮＭＯＳトランジスタのゲートは低電位電源電圧ＶＳＳ側に接続し、電流は流れない。すなわち、ＰＭＯＳトランジスタＭＰ４およびＮＭＯＳトランジスタＭＮ３で構成される第１の出力増幅段と同じく、ＰＭＯＳトランジスタＭＰ５およびＮＭＯＳトランジスタＭＮ４は第２の出力増幅段、ＰＭＯＳトランジスタＭＰ６およびＮＭＯＳトランジスタＭＮ５は第３の出力増幅段、ＰＭＯＳトランジスタＭＰ７およびＮＭＯＳトランジスタＭＮ６は第４の出力増幅段、ＰＭＯＳトランジスタＭＰ８およびＮＭＯＳトランジスタＭＮ７は第５の出力増幅段、を構成しており、スイッチによって電流出力が制御されている。
【００３０】
第１の実施の形態によるバッファ回路５０２の出力段の構成は、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタと、出力Ｖｏｕｔとの間にスイッチが設けられていた。スイッチには通常ＭＯＳスイッチが用いられる。所定の電流を出力するためには、スイッチのインピーダンスを下げる、すなわちＭＯＳサイズを大きくする必要があり、回路規模が比較的大きかった。これに対し、本実施の形態によるバッファ回路５０２の出力段の構成はＰＭＯＳトランジスタおよびＮＭＯＳトランジスタが、出力Ｖｏｕｔと直結であり、スイッチのインピーダンスと出力増幅段のインピーダンスは直接関係ない。スイッチはＰＭＯＳトランジスタおよびＮＭＯＳトランジスタのゲートに設けてあり、ＭＯＳサイズを小さくしても問題ない。
【００３１】
以上説明したように、スイッチのサイズを小さくすることが可能であるため、回路規模を縮小することが可能となる。
＜第３の実施の形態＞
以下、本発明の第３の実施形態による液晶駆動回路を、図１１を用いて説明する。本実施形態は、回路規模を縮小したことに特徴を有しており、第１および第２の実施の形態によるバッファ回路５０２の内部構成が異なるものである。
【００３２】
図１１に示すように、ＰＭＯＳトランジスタＭＰ１〜ＭＰ４、ＮＭＯＳトランジスタＭＮ１〜ＭＮ３および位相補償用キャパシタＣＰによるボルテージフォロア型の演算増幅器は、図６に示したものと同様の構成である。図６で示した第１の実施形態によるバッファ回路５０２は複数の出力増幅段で構成されていたが、図１１に示す本実施形態によるバッファ回路５０２は１つの出力増幅段でよい。
また、第１の実施形態によるバッファ回路５０２ではバイアス電圧Ｖｂの生成回路について特に詳しく説明しなかったが、ＰＭＯＳトランジスタＭＰ３〜ＭＰ８が定電流回路として動作するように、ある一定の電圧を生成するものであった。また、複数あるバッファ回路５０２に同じバイアス電圧Ｖｂを供給していた。さらにまた、バッファ回路５０２は出力増幅段を切り替えることで、出力電流を変化させていた。本実施形態によるバッファ回路５０２は、バイアス電圧Ｖｂの電位を切り替えることにより、ＰＭＯＳトランジスタＭＰ３〜ＭＰ４の出力電流を変化させることを特徴とする。また、各々のバッファ回路５０２は各々Ｖｂ生成回路１１０１を備え、各々異なるバイアス電圧Ｖｂを供給する。
【００３３】
次に具体的なＶｂ生成回路１１０１の構成について説明する。図１１において、ＭＰｂはＰＭＯＳトランジスタ、ＭＮｂはＮＭＯＳトランジスタ、Ｒ０〜Ｒ４は抵抗、ＳＷ１〜ＳＷ４はスイッチである。ＰＭＯＳトランジスタＭＰｂのソースは高電位電源電圧ＶＤＤに接続され、ゲートはドレインと接続される。ＮＭＯＳトランジスタＭＮｂのソースは低電位電源電圧ＶＳＳに接続され、ゲートはドレインと接続される。また、ＰＭＯＳトランジスタＭＰｂのドレインと、ＮＭＯＳトランジスタＭＮｂのドレインはＲ０〜Ｒ４で構成する直列抵抗を介して接続される。また、Ｒ０〜Ｒ３はそれぞれスイッチＳＷ１〜ＳＷ４と並列接続される。さらに、スイッチＳＷ１〜ＳＷ４はそれぞれヒストグラムデータ５０５によって制御される。なお、Ｖｂ生成回路１１０１は１つのバッファ回路５０２に１つずつ用意する。
【００３４】
次にＶｂ生成回路１１０１の動作について説明する。Ｒ０〜Ｒ４で構成する直列抵抗の合成抵抗はヒストグラムデータ５０５によって制御されている。ヒストグラムデータ５０５が“０ｈ”のとき、スイッチＳＷ１〜ＳＷ４は全てオフとなり、合成抵抗はＲ４＋Ｒ３＋Ｒ２＋Ｒ１＋Ｒ０となる。また、ヒストグラムデータ５０５が“Ｆｈ”のとき、スイッチＳＷ１〜ＳＷ４は全てオンとなり、合成抵抗はＲ４となる。すなわち、ヒストグラムデータ５０５のデータの重みで抵抗値が変わり、ヒストグラムデータ５０５の値が低いとき、バイアス電圧Ｖｂが高くなり、バッファ回路５０２のバイアス電流値が低くなる。また、ヒストグラムデータ５０５の値が高いとき、バイアス電圧Ｖｂが低くなり、バッファ回路５０２のバイアス電流値が高くなる。
【００３５】
以上説明したように、ＭＯＳトランジスタおよびスイッチの数を小さくすることが可能であるため、回路規模を縮小することが可能となる。
＜第４の実施の形態＞
以下、本発明の第４の実施形態による液晶駆動回路を、図１２および図１３を用いて説明する。本実施形態は、表示メモリからの表示データをシリアル読出することなく、ヒストグラム検出を行うことを特徴とする。これを実現するため、階調電圧を流れる電流を検出し、これをデジタルのヒストグラムデータに変換する期間を１水平走査期間内に設け、１水平走査期間の残りの期間で階調電圧生成部の定常電流を制御することにした。
【００３６】
まず本実施形態による液晶駆動回路１０１の構成について説明する。図１２において、１２０１は選択回路、１２０２は定電流源、１２０３はＡ／Ｄコンバータ、１２０４はラッチ、ＳＷ１０〜ＳＷ１１はスイッチ、Ｒは抵抗、ＣＬ１１はラッチクロックである。なお、本発明第１の実施の形態と同一要素は同一符号であり、同じ動作を行う。ＳＷ１０は電圧セレクタ部１０２出力と定電流源１２０２のどちらかを出力端子群１１０に接続するためのスイッチ、ＳＷ１１は階調電圧生成部１０８出力と抵抗Ｒを介した高電位電源電圧ＶＤＤのどちらかを階調電圧群１０９に接続するためのスイッチであり、Ａ／Ｄコンバータ１２０３は階調電圧群１０９の電圧値をデジタルデータに変換し、ラッチ１２０４はＡ／Ｄコンバータ１２０３のデジタル出力をラッチする手段である。
【００３７】
次に本実施形態による液晶駆動回路１０１の動作について図１２および図１３を用いて説明する。第１の実施の形態による液晶駆動回路１０１と同様、表示メモリ１０４から出力された表示データ１１２は、一旦ラインラッチ１０３に記憶され、ラッチデータ１１１が出力される。また、ラッチデータ１１１にしたがって電圧セレクタ部１０２において所定の階調電圧が選択され、出力される。このとき、クロックＣＬ１のハイレベル期間をヒストグラム検出期間とし、スイッチＳＷ１０は定電流源１２０２を出力端子１１０に接続する。さらに、スイッチＳＷ１１は抵抗Ｒを介した高電位電源電圧ＶＤＤを階調電圧群１０９に接続する。したがって階調電圧群１０９にはラッチデータ１１１が選択する各階調電圧の本数分の定電流源１２０２が接続され、階調電圧群１０９の各々は選択された本数分に比例した電位に遷移する。例えば図１３に示すように階調電圧Ｖ０の度数が２５６のとき、階調電圧群１０９の階調電圧Ｖ０の電位は、並列に接続した２５６個の定電流源１２０２と、抵抗Ｒによって決定される電位になる。そして、階調電圧群１０９の電位をＡ／Ｄコンバータでデジタルデータへと変換する。階調電圧群１０９の電位が十分に安定したところで、クロックＣＬ１１によりラッチ１２０４に取り込む。ラッチしたデジタルデータはヒストグラムデータ１１５として階調電圧生成部１０８に出力する。ラッチ１２０４への取り込み終了後速やかにＣＬ１はローレベルになり、電圧セレクタ部１０２の出力を出力端子群１１０に接続し、階調電圧生成部１０８の出力を階調電圧群１０９に接続して、適切に電流増幅された階調電圧を出力端子群１１０へと出力する。
【００３８】
本実施形態による液晶駆動回路は表示メモリから表示データをシリアル読出しする必要がないため、この動作に係る消費電力を削減することが可能である。
＜第５の実施の形態＞
以下、本発明の第５の実施形態による液晶駆動回路を、図１４〜図１６を用いて説明する。本実施形態は、ヒストグラム検出を液晶駆動回路の代わりに外部のＣＰＵ１１９側で行うことを特徴とする。表示メモリ１０４に表示データを書き込むのはＣＰＵ１１９であり、当然書き込んだ内容を知ることが可能である。例えば表示メモリに書き込む表示データをシステムメモリ１１８に記憶しておけば内容を知ることは容易である。したがってＣＰＵ１１９は表示データからヒストグラムを検出することが可能である。従って、本発明第５の実施形態を実現させるためには、ＣＰＵ１１９はライン毎のヒストグラムデータを全ライン分ヒストグラムメモリ１０６に格納する動作を行えば良い。なお、ヒストグラムメモリ１０６は、本発明第１の実施形態と同様の構成で良く、メモリ機能として必要な制御信号は、全てＣＰＵ１１９から転送すれば良い。なお、図１５に示すように、ヒストグラムメモリ１０６を廃止し、ヒストグラムデータを表示メモリの一部に記憶させる構成を用いても良い。更には、図１６に示すように、ヒストグラムメモリ１０６を廃止し、ＣＰＵ１１９がライン毎のヒストグラムデータを階調電圧生成部１０８に直接出力する構成を用いても良い。なお、表示データとヒストグラムデータとを同期させるため、ＣＰＵ１１９は液晶駆動回路が生成する水平同期信号および垂直同期信号に同期してヒストグラムデータを出力する、あるいは、ＣＰＵ１１９が水平同期信号および垂直同期信号を生成してヒストグラムデータを出力し、液晶駆動回路はこの水平同期信号および垂直同期信号に同期して動作する必要がある。
【００３９】
本実施形態による液晶駆動回路は液晶駆動回路内でヒストグラム検知を行う必要がなく、また、ヒストグラムデータを記憶する必要がないため、回路規模を削減することが可能である。
＜第６の実施の形態＞
以下、本発明の第６の実施形態による液晶駆動回路を、図１７〜図２０を用いて説明する。本実施形態は、ヒストグラムデータを液晶パネル１２１の負荷に合わせて変換することに特徴を有しており、第１の実施の形態におけるヒストグラム検出部を拡張したものである。
【００４０】
まず本実施形態による液晶駆動回路１０１のヒストグラム検出部１０５の構成について説明する。図１７において、１７０１はアダー、ＯＦＳはオフセットデータであり、その他の構成要素は、本発明第１の実施形態の液晶駆動回路と同一要素であり、図２と同一の符号としている。本実施形態のヒストグラム検出部１０５は、第１の実施の形態のヒストグラム検出部１０５の出力データに、さらにオフセットデータＯＦＳを加えたものである。
【００４１】
次にヒストグラム検出部１０５の動作について説明する。前述したように、ヒストグラム検出部１０５ではドットクロックＣＬ２に従って表示メモリ１０４から表示データ１１３が読み出され、表示データ１１３のＲ、Ｇ、Ｂ、はそれぞれの対応するデコーダ２０１によって３ビットから８本のデコード信号２０７に変換され、デコード信号２０７はアダー２０２によって、それぞれの階調の加算データ２０８となり、計数回路２０３によって積分され、ラインクロックＣＬ１によってラッチ２０６にラッチされる。本実施形態のヒストグラム検出部１０５では、ラッチしたデータにオフセットデータＯＦＳを加算してヒストグラムデータ１１４とする。本例では図３で示したように、積分データの上位４ビットをラッチし、ヒストグラムデータ１１４とする。もちろん全ビットをラッチするものでもかまわない。このように表示データ１１３からヒストグラムを解析して各階調の表示本数に比例したヒストグラムデータ１１４を生成することが可能である。ここで、オフセットデータＯＦＳについて説明する。図１８に示すように、オフセットデータＯＦＳが“０ｈ”である場合、ヒストグラムデータはラッチ３０９のラッチデータと同じであり、度数０〜３１のときヒストグラムデータは“０ｈ”、度数３８４のときヒストグラムデータは“Ｃｈ”となる。このとき仮に“０ｈ”のとき定常電流量が１０μＡ、“１ｈ”毎に１０μＡ増加して、“Ｃｈ”のとき定常電流量が１３０μＡで液晶パネル１２１（負荷）を駆動するものとする。この液晶パネル１２１の負荷よりも小さい液晶パネル１２１が接続されたときは、充放電期間が短くなるだけで十分に駆動できるが、負荷がより大きい液晶パネル１２１が接続された場合には、充放電期間が長くなり、所定の電圧レベルに到達しない場合もありえる。そこで、例えば１．２倍の負荷を持つ液晶パネル１２１が接続された場合には、オフセットデータＯＦＳを例えば“３ｈ”に設定することにした。この場合、度数０〜３１のときヒストグラムデータは“３ｈ”、度数３８４のときヒストグラムデータは“Ｆｈ”となる。定常電流はヒストグラムデータに比例するため、“３ｈ”のとき定常電流量は４０μＡ、“Ｆｈ”のとき定常電流量が１６０μＡとなる。この値は、１３０μＡ（元々の最大電流量）×１．２（液晶の負荷増大率）＝１５６μＡよりも大きいため、十分に駆動することができる。このように、負荷が大きい場合オフセットデータＯＦＳの値を大きくし、出力電流を増やして駆動することで表示がなされる。本例では、ヒストグラムデータを４ビットとして説明したが、５ビットとすればオフセットデータＯＦＳは最大“１３ｈ”まで設定可能であるため、さらに種々の液晶パネル１２１に対応することが可能である。
【００４２】
同様な効果を実現するその他の構成として、バッファ回路に入力されるバイアス電圧を調整する方法が考えられる。以下、この方法について、図１９および図２０を用いて説明する。
【００４３】
まず図１９において、バッファ回路は図６で示した本発明第１の実施の形態、Ｖｂ生成回路１１０１は図１１に示した第３の実施の形態と基本的に同じ構成である。ただし、第３の実施の形態では１つのバッファ回路５０１につき１つずつＶｂ生成回路１１０１を備えていたが、本実施の形態では、第１の実施の形態と同様に各バッファ回路に共通で１つだけ備えるものとする。また、バイアス電圧Ｖｂを制御するのは、ヒストグラムデータ１１５であったが、本実施の形態ではゲインデータＧＩＮとする。
【００４４】
次にＶｂ生成回路１１０１の動作について説明する。Ｒ０〜Ｒ４で構成する直列抵抗の合成抵抗はゲインデータＧＩＮによって制御されている。ゲインデータＧＩＮが“０ｈ”のとき、スイッチＳＷ１〜ＳＷ４は全てオフとなり、合成抵抗はＲ４＋Ｒ３＋Ｒ２＋Ｒ１＋Ｒ０となる。また、ゲインデータＧＩＮが“Ｆｈ”のとき、スイッチＳＷ１〜ＳＷ４は全てオンとなり、合成抵抗はＲ４となる。すなわち、ゲインデータＧＩＮのデータの重みで抵抗値が変わり、ゲインデータＧＩＮの値が低いとき、バイアス電圧Ｖｂが高くなり、バッファ回路５０１のバイアス電流が低くなる。また、ゲインデータＧＩＮの値が高いとき、バイアス電圧Ｖｂが低くなり、バッファ回路５０２のバイアス電流が高くなる。ここで、ゲインデータＧＩＮは、その値が１増える毎にバッファ回路５０１のバイアス電流が０．１２５倍加算されるように抵抗Ｒ０〜Ｒ４を設定しているものとする。例えば“７ｈ”を１倍として基準に考え、“９ｈ”を１．２５倍とすると、それぞれ図２０に示す定常電流値となり、先に述べたオフセットデータＯＦＳを加算する方法と、類似の効果がある。したがって、負荷が大きい場合ゲインデータＧＩＮの値を大きくし、バイアス電流を増やして駆動することが可能である。
【００４５】
なお、オフセットデータＯＦＳとゲインデータＧＩＮは、それぞれ液晶駆動回路１０１の端子設定、あるいはＣＰＵ１１９から設定情報を転送し、これを記憶するレジスタを設けることにより、生成可能である。また、上記したオフセットデータＯＦＳとゲインデータＧＩＮを設定する方法は、組み合わせて使用することも可能である。
＜第７の実施の形態＞
以下、本発明の第７の実施形態による液晶駆動回路を、図２１〜２４を用いて説明する。本実施形態は、第６の実施の形態による液晶駆動回路をさらに低消費電力化することを目的に、充放電期間に比べて安定期間の定常電流値を低くすることを特徴とする。
【００４６】
本実施形態による液晶駆動回路１０１の構成は、図１７または図１９に示した第６の実施の形態の液晶駆動回路１０１と同じ構成である。第６の実施の形態と異なる点は、オフセットデータＯＦＳまたはゲインデータＧＩＮの与え方だけである。
【００４７】
まずは、図２１を用いてオフセットデータＯＦＳの与え方を説明する。第６の実施の形態で例にあげたように、バッファ回路５０２は、ヒストグラムデータが“０ｈ”のとき定常電流量が１０μＡ、“１ｈ”毎に１０μＡ増加して、“Ｃｈ”のとき定常電流量が１３０μＡになるものとする。そして、ある階調のヒストグラムデータが、“５ｈ”“Ｃｈ”“０ｈ”とクロックＣＬ１に同期して変化すると仮定する。この時、オフセットデータＯＦＳは充放電期間であるラインの最初の期間だけ“３ｈ”安定期間は“０ｈ”となるように動作させる。したがって、ヒストグラムデータが“５ｈ”の時には、充放電期間において９０μＡ、安定期間においては６０μＡとなる。すなわち第６の実施の形態で説明したような、負荷の大きな液晶パネル１２１では、充放電期間だけ必要な電流を出力し、安定期間では負荷の小さい液晶パネル１２１を駆動する時の電流しか流さない。安定期間では液晶パネル１２１はほとんど電流を消費しないので、出力電流を抑えても問題ない。さらに、オフセットデータＯＦＳに負数を用いても良い。ただし、図１７に示したアダー１７０１は負数の加算に対応しなければならない。また、バッファ回路５０２は０以上の整数にしか対応しないため、アダー１７０１の加算結果が負数になる場合は０に丸める必要がある。この例を図２２に示す。オフセットデータＯＦＳは充放電期間であるラインの最初の期間だけ“３ｈ”安定期間は“−Ｆｈ”となるように動作させる。したがって、ヒストグラムデータが“５ｈ”の時には、充放電期間において９０μＡ、安定期間においてはアダー３１０による加算結果が負数になり０に丸められるため、電流は１０μＡとなる。安定期間では液晶パネル１２１はほとんど電流を消費しないので、この場合にも出力電流を抑えても問題ない。
【００４８】
以上に示したように、本実施の形態による液晶駆動回路１０１のオフセットデータＯＦＳの動作により、消費電力を削減することが可能である。
【００４９】
次に、図２３を用いてゲインデータＧＩＮの与え方を説明する。まず、ある階調のヒストグラムが、“５ｈ”“Ｃｈ”“０ｈ”とクロックＣＬ１に同期して変化するものとする。そして、ゲインデータＧＩＮは充放電期間であるラインの最初の期間だけ“９ｈ”安定期間は“７ｈ”となるように動作させる。したがって、度数が“５ｈ”の時には、充放電期間において７５μＡ、安定期間においては６０μＡとなる。すなわち第６の実施の形態で説明したような、負荷の大きな液晶パネル１２１では、充放電期間だけ必要な電流を出力し、安定期間では負荷の小さい液晶パネル１２１を駆動する時の電流しか流さない。安定期間では液晶パネル１２１はほとんど電流を消費しないので、出力電流を抑えても問題ない。
【００５０】
さらに、ゲインデータＧＩＮを最小値にして用いても良い。この例を図２４に示す。ゲインデータＧＩＮは充放電期間であるラインの最初の期間だけ“９ｈ”安定期間は“０ｈ”となるように動作させる。したがって、ヒストグラムデータが“５ｈ”の時には、充放電期間において７５μＡ、安定期間においては標準に対し０．１２５倍になるため、電流は７．５μＡとなる。安定期間では液晶パネル１２１はほとんど電流を消費しないので、この場合にも出力電流を抑えても問題ない。
【００５１】
以上に示したように、本実施の形態による液晶駆動回路１０１のゲインデータＧＩＮの動作により、消費電力を削減することが可能である。
【００５２】
なお、上記したオフセットデータＯＦＴとゲインデータＧＩＮの切換方式は、組み合わせて使用することも可能である。
【００５３】
本発明は以上に示した実施の形態に限定されるものではなく、その主旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、図６で説明したバッファ回路はＰＭＯＳトランジスタをソースペア結合したものであったが、ＮＭＯＳトランジスタをソースペア結合したバッファ回路でも、同様に、表示データをヒストグラム検出して、階調電圧生成部の出力電流量に反映すれば、低消費電力を実現することが可能である。また、本発明第７の実施形態で示した１水平走査期間における定常電流の切換方法も、オフセットデータＯＦＴやゲインデータＧＩＮによる方法以外で実現しても良く、また、本発明のメインであるヒストグラムを用いた定常電流制御とは別に、単独で実施しても良い。
【００５４】
さらに、本実施の形態は液晶パネルを例に説明したが、これに限られる訳ではなく、例えば有機ＥＬパネルや、プラズマディスプレイ等にも適用可能である。
【００５５】
【発明の効果】
本発明によれば、定常電流の効率化を図り又は動作周波数を低減することによって、消費電力を低減することができるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る液晶駆動回路の概略構成を示す図である。
【図２】本発明の第１の実施形態に係るヒストグラム検出部の構成を示す図である。
【図３】本発明の第１の実施形態に係るヒストグラム検出部の動作を示す図である。
【図４】本発明の第１の実施形態に係るヒストグラムメモリの構成を示す図である。
【図５】本発明の第１の実施形態に係る階調電圧生成部の構成を示す図である。
【図６】本発明の第１の実施形態に係るバッファ回路の構成を示す図である。
【図７】本発明の第１の実施形態に係るストリング抵抗部の構成を示す図である。
【図８】本発明の第１の実施形態に係る液晶駆動回路の消費電力低減効果を示す図である。
【図９】本発明の第１の実施形態に係るヒストグラムを示す図である。
【図１０】本発明の第２の実施形態に係るバッファ回路を示す図である。
【図１１】本発明の第３の実施形態に係るバッファ回路を示す図である。
【図１２】本発明の第４の実施形態に係る液晶駆動回路の概略構成を示す図である。
【図１３】本発明の第４の実施形態に係るヒストグラム検出部の動作を示す図である。
【図１４】本発明の第５の実施形態に係る液晶駆動回路の概略構成を示す図である。
【図１５】本発明の第５の実施形態に係る液晶駆動回路の概略構成を示す図である。
【図１６】本発明の第５の実施形態に係る液晶駆動回路の概略構成を示す図である。
【図１７】本発明の第６の実施形態に係るヒストグラム検出部を示す図である。
【図１８】本発明の第６の実施形態に係るヒストグラム検出部と、階調電圧生成部の効果を示す図である。
【図１９】本発明の第６の実施形態に係る階調電圧生成部を示す図である。
【図２０】本発明の第６の実施形態に係る階調電圧生成部の効果を示す図である。
【図２１】本発明の第７の実施形態に係るヒストグラム検出部と、階調電圧生成部の動作および効果を示す図である。
【図２２】本発明の第７の実施形態に係るヒストグラム検出部と、階調電圧生成部のその他の動作および効果を示す図である。
【図２３】本発明の第７の実施形態に係る階調電圧生成部の動作および効果を示す図である。
【図２４】本発明の第７の実施形態に係る階調電圧生成部のその他の動作および効果を示す図である。
【符号の説明】
１０１…液晶駆動回路、１０２…電圧セレクタ部、１０３…１ラインラッチ、１０４…表示メモリ、１０５…ヒストグラム検出部、１０６…ヒストグラムメモリ、１０７…タイミング制御部、１０８…階調電圧生成部、１０９…階調電圧群、１１０…出力端子群、１１１…ラッチデータ、１１２…表示データ、１１３…表示データ、１１４…ヒストグラムデータ、１１５…ヒストグラムデータ。
Claims (28)
- 表示パネルの複数の画素部毎に前記表示パネルへ、表示データに応じた階調電圧を印加するための表示駆動装置において、
前記表示データを記憶するための表示メモリと、
前記複数の画素部毎の前記階調電圧の度数を記憶するヒストグラムメモリと、
基準電圧に基づいて複数の階調電圧を生成し、かつ、前記複数の階調電圧の各々を生成するための回路の電流量が前記階調電圧の度数に応じて変化する階調電圧生成回路と、
前記複数の階調電圧から、前記複数の画素部の各々へ印加するための階調電圧を選択する選択回路とを備え、
前記階調電圧生成回路は、前記基準電圧を分圧し、かつ、前記階調電圧の度数が多くなるに従って抵抗値が小さくなる抵抗を含む表示駆動装置。 - 前記ヒストグラムメモリは、前記表示メモリに記憶された表示データ分の前記階調電圧の度数を記憶する請求項１に記載の表示駆動装置。
- 前記表示メモリは、前記表示パネルの全画素部の前記表示データを記憶する請求項２に記載の表示駆動装置。
- 前記ヒストグラムメモリは、前記表示パネルの全画素部の前記階調電圧の度数を記憶する請求項１に記載の表示駆動装置。
- 前記ヒストグラムメモリは、当該表示駆動装置の外部から前記階調電圧の度数に関するヒストグラムデータの入力を受ける請求項１に記載の表示駆動装置。
- 前記表示メモリから前記表示データをシリアルに読み出し、前記階調電圧の度数を検出する検出回路を備えた請求項１に記載の表示駆動装置。
- 前記階調電圧生成回路は、前記階調電圧の度数が多い階調電圧を生成するための回路の電流量が、前記階調電圧の度数が少ない階調電圧を生成するための回路の電流量よりも大きい請求項１に記載の表示駆動装置。
- 前記階調電圧生成回路は、前記階調電圧の度数が多くなる従って、前記電流量が増加する請求項１に記載の表示駆動装置。
- 前記階調電圧生成回路は、前記基準電圧のインピーダンスを変換し、かつ、前記階調電圧の度数が多くなるに従って出力電流量が大きくなるバッファ回路を含む請求項１に記載の表示駆動装置。
- 前記バッファ回路は、複数の電流源と、前記階調電圧の度数に応じて前記電流源へ供給する電流量を切り替える切替回路とを含む請求項９に記載の表示駆動装置。
- 表示パネルの複数の画素部毎に前記表示パネルへ、表示データに応じた階調電圧を印加するための表示駆動装置において、
前記表示データを記憶するための表示メモリと、
前記複数の画素部毎の前記階調電圧の度数を記憶するヒストグラムメモリと、
基準電圧に基づいて複数の階調電圧を生成し、かつ、前記複数の階調電圧の各々を生成するための回路の電流量が前記階調電圧の度数に応じて変化する階調電圧生成回路と、
前記複数の階調電圧から、前記複数の画素部の各々へ印加するための階調電圧を選択する選択回路とを備え、
前記階調電圧生成回路は、前記基準電圧のインピーダンスを変換し、かつ、前記階調電圧の度数が多くなるに従って出力電流量が大きくなるバッファ回路を含み、
前記バッファ回路は、電圧によって電流量が変化する複数の電流源と、前記階調電圧の度数に応じて前記電流源に印加する電圧を切り替える切替回路とを含む表示駆動装置。 - 表示パネルの複数の画素部毎に前記表示パネルへ、表示データに応じた階調電圧を印加するための表示駆動装置において、
前記表示データを記憶するための表示メモリと、
前記複数の画素部毎の前記階調電圧の度数を記憶するヒストグラムメモリと、
基準電圧に基づいて複数の階調電圧を生成し、かつ、前記複数の階調電圧の各々を生成するための回路の電流量が前記階調電圧の度数に応じて変化する階調電圧生成回路と、
前記複数の階調電圧から、前記複数の画素部の各々へ印加するための階調電圧を選択する選択回路とを備え、
前記階調電圧生成回路は、前記複数の画素部毎の前記階調電圧を前記表示パネルへ印加するための１走査期間内の第１の期間に、前記複数の階調電圧の各々を生成するための回路の電流量を大きくし、前記１走査期間内の第２の期間に、前記複数の階調電圧の各々を生成するための回路の電流量を小さくする表示駆動装置。 - 表示パネルの複数の画素部毎に前記表示パネルへ、表示データに応じた階調電圧を印加するための表示駆動装置において、
前記表示データを記憶するための表示メモリと、
前記複数の画素部毎の前記階調電圧の度数を記憶するヒストグラムメモリと、
基準電圧に基づいて複数の階調電圧を生成し、かつ、前記複数の階調電圧の各々を生成するための回路の電流量が前記階調電圧の度数に応じて変化する階調電圧生成回路と、
前記複数の階調電圧から、前記複数の画素部の各々へ印加するための階調電圧を選択する選択回路とを備え、
前記階調電圧の度数は、前記表示データの上位ｍビットによって生成される表示駆動装置。 - 表示パネルの複数の画素部毎に前記表示パネルへ、表示データに応じた階調電圧を印加するための表示駆動装置において、
前記表示データの入力を受ける入力回路と、
前記表示パネルへ印加する階調電圧の各々の電流量を検出し、前記複数の画素部毎の階調電圧の度数を算出する検出回路と、
前記階調電圧の度数を記憶するヒストグラムメモリと、
基準電圧に基づいて複数の階調電圧を生成し、かつ、前記複数の階調電圧の各々を生成するための回路の電流量が前記階調電圧の度数に応じて変化する階調電圧生成回路と、
前記複数の階調電圧から、前記複数の画素部の各々へ印加するための階調電圧を選択する選択回路とを備え、
前記掲出回路は、前記複数の画素部毎の前記階調電圧を前記表示パネルへ印加するための１走査期間内の第１の期間に、前記階調電圧の各々の電流量を検出し、
前記階調電圧生成回路は、前記１走査期間内の第２の期間に、前記複数の階調電圧の各々を生成するための回路の電流量を制御する表示駆動装置。 - 表示データを表示するための表示装置において、
マトリックス状に配列された画素部を有する表示パネルと、
前記画素部のラインを選択する走査回路と、
前記表示データを記憶するための表示メモリと、
前記ライン毎の階調電圧の度数を記憶するヒストグラムメモリと、
基準電圧に基づいて複数の階調電圧を生成しかつ前記複数の階調電圧の各々を生成する ための回路の電流量が前記階調電圧の度数に応じて変化する階調電圧生成回路と、
前記複数の階調電圧から、前記複数の画素部の各々へ印加するための階調電圧を選択する選択回路とを備え、
前記階調電圧生成回路は、前記基準電圧を分圧し、かつ、前記階調電圧の度数が多くなるに従って抵抗値が小さくなる抵抗を含む表示装置。 - 前記ヒストグラムメモリは、前記表示メモリに記憶された表示データ分の前記階調電圧の度数を記憶する請求項１５に記載の表示装置。
- 前記表示メモリは、前記表示パネルの全ラインの前記表示データを記憶する請求項１６に記載の表示装置。
- 前記ヒストグラムメモリは、前記表示パネルの全ラインの前記階調電圧の度数を記憶する請求項１５に記載の表示装置。
- 前記ヒストグラムメモリは、当該表示駆動装置の外部から前記階調電圧の度数に関するヒストグラムデータの入力を受ける請求項１５に記載の表示装置。
- 前記表示メモリから前記表示データをシリアルに読み出し、前記階調電圧の度数を検出する検出回路を備えた請求項１５に記載の表示装置。
- 前記階調電圧生成回路は、前記階調電圧の度数が多い階調電圧を生成するための回路の電流量が、前記階調電圧の度数が少ない階調電圧を生成するための回路の電流量よりも大きい請求項１５に記載の表示装置。
- 前記階調電圧生成回路は、前記階調電圧の度数が多くなる従って、前記電流量が増加する請求項１５に記載の表示装置。
- 前記階調電圧生成回路は、前記基準電圧のインピーダンスを変換し、かつ、前記階調電圧の度数が多くなるに従って出力電流量が大きくなるバッファ回路を含む請求項１５に記載の表示装置。
- 前記バッファ回路は、複数の電流源と、前記階調電圧の度数に応じて前記電流源へ供給する電流量を切り替える切替回路とを含む請求項２３に記載の表示装置。
- 表示データを表示するための表示装置において、
マトリックス状に配列された画素部を有する表示パネルと、
前記画素部のラインを選択する走査回路と、
前記表示データを記憶するための表示メモリと、
前記ライン毎の階調電圧の度数を記憶するヒストグラムメモリと、
基準電圧に基づいて複数の階調電圧を生成しかつ前記複数の階調電圧の各々を生成するための回路の電流量が前記階調電圧の度数に応じて変化する階調電圧生成回路と、
前記複数の階調電圧から、前記複数の画素部の各々へ印加するための階調電圧を選択する選択回路とを備え、
前記階調電圧生成回路は、前記基準電圧のインピーダンスを変換し、かつ、前記階調電圧の度数が多くなるに従って出力電流量が大きくなるバッファ回路を含み、
前記バッファ回路は、電圧によって電流量が変化する複数の電流源と、前記階調電圧の度数に応じて前記電流源に印加する電圧を切り替える切替回路とを含む表示装置。 - 表示データを表示するための表示装置において、
マトリックス状に配列された画素部を有する表示パネルと、
前記画素部のラインを選択する走査回路と、
前記表示データを記憶するための表示メモリと、
前記ライン毎の階調電圧の度数を記憶するヒストグラムメモリと、
基準電圧に基づいて複数の階調電圧を生成しかつ前記複数の階調電圧の各々を生成するための回路の電流量が前記階調電圧の度数に応じて変化する階調電圧生成回路と、
前記複数の階調電圧から、前記複数の画素部の各々へ印加するための階調電圧を選択する選択回路とを備え、
前記階調電圧生成回路は、前記走査回路の１走査期間内の第１の期間に、前記複数の階調電圧の各々を生成するための回路の電流量を大きくし、前記１走査期間内の第２の期間に、前記複数の階調電圧の各々を生成するための回路の電流量を小さくする表示装置。 - 表示データを表示するための表示装置において、
マトリックス状に配列された画素部を有する表示パネルと、
前記画素部のラインを選択する走査回路と、
前記表示データを記憶するための表示メモリと、
前記ライン毎の階調電圧の度数を記憶するヒストグラムメモリと、
基準電圧に基づいて複数の階調電圧を生成しかつ前記複数の階調電圧の各々を生成するための回路の電流量が前記階調電圧の度数に応じて変化する階調電圧生成回路と、
前記複数の階調電圧から、前記複数の画素部の各々へ印加するための階調電圧を選択する選択回路とを備え、
前記階調電圧の度数は、前記表示データの上位ｍビットによって生成される表示装置。 - 表示データを表示するための表示装置において、
マトリックス状に配列された画素部を有する表示パネルと、
前記画素部のラインを選択する走査回路と、
前記表示パネルへ印加する階調電圧の各々の電流量を検出し、前記ライン毎の階調電圧の度数を算出する検出回路と、
前記階調電圧の度数を記憶するヒストグラムメモリと、
基準電圧に基づいて複数の階調電圧を生成し、かつ、前記複数の階調電圧の各々を生成するための回路の電流量が前記階調電圧の度数に応じて変化する階調電圧生成回路と、
前記複数の階調電圧から、前記複数の画素部の各々へ印加するための階調電圧を選択する選択回路とを備え、
前記検出回路は、前記走査回路の１走査期間内の第１の期間に、前記階調電圧の各々の電流量を検出し、
前記階調電圧生成回路は、前記１走査期間内の第２の期間に、前記複数の階調電圧の各々を生成するための回路の電流量を制御する表示装置。
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