JP2009116168A - 表示器駆動用電圧供給回路 - Google Patents
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Abstract
【課題】表示セルの点灯/消去状態が複数態様設けられていたとしてもノイズのばらつきを抑制することができるようにする。
【解決手段】LCD制御回路2が電圧供給回路5に切替制御タイミング信号および液晶セグメント4aの切替個数信号を与えると、電圧供給回路5は、当該切替制御タイミング間において液晶セグメント4aの切替個数に応じて電源電位VDDおよびグランド電位GND間に流れる電流をMOSトランジスタによる電流制限機能によって制限するため、当該液晶セグメント4aの容量性負荷C0〜Cn両端のセグメントラインSEGおよびコモンラインCOMに電位を印加するときに生じやすいスパイク(リップル)ノイズによる電源電圧変動を抑制することができ、液晶セグメント4aの点灯/消去状態が複数態様設けられていたとしてもスパイクノイズのばらつきを抑制できるようになる。
【選択図】図1
【解決手段】LCD制御回路2が電圧供給回路5に切替制御タイミング信号および液晶セグメント4aの切替個数信号を与えると、電圧供給回路5は、当該切替制御タイミング間において液晶セグメント4aの切替個数に応じて電源電位VDDおよびグランド電位GND間に流れる電流をMOSトランジスタによる電流制限機能によって制限するため、当該液晶セグメント4aの容量性負荷C0〜Cn両端のセグメントラインSEGおよびコモンラインCOMに電位を印加するときに生じやすいスパイク(リップル)ノイズによる電源電圧変動を抑制することができ、液晶セグメント4aの点灯/消去状態が複数態様設けられていたとしてもスパイクノイズのばらつきを抑制できるようになる。
【選択図】図1
Description
本発明は、液晶表示器やELなどの表示器を駆動するための回路構成に電位を供給するための表示器駆動用電圧供給回路に関する。
この種の表示器駆動用電圧供給回路が、例えば特許文献1、特許文献2に開示されている。特許文献1記載の技術思想によれば、LCD(Liquid Crystal Display)駆動用の電源電位を作成するために抵抗分圧回路を適用し、当該分圧回路による分圧電位が設定電位以下になるとオンするスイッチング素子を設け、このスイッチング素子を通じて電源を供給している。この回路構成を適用することで、通常の使用状態では消費電流が少なく、LCD等でのリーク電流が大きくなってもスイッチング素子によりLCD駆動用の電源電位が大きく降下しないように構成することができる。また、特許文献2記載の技術思想によれば、LCD駆動用の電源回路として電源容量を外付け回路により調整し、多種の液晶パネルを最適な電流値で駆動するようにしている。
特開平8−146830号公報
特開平10−170884号公報
しかしながら、特許文献1の技術思想に特許文献2の技術思想を組み合わせたとしても、複数の容量性負荷を備えた表示器に電圧を供給する駆動回路に適用するときには、上記引用文献の技術思想では負荷の合成インピーダンスを一意的に調整してしまうことから表示セル点灯/消去状態の態様の違いによって容量性負荷に流れる通電電流値も異なってしまいノイズにばらつきを生じてしまう。
本発明は、上記事情に鑑みてなされたもので、その目的は、表示セルの点灯/消去状態が複数態様設けられていたとしてもノイズのばらつきを抑制することができるようにした表示器駆動用電圧供給回路を提供することにある。
請求項1記載の発明によれば、電圧供給回路は、複数の容量性負荷を備えた表示器を駆動するための駆動回路に電圧を供給するように構成されたものを対象としており、電流制限手段は、複数の容量性負荷のうち駆動回路が同一タイミングで駆動する容量性負荷の個数に応じて、容量性負荷に電圧を印加するときに電圧印加ノードを通じて流れる電流を制限しているため、たとえ表示セルの点灯/消去状態が複数態様設けられていたとしても容量性負荷に流れる通電電流値を制限することができ、負荷の合成インピーダンスを調整することなくノイズを抑制できるようになる。
請求項2記載の発明によれば、電圧供給回路は、複数の容量性負荷の一端側に接続された第1の駆動回路に電位を印加すると共に、複数の容量性負荷の他端側に接続された第2の駆動回路に電位を印加するように構成されたものを対象としており、電流制限手段は、複数の容量性負荷のうち第1および第2の駆動回路が同一タイミングで容量性負荷の一端側および他端側に互いに逆方向に急峻な変動電位を印加することによって駆動する容量性負荷の個数に応じて、容量性負荷の一端側および他端側に電位を印加するときに当該電位印加ノードを通じて流れる電流を制限するため、たとえ表示セルの点灯/消去状態が複数態様設けられていたとしても容量性負荷に流れる通電電流値を制限することができ、負荷の合成インピーダンスを調整することなくノイズを抑制できるようになる。
請求項3記載の発明によれば、電流制限手段は、電圧供給回路が複数の互いに異なる電位を容量性負荷に印加する複数のノードのうち少なくとも2ノード以上に設けられているためノイズをより抑制できる。請求項4記載の発明のように、液晶、EL等の表示器を駆動するための駆動回路に電源を供給するための電圧供給回路に適用してもよい。
以下、本発明を液晶表示器を駆動するための電圧を供給するための電圧供給回路に適用した一実施形態について図面を参照しながら説明する。
図3は、車両内に搭載される液晶表示器(LCD)の駆動系回路構成を概略的なブロック図によって示している。
図3は、車両内に搭載される液晶表示器(LCD)の駆動系回路構成を概略的なブロック図によって示している。
この図3に示すように、表示装置1は、LCD制御回路2、駆動回路3、液晶表示器4、電圧供給回路5を組み合わせて構成され、セグメントレジスタ6に設定されたデータに基づいて液晶表示器4の表示画面に各種画面が表示されるように構成されている。
LCD制御回路2は、マイクロコンピュータ(図示せず)などを具備して構成され、電圧供給回路5からの電圧(電源)供給を受けて外部クロック信号CLKによる所定周波数(例えば4MHz、8MHz)にて動作するように構成されている。このLCD制御回路2は、駆動回路3、電圧供給回路5に制御信号を出力する。
電圧供給回路5は、外部から与えられるバッテリ(図示せず)から電源電位VDD(例えば5V)、グランド電位GND、2×VDD/3の電位、VDD/3の電位を生成し、LCD制御回路2からの制御信号に基づいて、LCD制御回路2に与える電源電圧(電位)および駆動回路3に印加する電圧(電位)を調整して設定するように構成されている。
駆動回路3は、LCD制御回路2からの制御信号に基づいて、液晶表示器4に駆動電圧を印加するように構成されている。液晶表示器4は、図4にその外観を示すように、液晶セグメント4aが複数組み合わされ、例えば車載用の液晶ディスプレイに用いられるもので、7セグメントディスプレイを複数桁配置して構成されている。この液晶表示器4を構成する表示セルとしての各セグメント4aは電気的にはそれぞれ容量性の負荷となっている。
図3に示すように、駆動回路3は液晶表示器4との間に、n+1本(複数本)のセグメントラインSEG(SEG0〜SEGnの略称)、4本(複数本)のコモンラインCOM(COM0〜COM3の略称)による駆動信号線が接続されている。
図1および図2は、本実施形態の特徴部分における電気的構成について示している。図1は、電位設定回路5aの回路構成を具体的に示したものであり、図2は電位設定回路5bの回路構成を具体的に示したものであり、これらの図1および図2は同一構成となっている。
前述したように各液晶セグメント4aは容量性の負荷であるため、図1および図2においてはそれぞれ容量性負荷C(C0〜Cnの略称)として示している。
各液晶セグメント4aの一端側のセグメントラインSEGには、第1の駆動回路(セグメントドライバ)3aが接続されており、液晶セグメント4aの他端側のコモンラインCOMには、第2の駆動回路(コモンドライバ)3bが接続されている。駆動回路3は、これらの駆動回路3a、3bにより構成されている。
各液晶セグメント4aの一端側のセグメントラインSEGには、第1の駆動回路(セグメントドライバ)3aが接続されており、液晶セグメント4aの他端側のコモンラインCOMには、第2の駆動回路(コモンドライバ)3bが接続されている。駆動回路3は、これらの駆動回路3a、3bにより構成されている。
セグメントラインSEG側の第1の駆動回路3aは、集積回路内部にPMOSトランジスタMPS0…MPSn、NMOSトランジスタMNS0…MNSnを図示形態で接続して構成されている。具体的には、添え字k(kは0〜n)を付した各PMOSトランジスタMPSkとNMOSトランジスタMNSkとはそれぞれインバータ接続されることによって相補的に動作するように構成されており、これらの出力がセグメントラインSEGkを介して各液晶セグメント4aの容量性負荷Ckの一端側にそれぞれ接続されている。
コモンラインCOM側の第2の駆動回路3bは、集積回路内部にPMOSトランジスタMPC0…MPC3、NMOSトランジスタMNC0…MNC3を図示形態で接続して構成されている。具体的には、添え字j(jは0〜3)を付した各PMOSトランジスタMPCjとNMOSトランジスタMNCjとはそれぞれインバータ接続されることによって相補的に動作するように構成されており、これらの出力がコモンラインCOMkを介して液晶セグメント4aの容量性負荷Cのうちの複数の他端側に接続されている。この駆動回路3bは、コモンライン制御用のシーケンサ8に接続されている。このシーケンサ8は、各共通のコモンラインCOM(COM0〜COM3)に印加する電位を順次切り替えるように構成されておりLCD制御回路2を構成している。このシーケンサ8は、コモンラインCOMをCOM0→COM1→COM2→COM3→COM0…のように順に切り替えて電位を選択的に印加するように構成されている。
これらのコモンラインCOM0〜COM3は、所定の複数のセグメントライン毎に設けられているが図1にはコモンラインCOM3の接続形態のみ示している。コモンラインCOM0〜COM2の接続形態については図示を省略している。
これら第1および第2の駆動回路3a、3bは、それぞれ、電圧供給回路5から駆動電圧として電源電位VDD−グランド電位GNDによる電源電圧が供給されている。電圧供給回路5は、正の電源電位VDD(バイアス)を生成する電位設定回路5aと、グランド電位GNDを生成する電位設定回路5bとを備え、その他に図示しないVDD/3電位設定回路と、2×VDD/3電位設定回路とを具備して構成される。これらのVDD/3電位設定回路と、2×VDD/3電位設定回路は、液晶セグメント4aに蓄積される電荷の充放電を行うために必要なVDD/3、2×VDD/3電位を設定するための回路であり、本実施形態の特徴には関係しないため図示していないが、図示しないスイッチング素子により回路を切り替えて必要に応じてセグメントラインSEGに上記電位VDD/3、2×VDD/3の電位を印加可能に構成されている。
尚、電源電位VDDとグランド電位GNDとを生成する電位設定回路5a、5bに本実施形態の特徴部分を適用した実施形態を示すが、上述したVDD/3電位生成回路と2×VDD/3電位生成回路に対し、以下に説明する電位設定回路5a、5bの回路構成を同様に適用しても良い。
電位設定回路5aは、電流制限手段としての複数のPMOSトランジスタPA1〜PAyと、オペアンプOP1と、当該オペアンプOP1に接続されたMOSトランジスタTr1と、抵抗RrとコンデンサCrとを組み合わせた回路により構成されている。この回路構成では、オペアンプOP1の出力端子はMOSトランジスタTrのゲートに接続されており、位相補償用のコンデンサCrと抵抗Rrとを直列に閉帰還したボルテージフォロワ回路により構成されている。
PMOSトランジスタPA1〜PAyは、例えば互いにゲート幅が異なるように構成されており、制御回路2からの制御信号に応じてMOSトランジスタPA1〜PAyのオンオフ状態が調整されることによって入力端子INを通じて電源ノードN1側に供給する電流を制限するように構成されている。これらのPMOSトランジスタPA1〜PAyは、それぞれのゲート幅が基本幅の1倍、2倍、4倍、8倍、16倍と2の階乗倍となるように設定されることによって電流能力を調整可能に構成されており、それぞれのPMOSトランジスタPA1〜PAyのゲートにオン電圧が与えられると電位VDDの入力端子INから電流制限がかかった状態で電源ノードN1に通電するようになる。
電位設定回路5bは、電流制限手段としての複数のNMOSトランジスタNA1〜NAzと、オペアンプOP2と、当該オペアンプOP2に接続されたMOSトランジスタTr2と、抵抗Rr2とコンデンサCr2とを組み合わせた回路により構成されている。この回路構成では、オペアンプOP2の出力端子はMOSトランジスタTr2のゲートに接続されており、位相補償用のコンデンサCr2と抵抗Rr2とを直列に閉帰還したボルテージフォロワ回路によって構成されている。
NMOSトランジスタNA1〜NAzは、例えば互いにゲート幅が異なるように構成されており、制御回路2からの制御信号に応じてMOSトランジスタNA1〜NAzのオンオフ状態が調整されることによってグランドノードN2側から供給される電流が制限されるように構成されている。これらのNMOSトランジスタNA1〜NAzは、そのゲート幅が基本幅の1倍、2倍、4倍、8倍、16倍と2の階乗倍となるように設定されることによって電流能力を調整可能に構成されており、それぞれのNMOSトランジスタNA1〜NAzのゲートにオン電圧が与えられると、当該ゲート幅に応じた電流制限がかかった状態でグランドノードN2を通じて通電されるようになる。
このような構成を採用することで、当該トランジスタPA1〜PAy、NA1〜NAzのゲートに印加するデータに応じて、電流能力をXビット(本実施形態では5ビット)段階で調整することができる。なお、グランド側の電流制限機能は必要に応じて設ければ良い。
LCD制御回路2は、論理回路2a、レジスタ2b、シーケンサ8、セレクタ9およびセレクト値を格納するレジスタ10を具備して構成されている。セグメントレジスタ6は液晶表示器4に所定の表示パターンを表示するためのデータがバス7から送信される。レジスタ2bには、セグメントレジスタ6から所定のタイミングでデータが転送される。論理回路2aは、レジスタ2bに記憶されたデータに基づいて駆動回路3のスイッチング素子(MOSトランジスタMPS0〜MPSn、MNS0〜MNSn、MPC0〜MPC3、MNC0〜MNC3)をオンオフ切替し、セグメントラインSEG0〜SEGnの電位およびコモンラインCOM0〜COM3に与えられる各電位が調整されるように構成されている。
図1に示すように、LCD制御回路2は、カウンタ機能によりセグメントラインSEGを同時に切替える個数を算出し、この個数情報をシーケンサ8のコモンライン切替制御タイミング間においてセレクタ9により切替えてデータレジスタ10に格納し、当該レジスタ10に格納された個数情報に基づいて電流制限用のMOSトランジスタPA1〜PAyのゲートに制御信号を印加し、当該トランジスタPA1〜PAyの通電電流を制限するように構成されている。
またこれと同時に、図2に示すように、LCD制御回路2は、個数情報をデータレジスタ11にも格納し、当該レジスタ11に格納された個数情報に基づいてNOTゲート12を介して電流制限用のMOSトランジスタNA1〜NAzのゲートに制御信号を印加し、当該MOSトランジスタNA1〜NAzの通電電流を制限するように構成されている。
上記構成の作用について説明する。
ここで、各液晶セグメント4aに与えられる駆動電位例を説明する。液晶セグメント4aは、セグメントラインSEGとコモンラインCOMとの間に2×VDD/3の電圧が印加されると点灯し、セグメントラインSEGとコモンラインCOMとの間に1×VDD/3以下の電圧が印加されると消灯する。
ここで、各液晶セグメント4aに与えられる駆動電位例を説明する。液晶セグメント4aは、セグメントラインSEGとコモンラインCOMとの間に2×VDD/3の電圧が印加されると点灯し、セグメントラインSEGとコモンラインCOMとの間に1×VDD/3以下の電圧が印加されると消灯する。
図5は、クロック信号とセグメントラインに与えられる電位との関係を概略的に示している。LCD制御回路2には数MHz(例えば4MHz、または8MHz)のクロック信号CLKが入力されており、この入力クロック信号を分周することで駆動回路3に与える電位切替タイミングを制御している。制御回路2は、セグメントラインSEGの電位を所定周波数f(例えば100Hz)ごとに切り替えて印加する。
図6(a)は、コモンラインCOM0〜COM3をすべてオフするときのセグメントラインSEGの電位制御波形を示しており、図6(b)はコモンラインCOM3のみをオンしたときに少なくとも2以上のセグメントラインをオンするときの電位制御波形を概略的に示している。
これらの図6(a)の電位制御波形例に示すように、例えば全消灯するときにはコモンラインCOMを全てオフとし、セグメントラインSEGの電位をVDD/3、2×VDD/3の何れかの電位で切り替えると、セグメントラインSEG−コモンラインCOM間にはVDD/3以下の電圧が印加されるようになり全周期において消灯する。
また、液晶セグメント4aを構成する容量性負荷C0、C1、C2に電圧を印加する場合には、図6(b)に示すように、論理回路2aは、コモンラインCOM3にVDD/3からVDDに電位を変化させると同時に、複数のセグメントラインSEG0、SEG1、SEG2の印加電位として2×VDD/3からグランド電位GNDに変化設定させる。
この場合、液晶セグメント4aの点灯個数に応じて駆動回路3を構成するMOSトランジスタのスイッチング個数も変化する。図1に示すように、制御回路2内では、コモンラインCOM0〜COM3とセグメントラインSEG0〜SEGnとを対応付けて点灯/消灯パターンがレジスタ2bに配列記憶されている。論理回路2aはこのレジスタ2bの記憶情報に基づいて駆動回路3のゲートに制御信号として印加する。
例えば、コモンラインCOM3をオンするときの図6(b)に示す切替タイミングにおいては、制御回路2を構成する論理回路2aは、セグメントラインSEG0、SEG1、SEGnを同時にグランド電位GNDに設定するため、MOSトランジスタMPS0、MPS1、MPSnをオフすると同時にMOSトランジスタMNS0、MNS1、MNSnをオンするように制御する。
また、これと同時に、論理回路2aは、コモンラインCOM3を電位VDDに設定するため、MOSトランジスタMPC0、MPC1、MPCnをオンすると同時にMOSトランジスタMNC0、MNC1、MNCnをオフするように制御する。すると、対象となる液晶セグメント4a(容量性負荷C0、C1、Cn)間の電圧が高くなるため、複数の対象液晶セグメント4a(容量性負荷C0、C1、Cn)が点灯するようになる。
このように、セグメント4aの両端の印加電位が特に逆方向に急峻に変化すると、特に液晶セグメント4aが容量性負荷となっているため、電源ノードN1およびグランドノードN2にスパイク(リップル)ノイズが重畳する。
図7(a)および図7(b)は、このスパイクノイズの発生状態を模式的に示している。この図7(a)は本実施形態の構成を適用した場合の波形例を示しており、図7(b)は従来例の構成を適用した場合の波形例を示している。
電流制限なしの基本的な電源回路をノードN1−N2間に構成した場合には、図7(b)に示すように、ノイズはスイッチング個数が増加するにしたがってノイズピーク電圧も増加し、当該ピーク電圧はセグメントラインSEGの切替個数に比例して増加することが確認されている。図7(b)に示すように、同時切替個数が2個の場合ΔV1、同時切替個数が3個の場合ΔV2(>ΔV1)となることが確認されている。複数の容量性負荷C1〜Cnを適用すると、これらの容量性負荷C1〜Cnに通電する通電切替タイミングにおいて電源回路が供給する電圧にノイズを発生させてしまう。すると、スパイク(リップル)ノイズが液晶の表示状態に悪影響を引き起こす虞がある。
そこで、本実施形態の構成では、セグメントラインSEGを同時に切替える個数を算出し、この個数情報をCOMシーケンサ8およびセレクタ9により切替えてデータレジスタ10に格納し、当該レジスタ10に格納された個数情報に基づいて電流制限用のMOSトランジスタPA1〜PAmによる制限電流を制御する。図6(b)に示す切替制御を行う場合には、コモンラインCOM3に対応するセグメントラインSEGが3個となっているため、基本電流値の3倍までの電流の制限を行うように制御する。
また、これと同時に、図2に示すように、制御回路2は、対象となる例えばコモンラインCOM3の個数情報をデータレジスタ11にも格納し、当該レジスタ11に格納された個数情報に基づいて電流制限用のMOSトランジスタNA1〜NAzによる制限電流を制御する。このように、電流制限制御が行われた状態で論理回路2aが駆動回路3に制御信号を与えてMOSトランジスタをオンオフ切替えする。図6(b)に示す切替制御を行う場合には、コモンラインCOM3に対応するセグメントラインSEGの同時切替個数が3個となっているため、基本電流値の3倍までの電流の制限を行うように制御する。
すなわち、電源電位VDDの設定側にもグランド電位GNDの設定側にも、電位設定回路5a、5bによる電流制限機能が設けられる。このため電流変動量が小さくなる。したがって、図7(a)に示すように、電源ノードN1およびグランドノードN2の変動電位も電流制限機能を設けていない構成に比較して少なくなる。これにより、液晶セグメント4aの表示状態を良好に保つことができる。
本実施形態によれば、LCD制御回路2が電圧供給回路5に切替制御タイミング信号および液晶セグメント4aの切替個数信号を与えると、電圧供給回路5は、当該切替制御タイミング間において液晶セグメント4aの同時切替個数に応じて電源電位VDDのノードN1およびグランド電位GNDのノードN2を通じて流れる電流をMOSトランジスタPA1〜PAy、NA1〜NAzの電流制限機能によって制限するため、当該液晶セグメント4aの容量性負荷C0〜Cnの両端のセグメントラインSEGおよびコモンラインCOMに電位を印加するときに生じやすいスパイク(リップル)ノイズによる電源電圧変動を抑制することができ、液晶セグメント4aの点灯/消去状態が複数態様設けられていたとしてもスパイクノイズのばらつきを抑制できるようになる。
また、電位設定回路5a、5bは、それぞれ、電源電位VDD側、グランド電位GND側の電流通電経路に電流制限回路を設けているため、電流制限機能が電源VDD側、グランドGND側の双方に設けられることになり、より電流制限機能を良好に保つことができる。
(他の実施形態)
本発明は、上記実施形態に限定されるものではなく、例えば、以下に示す変形または拡張が可能である。
前述では、電源電位VDD、グランド電位GNDを印加するための回路に適用した実施形態を示したが、VDD/3、2×VDD/3の電位を印加するための回路に適用できる。
本発明は、上記実施形態に限定されるものではなく、例えば、以下に示す変形または拡張が可能である。
前述では、電源電位VDD、グランド電位GNDを印加するための回路に適用した実施形態を示したが、VDD/3、2×VDD/3の電位を印加するための回路に適用できる。
容量性負荷C0〜Cnの両端に対し互いに逆方向に電位を変化させるように駆動回路3a、3bを設けた実施形態を示したが、一方のラインの電位を固定して負荷の他方のみの電位を変動させて調整するような回路構成に適用しても良い。
有機EL、無機ELなどを適用した表示装置に供給するための電源回路に適用しても良い。
有機EL、無機ELなどを適用した表示装置に供給するための電源回路に適用しても良い。
図面中、1は表示装置、2はLCD制御回路、3は駆動回路、4は液晶表示器(表示器)、4aは液晶セグメント、5は電圧供給回路(電位設定回路)、C0〜Cnは容量性負荷、SEG(SEG0〜SEGn)はセグメントライン、COM(COM0〜COM3)はコモンライン、PA1〜PAyはPMOSトランジスタ、NA1〜NAzはNMOSトランジスタを示す。
Claims (4)
- 複数の容量性負荷を備えた表示器を駆動するための駆動回路に電圧を供給する電圧供給回路を備え、
前記電圧供給回路は、前記複数の容量性負荷のうち前記駆動回路が同一タイミングで駆動する容量性負荷の個数に応じて、前記容量性負荷に電圧を印加するときに当該電圧印加ノードを通じて流れる電流を制限する電流制限手段を備えたことを特徴とする表示器駆動用電圧供給回路。 - 複数の容量性負荷の一端側に接続された第1の駆動回路に電位を印加すると共に、前記複数の容量性負荷の他端側に接続された第2の駆動回路に電位を印加する電圧供給回路を備え、
前記電圧供給回路は、前記複数の容量性負荷のうち前記第1および第2の駆動回路が同一タイミングで容量性負荷の一端側および他端側に互いに逆方向に急峻な変動電位を印加することによって駆動する容量性負荷の個数に応じて、前記容量性負荷の一端側および他端側にそれぞれ電位を印加するときに当該電位印加ノードを通じて流れる電流を制限する電流制限手段を備えたことを特徴とする表示器駆動用電圧供給回路。 - 前記電圧供給回路は、前記駆動回路に複数の互いに異なる電位を印加し、
前記電流制限手段は、前記電圧供給回路が複数の電位を前記容量性負荷に印加する複数のノードのうち少なくとも2ノード以上に設けられていることを特徴とする請求項1または2記載の表示器駆動用電圧供給回路。 - 液晶、EL(Electro Luminescence)等の表示器を駆動するための駆動回路に電源を供給することを特徴とする請求項1ないし3の何れかに記載の表示器駆動用電圧供給回路。
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN111052211A (zh) * | 2017-09-05 | 2020-04-21 | 株式会社电装 | 液晶面板的驱动电路以及液晶显示装置 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05216439A (ja) * | 1992-02-07 | 1993-08-27 | Hitachi Ltd | 液晶の多階調駆動回路 |
JP2002372958A (ja) * | 2001-04-10 | 2002-12-26 | Hitachi Ltd | 表示装置及び表示駆動装置 |
JP2003216118A (ja) * | 2002-01-23 | 2003-07-30 | Matsushita Electric Ind Co Ltd | マトリックス型表示装置 |
JP2006139290A (ja) * | 2005-11-21 | 2006-06-01 | Matsushita Electric Ind Co Ltd | 表示装置用ドライバ |
JP2006292899A (ja) * | 2005-04-07 | 2006-10-26 | Nec Electronics Corp | 液晶表示装置、液晶ドライバ、及び液晶表示パネルの駆動方法 |
-
2007
- 2007-11-08 JP JP2007290745A patent/JP2009116168A/ja active Pending
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05216439A (ja) * | 1992-02-07 | 1993-08-27 | Hitachi Ltd | 液晶の多階調駆動回路 |
JP2002372958A (ja) * | 2001-04-10 | 2002-12-26 | Hitachi Ltd | 表示装置及び表示駆動装置 |
JP2003216118A (ja) * | 2002-01-23 | 2003-07-30 | Matsushita Electric Ind Co Ltd | マトリックス型表示装置 |
JP2006292899A (ja) * | 2005-04-07 | 2006-10-26 | Nec Electronics Corp | 液晶表示装置、液晶ドライバ、及び液晶表示パネルの駆動方法 |
JP2006139290A (ja) * | 2005-11-21 | 2006-06-01 | Matsushita Electric Ind Co Ltd | 表示装置用ドライバ |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN111052211A (zh) * | 2017-09-05 | 2020-04-21 | 株式会社电装 | 液晶面板的驱动电路以及液晶显示装置 |
CN111052211B (zh) * | 2017-09-05 | 2023-01-17 | 株式会社电装 | 液晶面板的驱动电路以及液晶显示装置 |
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