JP2002156952A - マルチフォーマットアクティブマトリクスディスプレイ - Google Patents
マルチフォーマットアクティブマトリクスディスプレイInfo
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Abstract
(57)【要約】
【課題】 少ない情報量のデータをディスプレイに表示
する際の消費電力を低減する、デジタルデータ駆動装置
のアーキテクチャーを提供する。 【解決手段】 本発明のマルチフォーマットサンプリン
グレジスタは、高解像度モードまたは低解像度モードの
いずれかで動作するように構成され、少なくとも（ｎ＋
ｍ）ビットを含み、該ディスプレイの画素のスイッチン
グレベルを示すデジタル入力を受け取るように構成され
るサンプラー入力手段と、それぞれｍ、ｎ個のサンプリ
ング回路を備える第１、第２のサンプラーと、該第２の
サンプラーを該低解像度モードにおいてオフにし、該サ
ンプリングレジスタが動作する場合、該第２のサンプラ
ーが、電力消費を大幅に低減するように構成された第２
のサンプラースイッチとを備える。
する際の消費電力を低減する、デジタルデータ駆動装置
のアーキテクチャーを提供する。 【解決手段】 本発明のマルチフォーマットサンプリン
グレジスタは、高解像度モードまたは低解像度モードの
いずれかで動作するように構成され、少なくとも（ｎ＋
ｍ）ビットを含み、該ディスプレイの画素のスイッチン
グレベルを示すデジタル入力を受け取るように構成され
るサンプラー入力手段と、それぞれｍ、ｎ個のサンプリ
ング回路を備える第１、第２のサンプラーと、該第２の
サンプラーを該低解像度モードにおいてオフにし、該サ
ンプリングレジスタが動作する場合、該第２のサンプラ
ーが、電力消費を大幅に低減するように構成された第２
のサンプラースイッチとを備える。
Description
【０００１】
【発明の属する技術分野】本発明は、マルチフォーマッ
トアクティブマトリクスディスプレイ、およびマルチフ
ォーマットアクティブマトリクスディスプレイと共に用
いられるマルチフォーマットデバイスに関する。
トアクティブマトリクスディスプレイ、およびマルチフ
ォーマットアクティブマトリクスディスプレイと共に用
いられるマルチフォーマットデバイスに関する。
【０００２】本発明は、アクティブマトリクスディスプ
レイをコントロールする、マルチフォーマットデータド
ライバを提供する。ドライバの回路は、直接結合によっ
て、またはフレキシブルな回路接続を介してアクティブ
マトリクスディスプレイに接続された、ディスクリート
ドライバ集積回路において実現され得る。この場合、回
路は、ほとんど常に、結晶シリコンから製造される。あ
るいは、回路は、同じ処理ステップを用いて、アクティ
ブマトリクスデバイスと同じ基板上に集積され得る。こ
のタイプのデバイスは、薄膜トランジスタ（ＴＦＴ）、
特に、低温および高温ポリシリコントランジスタを含
む。本発明は、データが様々なフォーマットでディスプ
レイに供給され得、ディスプレイの電力消費を最小化す
る必要がある携帯用機器のディスプレイに、直接に適用
可能である。
レイをコントロールする、マルチフォーマットデータド
ライバを提供する。ドライバの回路は、直接結合によっ
て、またはフレキシブルな回路接続を介してアクティブ
マトリクスディスプレイに接続された、ディスクリート
ドライバ集積回路において実現され得る。この場合、回
路は、ほとんど常に、結晶シリコンから製造される。あ
るいは、回路は、同じ処理ステップを用いて、アクティ
ブマトリクスデバイスと同じ基板上に集積され得る。こ
のタイプのデバイスは、薄膜トランジスタ（ＴＦＴ）、
特に、低温および高温ポリシリコントランジスタを含
む。本発明は、データが様々なフォーマットでディスプ
レイに供給され得、ディスプレイの電力消費を最小化す
る必要がある携帯用機器のディスプレイに、直接に適用
可能である。
【０００３】
【従来の技術】図１に、Ｎ行およびＭ列の画素から構成
される、典型的なアクティブマトリクス液晶（ＬＣ）デ
ィスプレイ２を示す。アクティブマトリクスディスプレ
イ１２の周辺のボックスは、ディスプレイドライバ電子
装置を示す。デジタルデータラインドライバ４および走
査ラインドライバ６の結合された機能によって、アナロ
グデータ電圧がデジタル画像データソースからＬＣ画素
の電極８に提供される。
される、典型的なアクティブマトリクス液晶（ＬＣ）デ
ィスプレイ２を示す。アクティブマトリクスディスプレ
イ１２の周辺のボックスは、ディスプレイドライバ電子
装置を示す。デジタルデータラインドライバ４および走
査ラインドライバ６の結合された機能によって、アナロ
グデータ電圧がデジタル画像データソースからＬＣ画素
の電極８に提供される。
【０００４】デジタルデータドライバ４は、典型的に
は、ＬＣコントローラ集積回路（図示せず）から、画像
データを受信する。画像データに加えて、ドライバ４
は、クロック信号、フレームおよびライン同期信号のよ
うな、コントロールおよびタイミング信号も受信する。
画像データは、通常、一度に一本のラインで、デジタル
データドライバ４に送信され、各ラインは、ディスプレ
イの画素の水平ラインの必要な表示状態に対応する。デ
ジタルデータドライバ４は、図１に示すように、入力レ
ジスタ１０のアレイを含む。画像データのラインがドラ
イバ４に送信されるので、各データ要素は、入力レジス
タ１０のうちの１つに読み込まれる。入力レジスタ１０
をアクティブにするサンプリングパルスは、タイミング
発生器１２によって発生される。
は、ＬＣコントローラ集積回路（図示せず）から、画像
データを受信する。画像データに加えて、ドライバ４
は、クロック信号、フレームおよびライン同期信号のよ
うな、コントロールおよびタイミング信号も受信する。
画像データは、通常、一度に一本のラインで、デジタル
データドライバ４に送信され、各ラインは、ディスプレ
イの画素の水平ラインの必要な表示状態に対応する。デ
ジタルデータドライバ４は、図１に示すように、入力レ
ジスタ１０のアレイを含む。画像データのラインがドラ
イバ４に送信されるので、各データ要素は、入力レジス
タ１０のうちの１つに読み込まれる。入力レジスタ１０
をアクティブにするサンプリングパルスは、タイミング
発生器１２によって発生される。
【０００５】画像データのライン全体が入力レジスタ１
０によってサンプリングされた後、データは、格納レジ
スタ１６のアレイに送信される。画像データの次のライ
ンが、ドライバ４に送信される間、格納レジスタ１６内
のデータは、デジタル−アナログ変換器回路１８に供給
される。
０によってサンプリングされた後、データは、格納レジ
スタ１６のアレイに送信される。画像データの次のライ
ンが、ドライバ４に送信される間、格納レジスタ１６内
のデータは、デジタル−アナログ変換器回路１８に供給
される。
【０００６】
【発明が解決しようとする課題】デジタル−アナログ変
換動作は、液晶電圧／光透過特性を補償するように、非
線形であり得る。この変換は、ガンマ補正として、公知
である。あるいは、ＬＣコントローラ（図示せず）は、
ガンマ補正を支持し得、この場合、デジタルデータドラ
イバ４内のデジタル−アナログ変換は、線形動作であ
る。変換器１８の出力は、アクティブマトリクスのソー
スライン２０（すなわち、データライン）をチャージ
し、走査ドライバ６は、どの行の画素が画素ＴＦＴ２２
を通じてソースライン２０からチャージされているかを
コントロールする。
換動作は、液晶電圧／光透過特性を補償するように、非
線形であり得る。この変換は、ガンマ補正として、公知
である。あるいは、ＬＣコントローラ（図示せず）は、
ガンマ補正を支持し得、この場合、デジタルデータドラ
イバ４内のデジタル−アナログ変換は、線形動作であ
る。変換器１８の出力は、アクティブマトリクスのソー
スライン２０（すなわち、データライン）をチャージ
し、走査ドライバ６は、どの行の画素が画素ＴＦＴ２２
を通じてソースライン２０からチャージされているかを
コントロールする。
【０００７】図２は、典型的なねじれネマチック液晶画
素の電極電圧について示されたグラフである。液晶アク
ティブマトリクスディスプレイのガンマ補正は、画素非
線形入力電圧／光変調特性を補償する工程を含む。デジ
タル入力における均等な変化が、光透過における均等な
変化に対応するように非線形性を解除するため、変換回
路は、図２に示す関数の正確な逆関数を実現する必要が
ある。この逆関数を、図３のグラフにおいて破線で示
す。ｘ軸はデジタル入力であり（この例においては、６
ビットが示される）、ｙ軸は、デジタル−アナログ変換
器の出力からの、必要とされるアナログ電圧を示す。
素の電極電圧について示されたグラフである。液晶アク
ティブマトリクスディスプレイのガンマ補正は、画素非
線形入力電圧／光変調特性を補償する工程を含む。デジ
タル入力における均等な変化が、光透過における均等な
変化に対応するように非線形性を解除するため、変換回
路は、図２に示す関数の正確な逆関数を実現する必要が
ある。この逆関数を、図３のグラフにおいて破線で示
す。ｘ軸はデジタル入力であり（この例においては、６
ビットが示される）、ｙ軸は、デジタル−アナログ変換
器の出力からの、必要とされるアナログ電圧を示す。
【０００８】ガンマ補正を実現する、２つの主な方法が
ある。第１の方法は、図４ａに示すように、純粋なデジ
タル変換を含む。ＲＡＭまたはＲＯＭ回路２４は、（ｎ
＋ｍ）ビットを有するデジタル入力を受け取り、正確さ
を保つため、入力より多い数のビットを有し得る出力を
発生する。これらのビットは、接続された線形デジタル
−アナログ変換器２６に供給される場合、アナログ出力
が、入力に対して所望の応答を有するように、所望の逆
関数を反映する。
ある。第１の方法は、図４ａに示すように、純粋なデジ
タル変換を含む。ＲＡＭまたはＲＯＭ回路２４は、（ｎ
＋ｍ）ビットを有するデジタル入力を受け取り、正確さ
を保つため、入力より多い数のビットを有し得る出力を
発生する。これらのビットは、接続された線形デジタル
−アナログ変換器２６に供給される場合、アナログ出力
が、入力に対して所望の応答を有するように、所望の逆
関数を反映する。
【０００９】第２の方法は、図４ｂに示すように、非線
形２段デジタル−アナログ変換器２８によるガンマ補正
を含む。ガンマ補正のこの手段は、以下で、より詳細に
説明される。
形２段デジタル−アナログ変換器２８によるガンマ補正
を含む。ガンマ補正のこの手段は、以下で、より詳細に
説明される。
【００１０】図４ｂにおいて、デジタル−アナログ変換
器（ＤＡＣ）２８は、２つの段から構成される。第１段
ＤＡＣ３０は、ｍ個の最上位ビット（ＭＳＢ）を受信
し、第２段ＤＡＣ３２は、ｎ個の最下位ビット（ＬＳ
Ｂ）を受信する。０〜２mのデジタル入力の各々に対応
する基準電圧ＶＲは、第１の段ＤＡＣ３０に供給され
る。これらの基準電圧は、図４ｂにおいて、ＶＲ（０：
２m）によって示される。ＭＳＢは、ｍビット対２mライ
ン復号器３０によって、第１段において復号され、その
結果を用いることによって、２m＋１ガンマ補正基準電
圧、ＶＲ（０：２m）のうちいずれかの電圧が、変換器
２８の第２段ＤＡＣ３２に供給されるかを選択する。第
２段ＤＡＣ３２に供給される２つの基準電圧ＶＲは、図
４ｂに示すＶＬおよびＶＨ電圧である。
器（ＤＡＣ）２８は、２つの段から構成される。第１段
ＤＡＣ３０は、ｍ個の最上位ビット（ＭＳＢ）を受信
し、第２段ＤＡＣ３２は、ｎ個の最下位ビット（ＬＳ
Ｂ）を受信する。０〜２mのデジタル入力の各々に対応
する基準電圧ＶＲは、第１の段ＤＡＣ３０に供給され
る。これらの基準電圧は、図４ｂにおいて、ＶＲ（０：
２m）によって示される。ＭＳＢは、ｍビット対２mライ
ン復号器３０によって、第１段において復号され、その
結果を用いることによって、２m＋１ガンマ補正基準電
圧、ＶＲ（０：２m）のうちいずれかの電圧が、変換器
２８の第２段ＤＡＣ３２に供給されるかを選択する。第
２段ＤＡＣ３２に供給される２つの基準電圧ＶＲは、図
４ｂに示すＶＬおよびＶＨ電圧である。
【００１１】第２段ＤＡＣ３２において、ｎ個のＬＳＢ
が用いられて、ＶＬおよびＶＨによって規定される制限
内で、線形デジタル−アナログ変換が行われる。第２段
デジタル−アナログ変換器３２は、典型的には、コンデ
ンサまたは抵抗器、およびスイッチから組み立てられ
る。通常、映像またはソースラインロードのキャパシタ
ンスが高いので、バッファ回路３４は、通常、ＤＡＣ回
路の出力で用いられる。その後、バッファ回路のスルー
レートおよび整定時間は、所望のビット精度を得るため
に必要な最小の変換時間を規定する。スルーレートは、
バッファの出力電圧の変化の最大レートであり、Ｖ／ｓ
の単位を有する。
が用いられて、ＶＬおよびＶＨによって規定される制限
内で、線形デジタル−アナログ変換が行われる。第２段
デジタル−アナログ変換器３２は、典型的には、コンデ
ンサまたは抵抗器、およびスイッチから組み立てられ
る。通常、映像またはソースラインロードのキャパシタ
ンスが高いので、バッファ回路３４は、通常、ＤＡＣ回
路の出力で用いられる。その後、バッファ回路のスルー
レートおよび整定時間は、所望のビット精度を得るため
に必要な最小の変換時間を規定する。スルーレートは、
バッファの出力電圧の変化の最大レートであり、Ｖ／ｓ
の単位を有する。
【００１２】図３のグラフに、このような変換器回路に
よって提供される６ビット変換について、一例を示す。
この特定の例において、ｎ＝３およびｍ＝３である。実
線によって、実際の出力が、所望の出力（点線）の区分
的線形近似であり、ガンマ補正基準電圧が、線形要素片
の端点を規定することを示す。
よって提供される６ビット変換について、一例を示す。
この特定の例において、ｎ＝３およびｍ＝３である。実
線によって、実際の出力が、所望の出力（点線）の区分
的線形近似であり、ガンマ補正基準電圧が、線形要素片
の端点を規定することを示す。
【００１３】図５に、より短い変換時間で動作する、公
知の改良された２段非線形デジタル−アナログ変換器３
６を示す（英国特許出願第００１１０１５．５号を参
照）。図４ｂと比較すると、改良された回路は、オーバ
ーラップしないクロック位相Ф 1およびФ2（図６に示
す）で動作する２つのスイッチを含む。プレチャージス
イッチを示す第１のスイッチ３８は、選択された基準電
圧ＶＬが、位相Ф1で、出力ロード４０を直接チャージ
することを可能にする。絶縁スイッチと呼ばれる第２の
スイッチ４２は、Ф1期間の間、開いているので、バッ
ファ出力は、ロード４０から絶縁される。ＶＬが基準電
源であるので、ロードは、プレチャージスイッチ抵抗お
よびロードキャパシタンスによって規定される時定数を
有する最終的な所望される値のｎビット内で速やかにチ
ャージされる。
知の改良された２段非線形デジタル−アナログ変換器３
６を示す（英国特許出願第００１１０１５．５号を参
照）。図４ｂと比較すると、改良された回路は、オーバ
ーラップしないクロック位相Ф 1およびФ2（図６に示
す）で動作する２つのスイッチを含む。プレチャージス
イッチを示す第１のスイッチ３８は、選択された基準電
圧ＶＬが、位相Ф1で、出力ロード４０を直接チャージ
することを可能にする。絶縁スイッチと呼ばれる第２の
スイッチ４２は、Ф1期間の間、開いているので、バッ
ファ出力は、ロード４０から絶縁される。ＶＬが基準電
源であるので、ロードは、プレチャージスイッチ抵抗お
よびロードキャパシタンスによって規定される時定数を
有する最終的な所望される値のｎビット内で速やかにチ
ャージされる。
【００１４】Ф2の間、プレチャージスイッチ３８は開
いており、バッファ３４は、デジタル−アナログ変換器
３６から、ロード４０に、（ｍ＋ｎ）ビットアナログを
適用する。このとき、ロード４０は、既に、最終的な所
望される値のｎビット内に、チャージされており、従っ
て、バッファ出力は、この目標に、より早く到達し得
る。この回路と図４ｂの１つとの間の変換時間の比較
を、図６に示す。ここで、上下のグラフは、それぞれ、
図４ｂおよび図５の回路の電圧出力を示す。
いており、バッファ３４は、デジタル−アナログ変換器
３６から、ロード４０に、（ｍ＋ｎ）ビットアナログを
適用する。このとき、ロード４０は、既に、最終的な所
望される値のｎビット内に、チャージされており、従っ
て、バッファ出力は、この目標に、より早く到達し得
る。この回路と図４ｂの１つとの間の変換時間の比較
を、図６に示す。ここで、上下のグラフは、それぞれ、
図４ｂおよび図５の回路の電圧出力を示す。
【００１５】図１に示す、入力レジスタ１０内のサンプ
リング回路および格納レジスタ１６の設計は、集積化プ
ロセス技術に大きく依存して変更され得る。これは、サ
ンプリング回路への供給電圧がプロセスに依存する要因
であることが原因であるが、電力消費を考慮すると、デ
ジタル入力およびコントロール信号が低電圧ロジック、
例えば、０．０Ｖのロジックローおよび１．０Ｖ〜５．
０Ｖのロジックハイであることが望ましい。
リング回路および格納レジスタ１６の設計は、集積化プ
ロセス技術に大きく依存して変更され得る。これは、サ
ンプリング回路への供給電圧がプロセスに依存する要因
であることが原因であるが、電力消費を考慮すると、デ
ジタル入力およびコントロール信号が低電圧ロジック、
例えば、０．０Ｖのロジックローおよび１．０Ｖ〜５．
０Ｖのロジックハイであることが望ましい。
【００１６】結晶シリコン集積回路ドライバの場合、供
給電圧はロジック入力レベルと同じであるが、サンプリ
ング回路の設計は、例えば、標準Ｄ型ラッチまたはフリ
ップフロップが用いられ得るなど、より単純である。ポ
リシリコン（または他のＴＦＴ）集積ドライバの場合、
より高いデバイス閾値電圧が、入力ロジックレベルより
かなり高い電源電圧を保証し得る。例えば、ｖｄｄは、
５．０Ｖ〜１５．０Ｖの間のいずれかであり得る。電圧
レベルがシフトしていることを意味する入力と電源との
間の電圧の不均衡は、サンプリング回路の範囲内にある
ことが必要とされる。
給電圧はロジック入力レベルと同じであるが、サンプリ
ング回路の設計は、例えば、標準Ｄ型ラッチまたはフリ
ップフロップが用いられ得るなど、より単純である。ポ
リシリコン（または他のＴＦＴ）集積ドライバの場合、
より高いデバイス閾値電圧が、入力ロジックレベルより
かなり高い電源電圧を保証し得る。例えば、ｖｄｄは、
５．０Ｖ〜１５．０Ｖの間のいずれかであり得る。電圧
レベルがシフトしていることを意味する入力と電源との
間の電圧の不均衡は、サンプリング回路の範囲内にある
ことが必要とされる。
【００１７】図７に、従来技術による、電源電圧ｖｄｄ
より大幅に低い、入力ロジック信号のサンプリングに適
切なサンプリング回路４２（英国特許出願第０００５９
８５．７号参照）を示す。サンプルコントロール信号が
ハイ（ｖｄｄ）である場合、出力は、入力信号の、レベ
ルシフトされた等価ロジックである。サンプルコントロ
ール信号がロー（ｖｓｓ）である場合、出力はラッチさ
れる。回路４２は、２つのサブ回路に分割され得る。レ
ベルシフトするサブ回路は、デバイスＭ３〜Ｍ７で構成
され、ラッチするサブ回路は、デバイスＭ８〜Ｍ１３で
構成される。
より大幅に低い、入力ロジック信号のサンプリングに適
切なサンプリング回路４２（英国特許出願第０００５９
８５．７号参照）を示す。サンプルコントロール信号が
ハイ（ｖｄｄ）である場合、出力は、入力信号の、レベ
ルシフトされた等価ロジックである。サンプルコントロ
ール信号がロー（ｖｓｓ）である場合、出力はラッチさ
れる。回路４２は、２つのサブ回路に分割され得る。レ
ベルシフトするサブ回路は、デバイスＭ３〜Ｍ７で構成
され、ラッチするサブ回路は、デバイスＭ８〜Ｍ１３で
構成される。
【００１８】レベルシフトサブ回路は、サンプルがハイ
である場合に、アクティブ化される。Ｐ型デバイスＭ４
およびＭ６はオンにされ、Ｎ型デバイスＭ３はオフにさ
れる。トランジスタＭ４およびＭ５は、ｖｄｄと基準電
圧ｖｒｅｆ（ｖｓｓであり得る）との間で直列に接続さ
れ、トランジスタＭ７のゲートで、バイアス電圧を共に
発生する。デバイスＭ７は、ソース端子が入力であり、
ロードデバイスＭ６に接続されたドレイン端子が出力で
ある、共通ゲートアンプとして構成される。注意深くデ
バイスをスケーリングし、ｖｒｅｆを選択することによ
って、出力は、入力の、レベルシフトされた等価ロジッ
クになる。等価ロジックは、ほぼ供給レールまで振動す
る。ラッチするサブ回路は、サンプルがローである（デ
バイスＭ８およびＭ１１がオンである）場合、アクティ
ブ化され、交差接続されたインバータＭ９／Ｍ１０およ
びＭ１２／Ｍ１３によって、出力のロジック状態が格納
される。
である場合に、アクティブ化される。Ｐ型デバイスＭ４
およびＭ６はオンにされ、Ｎ型デバイスＭ３はオフにさ
れる。トランジスタＭ４およびＭ５は、ｖｄｄと基準電
圧ｖｒｅｆ（ｖｓｓであり得る）との間で直列に接続さ
れ、トランジスタＭ７のゲートで、バイアス電圧を共に
発生する。デバイスＭ７は、ソース端子が入力であり、
ロードデバイスＭ６に接続されたドレイン端子が出力で
ある、共通ゲートアンプとして構成される。注意深くデ
バイスをスケーリングし、ｖｒｅｆを選択することによ
って、出力は、入力の、レベルシフトされた等価ロジッ
クになる。等価ロジックは、ほぼ供給レールまで振動す
る。ラッチするサブ回路は、サンプルがローである（デ
バイスＭ８およびＭ１１がオンである）場合、アクティ
ブ化され、交差接続されたインバータＭ９／Ｍ１０およ
びＭ１２／Ｍ１３によって、出力のロジック状態が格納
される。
【００１９】動作中、１つのサブ回路のみが、アクティ
ブ化され、出力ノードの状態をコントロールし、他のサ
ブ回路は非アクティブ化される。レベルシフトするサブ
回路がアクティブ化される場合、すなわち、サンプルが
ハイである場合、回路の電力消費が最も高いことに留意
することが重要である。これは、（Ｍ４およびＭ５を通
じて）ｖｄｄとｖｒｅｆとの間を、（Ｍ６およびＭ７を
通じて）ｖｄｄと入力との間を流れる電流に起因する。
ブ化され、出力ノードの状態をコントロールし、他のサ
ブ回路は非アクティブ化される。レベルシフトするサブ
回路がアクティブ化される場合、すなわち、サンプルが
ハイである場合、回路の電力消費が最も高いことに留意
することが重要である。これは、（Ｍ４およびＭ５を通
じて）ｖｄｄとｖｒｅｆとの間を、（Ｍ６およびＭ７を
通じて）ｖｄｄと入力との間を流れる電流に起因する。
【００２０】画面上の表示機能は、典型的には、映像デ
ータに、単純なテキストまたはグラフィカル情報を重ね
るために用いられる。一例は、それが選択される場合、
ＣＣＤから提供されるカメラ画像にスーパーインポーズ
されて見える、デジタルカメラの表示輝度設定であり得
る。この機能性は通常、図８に示すような汎用バージョ
ンのような、ＬＣコントローラ集積回路によって提供さ
れる。この「チップ」は、輝度およびクロミナンスフォ
ーマット、あるいはＲＧＢフォーマットのいずれかで、
入力映像データを受け取ることができ、アナログまたは
デジタルガンマ補正ＲＧＢのいずれかを、アクティブマ
トリクスディスプレイのＬＣデータドライバに供給す
る。ＳＲＡＭメモリ４４によって供給される任意の画面
上の表示データは、図示されるディスプレイミキサー回
路４６の映像データを上書きするために用いられる。本
発明によって、ＬＣデータドライバ回路に、この機能が
簡便に移動されることが可能になる。
ータに、単純なテキストまたはグラフィカル情報を重ね
るために用いられる。一例は、それが選択される場合、
ＣＣＤから提供されるカメラ画像にスーパーインポーズ
されて見える、デジタルカメラの表示輝度設定であり得
る。この機能性は通常、図８に示すような汎用バージョ
ンのような、ＬＣコントローラ集積回路によって提供さ
れる。この「チップ」は、輝度およびクロミナンスフォ
ーマット、あるいはＲＧＢフォーマットのいずれかで、
入力映像データを受け取ることができ、アナログまたは
デジタルガンマ補正ＲＧＢのいずれかを、アクティブマ
トリクスディスプレイのＬＣデータドライバに供給す
る。ＳＲＡＭメモリ４４によって供給される任意の画面
上の表示データは、図示されるディスプレイミキサー回
路４６の映像データを上書きするために用いられる。本
発明によって、ＬＣデータドライバ回路に、この機能が
簡便に移動されることが可能になる。
【００２１】
【課題を解決するための手段】本発明のマルチフォーマ
ットサンプリングレジスタは、アクティブマトリクスデ
ィスプレイのデータラインを駆動するデータドライバの
ためのマルチフォーマットサンプリングレジスタであっ
て、該マルチフォーマットサンプリングレジスタは、高
解像度モードまたは低解像度モードのいずれかで動作す
るように構成され、該マルチフォーマットサンプリング
レジスタは、（ａ）少なくとも（ｎ＋ｍ）ビットを含
み、該ディスプレイの画素のスイッチングレベルを示す
デジタル入力を受け取るように構成されるサンプラー入
力手段であって、ｎおよびｍが整数である、サンプラー
入力手段と、（ｂ）ｍ個のサンプリング回路を含む第１
のサンプラーであって、該サンプリング回路のそれぞれ
がｍビットの該デジタル入力のうちの１つをサンプルす
るように構成される、第１のサンプラーと、（ｃ）ｎ個
のサンプリング回路を含む第２のサンプラーであって、
該サンプリング回路のそれぞれがｎビットの該デジタル
入力のうちの１つをサンプルするように構成され、該ｍ
ビットは、該ｎビットよりずっと多い、第２のサンプラ
ーと、（ｄ）該第２のサンプラーを、該高解像度モード
においてをオンにし、該低解像度モードにおいてオフに
して、該低解像度モードにおいて動作する該サンプリン
グレジスタが動作する場合、該第２のサンプラーが、電
力を実質的に消費しないか、またはほとんど消費しない
ように構成された第２のサンプラースイッチとを備え
る。
ットサンプリングレジスタは、アクティブマトリクスデ
ィスプレイのデータラインを駆動するデータドライバの
ためのマルチフォーマットサンプリングレジスタであっ
て、該マルチフォーマットサンプリングレジスタは、高
解像度モードまたは低解像度モードのいずれかで動作す
るように構成され、該マルチフォーマットサンプリング
レジスタは、（ａ）少なくとも（ｎ＋ｍ）ビットを含
み、該ディスプレイの画素のスイッチングレベルを示す
デジタル入力を受け取るように構成されるサンプラー入
力手段であって、ｎおよびｍが整数である、サンプラー
入力手段と、（ｂ）ｍ個のサンプリング回路を含む第１
のサンプラーであって、該サンプリング回路のそれぞれ
がｍビットの該デジタル入力のうちの１つをサンプルす
るように構成される、第１のサンプラーと、（ｃ）ｎ個
のサンプリング回路を含む第２のサンプラーであって、
該サンプリング回路のそれぞれがｎビットの該デジタル
入力のうちの１つをサンプルするように構成され、該ｍ
ビットは、該ｎビットよりずっと多い、第２のサンプラ
ーと、（ｄ）該第２のサンプラーを、該高解像度モード
においてをオンにし、該低解像度モードにおいてオフに
して、該低解像度モードにおいて動作する該サンプリン
グレジスタが動作する場合、該第２のサンプラーが、電
力を実質的に消費しないか、またはほとんど消費しない
ように構成された第２のサンプラースイッチとを備え
る。
【００２２】本発明のマルチフォーマットサンプリング
レジスタは、前記第２のサンプラースイッチが、別個の
ｎビットフォーマットコントロール信号に応答してコン
トロールされ、該別個のｎビットフォーマットコントロ
ール信号は、該デジタル入力の該ｎビットを用いる必要
がある場合にアクティブ化されてもよい。
レジスタは、前記第２のサンプラースイッチが、別個の
ｎビットフォーマットコントロール信号に応答してコン
トロールされ、該別個のｎビットフォーマットコントロ
ール信号は、該デジタル入力の該ｎビットを用いる必要
がある場合にアクティブ化されてもよい。
【００２３】本発明のマルチフォーマットサンプリング
レジスタは、単一ビット入力をサンプリングするように
構成された、単一ビットサンプリング回路と、該単一ビ
ットサンプリング回路をオンまたはオフにスイッチする
ように構成された単一ビットスイッチとをさらに備えて
もよい。
レジスタは、単一ビット入力をサンプリングするように
構成された、単一ビットサンプリング回路と、該単一ビ
ットサンプリング回路をオンまたはオフにスイッチする
ように構成された単一ビットスイッチとをさらに備えて
もよい。
【００２４】本発明のマルチフォーマットサンプリング
レジスタは、前記単一ビット入力によって示されるオー
バーレイ情報が、単色で前記ディスプレイに表示される
オーバーレイモードにおいて動作することができ、前記
単一ビットスイッチが、該オーバーレイモードにおいて
該単一ビットサンプリング回路をオンにし、他の場合に
オフにするように構成されて、該サンプリングレジスタ
が該オーバーレイモードでない場合、該単一ビットサン
プリング回路が、電力を実質的に消費しないか、または
ほとんど消費しないようにしてもよい。
レジスタは、前記単一ビット入力によって示されるオー
バーレイ情報が、単色で前記ディスプレイに表示される
オーバーレイモードにおいて動作することができ、前記
単一ビットスイッチが、該オーバーレイモードにおいて
該単一ビットサンプリング回路をオンにし、他の場合に
オフにするように構成されて、該サンプリングレジスタ
が該オーバーレイモードでない場合、該単一ビットサン
プリング回路が、電力を実質的に消費しないか、または
ほとんど消費しないようにしてもよい。
【００２５】本発明のマルチフォーマットサンプリング
レジスタは、前記単一ビットスイッチが、別個の単一ビ
ットフォーマットコントロール信号に応答してコントロ
ールされ、該別個の単一ビットフォーマットコントロー
ル信号は、該単一ビット入力を用いる必要がある場合に
アクティブ化されてもよい。
レジスタは、前記単一ビットスイッチが、別個の単一ビ
ットフォーマットコントロール信号に応答してコントロ
ールされ、該別個の単一ビットフォーマットコントロー
ル信号は、該単一ビット入力を用いる必要がある場合に
アクティブ化されてもよい。
【００２６】本発明のマルチフォーマットサンプリング
レジスタは、前記ディスプレイの全ての画素が、前記単
一ビット入力によって示される２つの異なるスイッチレ
ベルのみに設定される、単一ビットディスプレイモード
において動作することができる、マルチフォーマットサ
ンプリングレジスタであって、前記単一ビットディスプ
レイモードにおいて前記第１のサンプラーをオフにする
ように構成された第１のサンプラースイッチをさらに備
え、前記第２のサンプラースイッチは、該単一ビットデ
ィスプレイモードにおいて前記第２のサンプラーをオフ
にされるように構成されて、該単一ビットディスプレイ
モードにおいて、該第１および第２のサンプラーが、電
力を実質的に消費しないか、またはほとんど消費しない
ようにしてもよい。
レジスタは、前記ディスプレイの全ての画素が、前記単
一ビット入力によって示される２つの異なるスイッチレ
ベルのみに設定される、単一ビットディスプレイモード
において動作することができる、マルチフォーマットサ
ンプリングレジスタであって、前記単一ビットディスプ
レイモードにおいて前記第１のサンプラーをオフにする
ように構成された第１のサンプラースイッチをさらに備
え、前記第２のサンプラースイッチは、該単一ビットデ
ィスプレイモードにおいて前記第２のサンプラーをオフ
にされるように構成されて、該単一ビットディスプレイ
モードにおいて、該第１および第２のサンプラーが、電
力を実質的に消費しないか、またはほとんど消費しない
ようにしてもよい。
【００２７】本発明のマルチフォーマットサンプリング
レジスタは、前記第１のサンプラースイッチが、別個の
ｍビットフォーマットコントロール信号に応答してコン
トロールされ、該別個のｍビットフォーマットコントロ
ール信号は、該デジタル入力のｍビットを用いる必要が
ある場合にアクティブ化されてもよい。
レジスタは、前記第１のサンプラースイッチが、別個の
ｍビットフォーマットコントロール信号に応答してコン
トロールされ、該別個のｍビットフォーマットコントロ
ール信号は、該デジタル入力のｍビットを用いる必要が
ある場合にアクティブ化されてもよい。
【００２８】本発明のマルチフォーマットデジタル−ア
ナログ変換器は、アクティブマトリクスディスプレイの
データラインを駆動するデータドライバのためのマルチ
フォーマットデジタル−アナログ変換器であって、該マ
ルチフォーマットデジタル−アナログ変換器は、低解像
度モードまたは高解像度モードのいずれかで動作するよ
うに構成され、該マルチフォーマットデジタル−アナロ
グ変換器は、（ａ）少なくとも（ｎ＋ｍ）ビットを含
み、該ディスプレイの画素のスイッチレベルを示すデジ
タル入力を受け取る変換器入力手段であって、ｎおよび
ｍが整数である、変換器入力手段と、（ｂ）該デジタル
入力のｍビットを受け取り、それぞれが該ｍビットの異
なる値に対応する（２m＋１）基準電圧を受け取るよう
に構成された復号器であって、それぞれ、より低い復号
器出力電圧およびより高い復号器出力電圧をそれぞれ供
給する、より低い復号器出力およびより高い復号器出力
を有し、該復号器出力電圧は該基準電圧の連続する対で
あり、該連続する対の１つは、該ｍビットの値に対応す
る、復号器と、（ｃ）該デジタル入力のｎビットを受け
取るように構成されたｎビットデジタル−アナログ変換
器であって、該ｍビットが、該ｎビットよりはるかに大
きく、該ディスプレイの画素への電源用の該（ｎ＋ｍ）
ビットデジタル入力に対応する変換器出力電圧を提供す
る変換器出力を有する、ｎビットデジタル−アナログ変
換器と、（ｄ）該高解像度モードにおいて該ｎビットデ
ジタル−アナログ変換器をオンにし、該低解像度モード
の間オフにして、該低解像度モードにおいて、該ｎビッ
トのデジタル−アナログ変換器が電力を、実質的に消費
しないか、またはほとんど消費しないようにする、ｎビ
ット変換器スイッチと、を備える。
ナログ変換器は、アクティブマトリクスディスプレイの
データラインを駆動するデータドライバのためのマルチ
フォーマットデジタル−アナログ変換器であって、該マ
ルチフォーマットデジタル−アナログ変換器は、低解像
度モードまたは高解像度モードのいずれかで動作するよ
うに構成され、該マルチフォーマットデジタル−アナロ
グ変換器は、（ａ）少なくとも（ｎ＋ｍ）ビットを含
み、該ディスプレイの画素のスイッチレベルを示すデジ
タル入力を受け取る変換器入力手段であって、ｎおよび
ｍが整数である、変換器入力手段と、（ｂ）該デジタル
入力のｍビットを受け取り、それぞれが該ｍビットの異
なる値に対応する（２m＋１）基準電圧を受け取るよう
に構成された復号器であって、それぞれ、より低い復号
器出力電圧およびより高い復号器出力電圧をそれぞれ供
給する、より低い復号器出力およびより高い復号器出力
を有し、該復号器出力電圧は該基準電圧の連続する対で
あり、該連続する対の１つは、該ｍビットの値に対応す
る、復号器と、（ｃ）該デジタル入力のｎビットを受け
取るように構成されたｎビットデジタル−アナログ変換
器であって、該ｍビットが、該ｎビットよりはるかに大
きく、該ディスプレイの画素への電源用の該（ｎ＋ｍ）
ビットデジタル入力に対応する変換器出力電圧を提供す
る変換器出力を有する、ｎビットデジタル−アナログ変
換器と、（ｄ）該高解像度モードにおいて該ｎビットデ
ジタル−アナログ変換器をオンにし、該低解像度モード
の間オフにして、該低解像度モードにおいて、該ｎビッ
トのデジタル−アナログ変換器が電力を、実質的に消費
しないか、またはほとんど消費しないようにする、ｎビ
ット変換器スイッチと、を備える。
【００２９】本発明のマルチフォーマットデジタル−ア
ナログ変換器は、前記ｎビット変換器スイッチが、別個
のｎビットフォーマットコントロール信号に応答してコ
ントロールされ、該別個のｎビットフォーマットコント
ロール信号は、該デジタル入力の該ｎビットを用いる必
要がある場合にアクティブ化されてもよい。
ナログ変換器は、前記ｎビット変換器スイッチが、別個
のｎビットフォーマットコントロール信号に応答してコ
ントロールされ、該別個のｎビットフォーマットコント
ロール信号は、該デジタル入力の該ｎビットを用いる必
要がある場合にアクティブ化されてもよい。
【００３０】本発明のマルチフォーマットデジタル−ア
ナログ変換器が、前記変換器出力電圧を受け取るように
構成されたバッファをさらに備え、前記画素に対応する
前記データラインに、バッファ出力を供給してもよい。
ナログ変換器が、前記変換器出力電圧を受け取るように
構成されたバッファをさらに備え、前記画素に対応する
前記データラインに、バッファ出力を供給してもよい。
【００３１】本発明のマルチフォーマットデジタル−ア
ナログ変換器は、前記マルチフォーマットデジタル−ア
ナログ変換器が、前記バッファを、前記高解像度モード
においてオンにし、前記低解像度モードにおいてオフに
するように構成して、該低解像度モードにおいて、該バ
ッファが電力を、実質的に消費しないか、またはほとん
ど消費しないように構成されるバッファスイッチをさら
に含んでもよい。
ナログ変換器は、前記マルチフォーマットデジタル−ア
ナログ変換器が、前記バッファを、前記高解像度モード
においてオンにし、前記低解像度モードにおいてオフに
するように構成して、該低解像度モードにおいて、該バ
ッファが電力を、実質的に消費しないか、またはほとん
ど消費しないように構成されるバッファスイッチをさら
に含んでもよい。
【００３２】本発明のマルチフォーマットデジタル−ア
ナログ変換器は、前記バッファスイッチが、別個のｎビ
ットフォーマットコントロール信号に応答してコントロ
ールされ、該別個のｎビットフォーマットコントロール
信号は、該デジタル入力の該ｎビットを用いる必要があ
る場合にアクティブ化されてもよい。
ナログ変換器は、前記バッファスイッチが、別個のｎビ
ットフォーマットコントロール信号に応答してコントロ
ールされ、該別個のｎビットフォーマットコントロール
信号は、該デジタル入力の該ｎビットを用いる必要があ
る場合にアクティブ化されてもよい。
【００３３】本発明のマルチフォーマットデジタル−ア
ナログ変換器は、前記マルチフォーマットデジタル−ア
ナログ変換器が、前記より低い復号器出力と、前記画素
に対応するデータラインとの間に位置するプレチャージ
スイッチと、前記変換器出力と、該画素に対応するデー
タラインとの間に位置する絶縁スイッチとを備えてもよ
い。
ナログ変換器は、前記マルチフォーマットデジタル−ア
ナログ変換器が、前記より低い復号器出力と、前記画素
に対応するデータラインとの間に位置するプレチャージ
スイッチと、前記変換器出力と、該画素に対応するデー
タラインとの間に位置する絶縁スイッチとを備えてもよ
い。
【００３４】本発明のマルチフォーマットデジタル−ア
ナログ変換器が、第１および第２のオーバーラップしな
い期間を提供するタイミング回路をさらに備え、前記高
解像度モードにおいて、該第１の期間のみ、前記プレチ
ャージスイッチが閉じられ、該第２の期間のみ、前記絶
縁スイッチが閉じられてもよい。
ナログ変換器が、第１および第２のオーバーラップしな
い期間を提供するタイミング回路をさらに備え、前記高
解像度モードにおいて、該第１の期間のみ、前記プレチ
ャージスイッチが閉じられ、該第２の期間のみ、前記絶
縁スイッチが閉じられてもよい。
【００３５】本発明のマルチフォーマットデジタル−ア
ナログ変換器は、前記低解像度モードの間、前記絶縁ス
イッチが開いている状態を維持し、前記プレチャージス
イッチが、延長された期間閉じられ、該延長された期間
は、前記第１の期間より長くてもよい。
ナログ変換器は、前記低解像度モードの間、前記絶縁ス
イッチが開いている状態を維持し、前記プレチャージス
イッチが、延長された期間閉じられ、該延長された期間
は、前記第１の期間より長くてもよい。
【００３６】本発明のマルチフォーマットデジタル−ア
ナログ変換器は、単一ビット入力によって示されるオー
バーレイ情報が、単一の色で前記ディスプレイに表示さ
れるオーバーレイモードにおいて動作することができる
マルチフォーマットデジタル−アナログ変換器であっ
て、該オーバーレイモードにおいて、前記復号器が、該
単一ビット入力を受け取り、該単一ビット入力によって
示される場合、前記画素を該色にスイッチする復号器出
力電圧を提供するように構成されてもよい。
ナログ変換器は、単一ビット入力によって示されるオー
バーレイ情報が、単一の色で前記ディスプレイに表示さ
れるオーバーレイモードにおいて動作することができる
マルチフォーマットデジタル−アナログ変換器であっ
て、該オーバーレイモードにおいて、前記復号器が、該
単一ビット入力を受け取り、該単一ビット入力によって
示される場合、前記画素を該色にスイッチする復号器出
力電圧を提供するように構成されてもよい。
【００３７】本発明のマルチフォーマットデジタル−ア
ナログ変換器は、前記ディスプレイの全ての画素が、前
記単一ビット入力によって示される２つの異なるスイッ
チレベルのみに設定される単一ビットディスプレイモー
ドにおいて動作することができるマルチフォーマットデ
ジタル−アナログ変換器であって、該単一ビットディス
プレイモードにおいて、前記復号器が、該単一ビット入
力を受け取り、該単一ビット入力の値に依存する２つの
レベルのうちの１つで復号器出力電圧を提供するように
構成され、前記ｎビット変換器スイッチが、該単一ビッ
トディスプレイモードにおいて、ｎビットデジタル−ア
ナログ変換器をオフにするように構成されてもよい。
ナログ変換器は、前記ディスプレイの全ての画素が、前
記単一ビット入力によって示される２つの異なるスイッ
チレベルのみに設定される単一ビットディスプレイモー
ドにおいて動作することができるマルチフォーマットデ
ジタル−アナログ変換器であって、該単一ビットディス
プレイモードにおいて、前記復号器が、該単一ビット入
力を受け取り、該単一ビット入力の値に依存する２つの
レベルのうちの１つで復号器出力電圧を提供するように
構成され、前記ｎビット変換器スイッチが、該単一ビッ
トディスプレイモードにおいて、ｎビットデジタル−ア
ナログ変換器をオフにするように構成されてもよい。
【００３８】本発明のマルチフォーマットデジタル−ア
ナログ変換器は、前記ディスプレイの全ての画素が、前
記単一ビット入力によって示される２つの異なるスイッ
チレベルのみに設定される単一ビットディスプレイモー
ドにおいて動作することができるマルチフォーマットデ
ジタル−アナログ変換器であって、該単一ビットディス
プレイモードにおいて、前記復号器が、該単一ビット入
力を受け取り、該単一ビット入力の値に依存する２つの
レベルのうちの１つで復号器出力電圧を提供するように
構成され、前記ｎビット変換器スイッチが、該単一ビッ
トディスプレイモードにおいて、ｎビットデジタル−ア
ナログ変換器をオフにするように構成され、前記バッフ
ァスイッチが、前記単一ビットディスプレイモードにお
いて前記バッファをオフにするように構成されてもよ
い。
ナログ変換器は、前記ディスプレイの全ての画素が、前
記単一ビット入力によって示される２つの異なるスイッ
チレベルのみに設定される単一ビットディスプレイモー
ドにおいて動作することができるマルチフォーマットデ
ジタル−アナログ変換器であって、該単一ビットディス
プレイモードにおいて、前記復号器が、該単一ビット入
力を受け取り、該単一ビット入力の値に依存する２つの
レベルのうちの１つで復号器出力電圧を提供するように
構成され、前記ｎビット変換器スイッチが、該単一ビッ
トディスプレイモードにおいて、ｎビットデジタル−ア
ナログ変換器をオフにするように構成され、前記バッフ
ァスイッチが、前記単一ビットディスプレイモードにお
いて前記バッファをオフにするように構成されてもよ
い。
【００３９】本発明のマルチフォーマットデータドライ
バは、アクティブマトリクスディスプレイのデータライ
ンを駆動するマルチフォーマットデータドライバであっ
て、該マルチフォーマットデータドライバは、（ａ）少
なくとも（ｎ＋ｍ）ビットを含み、該ディスプレイの画
素のスイッチングレベルを示すデジタル入力を受け取る
ように構成されるサンプラー入力手段であって、ｎおよ
びｍが整数である、サンプラー入力手段と、（ｂ）ｍ個
のサンプリング回路を含む第１のサンプラーであって、
該サンプリング回路のそれぞれがｍビットの該デジタル
入力のうちの１つをサンプルするように構成される、第
１のサンプラーと、（ｃ）ｎ個のサンプリング回路を含
む第２のサンプラーであって、該サンプリング回路のそ
れぞれがｎビットの該デジタル入力のうちの１つをサン
プルするように構成され、該ｍビットは、該ｎビットよ
りずっと多い、第２のサンプラーと、（ｄ）該第２のサ
ンプラーを、該高解像度モードにおいてをオンにし、該
低解像度モードにおいてオフにして、該低解像度モード
において動作する該サンプリングレジスタが動作する場
合、該第２のサンプラーが、電力を実質的に消費しない
か、またはほとんど消費しないように構成された第２の
サンプラースイッチと、を備える、マルチフォーマット
サンプリングレジスタと、該マルチフォーマットデジタ
ル−アナログ変換器は、（ｅ）少なくとも（ｎ＋ｍ）ビ
ットを含み、該ディスプレイの画素のスイッチレベルを
示すデジタル入力を受け取る変換器入力手段であって、
ｎおよびｍが整数である、変換器入力手段と、（ｆ）該
デジタル入力のｍビットを受け取り、それぞれが該ｍビ
ットの異なる値に対応する（２m＋１）基準電圧を受け
取るように構成された復号器であって、それぞれ、より
低い復号器出力電圧およびより高い復号器出力電圧をそ
れぞれ供給する、より低い復号器出力およびより高い復
号器出力を有し、該復号器出力電圧は該基準電圧の連続
する対であり、該連続する対の１つは、該ｍビットの値
に対応する、復号器と、（ｇ）該デジタル入力のｎビッ
トを受け取るように構成されたｎビットデジタル−アナ
ログ変換器であって、該ｍビットが、該ｎビットよりは
るかに大きく、該ディスプレイの画素への電源用の該
（ｎ＋ｍ）ビットデジタル入力に対応する変換器出力電
圧を提供する変換器出力を有する、ｎビットデジタル−
アナログ変換器と、（ｈ）該高解像度モードにおいて該
ｎビットデジタル−アナログ変換器をオンにし、該低解
像度モードの間オフにして、該低解像度モードにおい
て、該ｎビットのデジタル−アナログ変換器が電力を、
実質的に消費しないか、またはほとんど消費しないよう
にする、ｎビット変換器スイッチとを備える、マルチフ
ォーマットデジタル−アナログ変換器とを備える。
バは、アクティブマトリクスディスプレイのデータライ
ンを駆動するマルチフォーマットデータドライバであっ
て、該マルチフォーマットデータドライバは、（ａ）少
なくとも（ｎ＋ｍ）ビットを含み、該ディスプレイの画
素のスイッチングレベルを示すデジタル入力を受け取る
ように構成されるサンプラー入力手段であって、ｎおよ
びｍが整数である、サンプラー入力手段と、（ｂ）ｍ個
のサンプリング回路を含む第１のサンプラーであって、
該サンプリング回路のそれぞれがｍビットの該デジタル
入力のうちの１つをサンプルするように構成される、第
１のサンプラーと、（ｃ）ｎ個のサンプリング回路を含
む第２のサンプラーであって、該サンプリング回路のそ
れぞれがｎビットの該デジタル入力のうちの１つをサン
プルするように構成され、該ｍビットは、該ｎビットよ
りずっと多い、第２のサンプラーと、（ｄ）該第２のサ
ンプラーを、該高解像度モードにおいてをオンにし、該
低解像度モードにおいてオフにして、該低解像度モード
において動作する該サンプリングレジスタが動作する場
合、該第２のサンプラーが、電力を実質的に消費しない
か、またはほとんど消費しないように構成された第２の
サンプラースイッチと、を備える、マルチフォーマット
サンプリングレジスタと、該マルチフォーマットデジタ
ル−アナログ変換器は、（ｅ）少なくとも（ｎ＋ｍ）ビ
ットを含み、該ディスプレイの画素のスイッチレベルを
示すデジタル入力を受け取る変換器入力手段であって、
ｎおよびｍが整数である、変換器入力手段と、（ｆ）該
デジタル入力のｍビットを受け取り、それぞれが該ｍビ
ットの異なる値に対応する（２m＋１）基準電圧を受け
取るように構成された復号器であって、それぞれ、より
低い復号器出力電圧およびより高い復号器出力電圧をそ
れぞれ供給する、より低い復号器出力およびより高い復
号器出力を有し、該復号器出力電圧は該基準電圧の連続
する対であり、該連続する対の１つは、該ｍビットの値
に対応する、復号器と、（ｇ）該デジタル入力のｎビッ
トを受け取るように構成されたｎビットデジタル−アナ
ログ変換器であって、該ｍビットが、該ｎビットよりは
るかに大きく、該ディスプレイの画素への電源用の該
（ｎ＋ｍ）ビットデジタル入力に対応する変換器出力電
圧を提供する変換器出力を有する、ｎビットデジタル−
アナログ変換器と、（ｈ）該高解像度モードにおいて該
ｎビットデジタル−アナログ変換器をオンにし、該低解
像度モードの間オフにして、該低解像度モードにおい
て、該ｎビットのデジタル−アナログ変換器が電力を、
実質的に消費しないか、またはほとんど消費しないよう
にする、ｎビット変換器スイッチとを備える、マルチフ
ォーマットデジタル−アナログ変換器とを備える。
【００４０】本発明のマルチフォーマットアクティブマ
トリクスディスプレイは、前記マルチフォーマットドラ
イバを備えてもよい。
トリクスディスプレイは、前記マルチフォーマットドラ
イバを備えてもよい。
【００４１】本発明のマルチフォーマットアクティブマ
トリクスディスプレイは、前記マルチフォーマットデー
タドライバが、前記アクティブマトリクスの薄膜トラン
ジスタと同じ基板上に、モノリシックに集積されてもよ
い。
トリクスディスプレイは、前記マルチフォーマットデー
タドライバが、前記アクティブマトリクスの薄膜トラン
ジスタと同じ基板上に、モノリシックに集積されてもよ
い。
【００４２】本発明のマルチフォーマットアクティブマ
トリクスディスプレイは、前記薄膜トランジスタがポリ
シリコンであってもよい。
トリクスディスプレイは、前記薄膜トランジスタがポリ
シリコンであってもよい。
【００４３】本発明によって、添付の特許請求の範囲に
記載されるように、マルチフォーマットサンプリングレ
ジスタ、デジタル−アナログ変換器、データドライバ、
およびアクティブマトリクスディスプレイが提供され
る。
記載されるように、マルチフォーマットサンプリングレ
ジスタ、デジタル−アナログ変換器、データドライバ、
およびアクティブマトリクスディスプレイが提供され
る。
【００４４】フォーマットコントロール信号が用いられ
て、所与のフォーマットについて必要な素子のみがアク
ティブ化されることを確実にし、電力消費の低減を達成
する。
て、所与のフォーマットについて必要な素子のみがアク
ティブ化されることを確実にし、電力消費の低減を達成
する。
【００４５】
【発明の実施の形態】本発明の実施形態が、例示の目的
のみで、添付の図面を参照しながら、より詳細に説明さ
れる。
のみで、添付の図面を参照しながら、より詳細に説明さ
れる。
【００４６】図９は、本発明の実施形態の簡略化された
ブロック図である。図示の例は、モノクロである。カラ
ーへの拡張は容易である。マルチフォーマットデジタル
データドライバ５０は、４つの主な構成要素から構成さ
れる。タイミング発生器５２、入力レジスタ５４のアレ
イ、格納レジスタ５６のアレイ、およびデジタル−アナ
ログ変換器のアレイである。デジタル−アナログ変換器
は、上述した、２段型変換器であり、図９において、そ
れぞれ、ＭＳＢおよびＬＳＢ変換器アレイ５８および６
０は、別個に示される。
ブロック図である。図示の例は、モノクロである。カラ
ーへの拡張は容易である。マルチフォーマットデジタル
データドライバ５０は、４つの主な構成要素から構成さ
れる。タイミング発生器５２、入力レジスタ５４のアレ
イ、格納レジスタ５６のアレイ、およびデジタル−アナ
ログ変換器のアレイである。デジタル−アナログ変換器
は、上述した、２段型変換器であり、図９において、そ
れぞれ、ＭＳＢおよびＬＳＢ変換器アレイ５８および６
０は、別個に示される。
【００４７】マルチフォーマットデータドライバ５０
は、標準クロックおよびコントロール信号、ならびに２
つのデータ入力、すなわち、グレースケール入力および
バイナリ入力を受け取る。グレースケール入力は、１〜
（ｎ＋ｍ）ビット（例えば、１〜６ビット）から作られ
るので、Ｄ（１：ｎ＋ｍ）と示されるが、ｎ＋ｍビット
幅の並列入力である。ただし、ｍは、グレースケールの
最上位データビットの数に対応し、ｎは、グレースケー
ルの最下位データビットの数に対応する。この入力は、
２つの解像度のうちの１つであるグレースケール画素画
像データを供給する。２つの解像度は、ｎ＋ｍビットの
全てがドライバ５０によって読み出される高解像度と、
ｍ個のＭＳＢがドライバ５０によって読み出される低解
像度である。Ｄで示されるバイナリ入力は、独立した黒
／白画素画像データを提供する１ビット入力である。
は、標準クロックおよびコントロール信号、ならびに２
つのデータ入力、すなわち、グレースケール入力および
バイナリ入力を受け取る。グレースケール入力は、１〜
（ｎ＋ｍ）ビット（例えば、１〜６ビット）から作られ
るので、Ｄ（１：ｎ＋ｍ）と示されるが、ｎ＋ｍビット
幅の並列入力である。ただし、ｍは、グレースケールの
最上位データビットの数に対応し、ｎは、グレースケー
ルの最下位データビットの数に対応する。この入力は、
２つの解像度のうちの１つであるグレースケール画素画
像データを供給する。２つの解像度は、ｎ＋ｍビットの
全てがドライバ５０によって読み出される高解像度と、
ｍ個のＭＳＢがドライバ５０によって読み出される低解
像度である。Ｄで示されるバイナリ入力は、独立した黒
／白画素画像データを提供する１ビット入力である。
【００４８】デジタル−アナログ変換器の２段である性
質が、非線形変換を可能にし、マルチフォーマットドラ
イバ５０が、ガンマ補正機能を提供することを可能にす
る。これを行うために必要な基準電圧は、図９において
外部に提供されるように示されるが、実際には、ドライ
バ５０自体の中で発生されてもよい。
質が、非線形変換を可能にし、マルチフォーマットドラ
イバ５０が、ガンマ補正機能を提供することを可能にす
る。これを行うために必要な基準電圧は、図９において
外部に提供されるように示されるが、実際には、ドライ
バ５０自体の中で発生されてもよい。
【００４９】マルチフォーマットドライバ５０の動作モ
ード、すなわち、ドライバフォーマットは、フォーマッ
トコントロール信号によってコントロールされ、同様
に、図中に示される。例示的に示された図において、３
つのフォーマットコントロール信号、ＳＢ、ＭＢ、およ
びＮＢが供給される。これらは、特定のドライバフォー
マットが、最も低い可能な電力消費で、イネーブルされ
得る順序で、マルチフォーマットドライバ５０の素子に
必要な場所に配置される。ドライバフォーマットは、以
下で説明される。
ード、すなわち、ドライバフォーマットは、フォーマッ
トコントロール信号によってコントロールされ、同様
に、図中に示される。例示的に示された図において、３
つのフォーマットコントロール信号、ＳＢ、ＭＢ、およ
びＮＢが供給される。これらは、特定のドライバフォー
マットが、最も低い可能な電力消費で、イネーブルされ
得る順序で、マルチフォーマットドライバ５０の素子に
必要な場所に配置される。ドライバフォーマットは、以
下で説明される。
【００５０】マルチフォーマットドライバ５０は、様々
なディスプレイフォーマットで動作し得る。ドライバフ
ォーマットの選択は、複数のシステム要素のいずれに依
存してもよい。例えば、どの画像データが表示されるた
めに利用可能であるか、または、グラフィカルデータが
表示され、映像画像上にスーパーインポーズされことを
要求する、システム機能が選択されたか、または、シス
テムに電力を送る供給源の電源状態がどうなっているの
かである。特定のシステムにとってどの要素が最も重要
なのかに依存して、フォーマットコントロール信号の状
態が、最適な表示効率性が得られるように、設定され
る。
なディスプレイフォーマットで動作し得る。ドライバフ
ォーマットの選択は、複数のシステム要素のいずれに依
存してもよい。例えば、どの画像データが表示されるた
めに利用可能であるか、または、グラフィカルデータが
表示され、映像画像上にスーパーインポーズされことを
要求する、システム機能が選択されたか、または、シス
テムに電力を送る供給源の電源状態がどうなっているの
かである。特定のシステムにとってどの要素が最も重要
なのかに依存して、フォーマットコントロール信号の状
態が、最適な表示効率性が得られるように、設定され
る。
【００５１】図１０に、マルチフォーマットドライバ５
０によって支持される、５つの異なる表示フォーマット
を示す。
０によって支持される、５つの異なる表示フォーマット
を示す。
【００５２】（ｉ）１色当たり１ビット：ドライバ５０
は、単一ビットＤ入力ストリームからのみ画像データを
読み出し、２つの基準レベルのうちの１つをディスプレ
イ２のソースラインに書き込む。従って、画素は、通常
黒および白である２つの状態のうちの１つに設定され得
る。基準レベルは、時間が経つにつれて各画素セル内の
液晶材料のＤＣ均衡が取られるように、通常、フレーム
上の極性をフレームごとに変更する。
は、単一ビットＤ入力ストリームからのみ画像データを
読み出し、２つの基準レベルのうちの１つをディスプレ
イ２のソースラインに書き込む。従って、画素は、通常
黒および白である２つの状態のうちの１つに設定され得
る。基準レベルは、時間が経つにつれて各画素セル内の
液晶材料のＤＣ均衡が取られるように、通常、フレーム
上の極性をフレームごとに変更する。
【００５３】（ｉｉ）１色当たりｍビット：ドライバ５
０は、Ｄ（１：ｎ＋ｍ）入力ストリームのｍ個のＭＳＢ
からのみ画像データを読み出し、ｍビットデジタル−ア
ナログ変換プロセスに続いて、アナログデータをディス
プレイ２のソースラインに書き込む。画素は、２mグレ
ーレベルのうちの１つに設定され得る。
０は、Ｄ（１：ｎ＋ｍ）入力ストリームのｍ個のＭＳＢ
からのみ画像データを読み出し、ｍビットデジタル−ア
ナログ変換プロセスに続いて、アナログデータをディス
プレイ２のソースラインに書き込む。画素は、２mグレ
ーレベルのうちの１つに設定され得る。
【００５４】（ｉｉｉ）１ビットオーバーレイを有する
１色当たりｍビット：ドライバ５０は、Ｄ（１：ｎ＋
ｍ）入力ストリームのｍ個のＭＳＢおよび単一ビットＤ
入力ストリームから、画像データを読み出す。ｍビット
デジタル−アナログ変換プロセスに続いて、ドライバ５
０は、データをディスプレイ２に書き込み、必要な箇所
ではＤ入力データが上に重ねられる。画素は、２mグレ
ーレベルのうちの１つに設定され得る。
１色当たりｍビット：ドライバ５０は、Ｄ（１：ｎ＋
ｍ）入力ストリームのｍ個のＭＳＢおよび単一ビットＤ
入力ストリームから、画像データを読み出す。ｍビット
デジタル−アナログ変換プロセスに続いて、ドライバ５
０は、データをディスプレイ２に書き込み、必要な箇所
ではＤ入力データが上に重ねられる。画素は、２mグレ
ーレベルのうちの１つに設定され得る。
【００５５】（ｉｖ）１色当たりｎ＋ｍビット：ドライ
バ５０は、Ｄ（１：ｎ＋ｍ）入力ストリームから画像デ
ータを読み出し、ｎ＋ｍビットデジタル−アナログ変換
プロセスに続いて、ディスプレイ２のソースラインにデ
ータを書き込む。画素は、２ n+mグレーレベルのうちの
１つに設定され得る。
バ５０は、Ｄ（１：ｎ＋ｍ）入力ストリームから画像デ
ータを読み出し、ｎ＋ｍビットデジタル−アナログ変換
プロセスに続いて、ディスプレイ２のソースラインにデ
ータを書き込む。画素は、２ n+mグレーレベルのうちの
１つに設定され得る。
【００５６】（ｖ）１ビットオーバーレイを有する１色
当たりｎ＋ｍビット：ドライバ５０は、Ｄ（１：ｎ＋
ｍ）入力ストリームおよび単一ビットＤ入力ストリーム
から画像データを読み出す。ｎ＋ｍビットデジタル−ア
ナログ変換プロセスに続いて、ドライバ５０は、データ
をディスプレイ２に書き込み、必要な箇所ではＤ入力デ
ータが上に重ねられる。画素は、２n+mグレーレベルの
うちの１つに設定され得る。
当たりｎ＋ｍビット：ドライバ５０は、Ｄ（１：ｎ＋
ｍ）入力ストリームおよび単一ビットＤ入力ストリーム
から画像データを読み出す。ｎ＋ｍビットデジタル−ア
ナログ変換プロセスに続いて、ドライバ５０は、データ
をディスプレイ２に書き込み、必要な箇所ではＤ入力デ
ータが上に重ねられる。画素は、２n+mグレーレベルの
うちの１つに設定され得る。
【００５７】上記のディスプレイフォーマットは、ディ
スプレイ性能を向上するためにリスト化され、最後のフ
ォーマットは、第２の１ビット画像がスーパーインポー
ズされた（上に重ねられた）ｎ＋ｍビット解像度画像を
示す。マルチフォーマットドライバ５０は、性能が低い
ディスプレイフォーマットの電力消費が、実際に低くな
るようにする。これは、ドライバ回路の必要とされない
部分を選択的に非アクティブ化するフォーマットコント
ロール信号によって達成される。この原理を示す実施形
態を以下で説明する。
スプレイ性能を向上するためにリスト化され、最後のフ
ォーマットは、第２の１ビット画像がスーパーインポー
ズされた（上に重ねられた）ｎ＋ｍビット解像度画像を
示す。マルチフォーマットドライバ５０は、性能が低い
ディスプレイフォーマットの電力消費が、実際に低くな
るようにする。これは、ドライバ回路の必要とされない
部分を選択的に非アクティブ化するフォーマットコント
ロール信号によって達成される。この原理を示す実施形
態を以下で説明する。
【００５８】図１１ａの表に、３種のフォーマットコン
トロール信号ＳＢ、ＭＢ、およびＮＢがどのように用い
られて、上記の５つの可能なドライバフォーマットモー
ドが選択されるのかを示す。各フォーマットコントロー
ル信号は、マルチフォーマットドライバ５０内で、特定
の回路をイネーブルする役割を果たす。ＳＢは、単一入
力データストリームＤに関連する回路要素をイネーブル
する。単一入力データストリームＤは、１ビットディス
プレイモードの間、およびオーバーレイ機能が適用され
る場合、用いられる。ＭＢは、グレースケール入力の最
上位ビットに関連する回路要素をイネーブルする。グレ
ースケール入力の最上位ビットは、Ｄ（ｎ＋１：ｎ＋
ｍ）によって表され、ビット（ｎ＋１）〜（ｎ＋ｍ）
（例えば、ビット４〜６）から構成される。ＮＢは、グ
レースケール入力の最下位ビットに関連する回路要素を
イネーブルする。グレースケール入力の最下位ビット
は、Ｄ（１：ｎ）（例えば、ビット１〜３）によって示
される。表に示す入力信号の組合せに加えて、全てのフ
ォーマットコントロール信号が０である場合、マルチフ
ォーマットドライバは、実質上、オフである。
トロール信号ＳＢ、ＭＢ、およびＮＢがどのように用い
られて、上記の５つの可能なドライバフォーマットモー
ドが選択されるのかを示す。各フォーマットコントロー
ル信号は、マルチフォーマットドライバ５０内で、特定
の回路をイネーブルする役割を果たす。ＳＢは、単一入
力データストリームＤに関連する回路要素をイネーブル
する。単一入力データストリームＤは、１ビットディス
プレイモードの間、およびオーバーレイ機能が適用され
る場合、用いられる。ＭＢは、グレースケール入力の最
上位ビットに関連する回路要素をイネーブルする。グレ
ースケール入力の最上位ビットは、Ｄ（ｎ＋１：ｎ＋
ｍ）によって表され、ビット（ｎ＋１）〜（ｎ＋ｍ）
（例えば、ビット４〜６）から構成される。ＮＢは、グ
レースケール入力の最下位ビットに関連する回路要素を
イネーブルする。グレースケール入力の最下位ビット
は、Ｄ（１：ｎ）（例えば、ビット１〜３）によって示
される。表に示す入力信号の組合せに加えて、全てのフ
ォーマットコントロール信号が０である場合、マルチフ
ォーマットドライバは、実質上、オフである。
【００５９】図１１ｂの表に、フォーマットコントロー
ル信号ＭＮおよびＳの代替的なセットを示す。２つの信
号は、ドライバ信号が少ないという利点を有するが、２
2＝４個の表示フォーマットしか符号化されないことが
予想される。しかし、Ｄ入力ビット自体が用いられて、
オーバーレイモードがアクティブ化されたかどうかを判
定する。Ｓ＝１（および、ＭＮ＝０）である場合、１色
につき１ビットモードが選択され、ディスプレイは、Ｄ
入力ストリームによって供給されるデータが上書きされ
る。他の４つの場合において、Ｓ＝０であり、ＭＮは、
高解像度または低解像度データが、Ｄ（１：ｎ＋ｍ）入
力から表示されるかどうかを決定する。ＭＮ＝０の場
合、低解像度（ｍビットグレースケール）、ＭＮ＝１の
場合、高解像度（ｎ＋ｍビットグレースケール）が選択
される。これらのモードにおいて、Ｄ入力での任意のポ
ジティブデータは、グレースケールデータを上書きす
る。Ｄ入力は、オーバーレイが必要とされない場合、ロ
ーに維持される必要がある。
ル信号ＭＮおよびＳの代替的なセットを示す。２つの信
号は、ドライバ信号が少ないという利点を有するが、２
2＝４個の表示フォーマットしか符号化されないことが
予想される。しかし、Ｄ入力ビット自体が用いられて、
オーバーレイモードがアクティブ化されたかどうかを判
定する。Ｓ＝１（および、ＭＮ＝０）である場合、１色
につき１ビットモードが選択され、ディスプレイは、Ｄ
入力ストリームによって供給されるデータが上書きされ
る。他の４つの場合において、Ｓ＝０であり、ＭＮは、
高解像度または低解像度データが、Ｄ（１：ｎ＋ｍ）入
力から表示されるかどうかを決定する。ＭＮ＝０の場
合、低解像度（ｍビットグレースケール）、ＭＮ＝１の
場合、高解像度（ｎ＋ｍビットグレースケール）が選択
される。これらのモードにおいて、Ｄ入力での任意のポ
ジティブデータは、グレースケールデータを上書きす
る。Ｄ入力は、オーバーレイが必要とされない場合、ロ
ーに維持される必要がある。
【００６０】簡略化のため、本明細書中で説明される回
路の例は、３フォーマットコントロール信号によってコ
ントロールされることが示される。類似の回路は、さら
なるコントロールロジックを有する２フォーマットコン
トロール信号によって、コントロールされ得る。
路の例は、３フォーマットコントロール信号によってコ
ントロールされることが示される。類似の回路は、さら
なるコントロールロジックを有する２フォーマットコン
トロール信号によって、コントロールされ得る。
【００６１】図１２に、入力レジスタアレイ５４の単一
入力レジスタ６１の回路要素の一例を示す。このレジス
タは、グレースケール入力Ｄ（１：ｎ＋ｍ）およびバイ
ナリ入力Ｄの両方からの入来デジタルデータをサンプリ
ングする役割を果たす。単一ビットサンプリングブロッ
ク６２内に、図７に示すタイプの単一ビットサンプリン
グ回路がある。ＭＳＢサンプリングブロック６４内に、
ｍ個の単一ビットサンプリング回路があり、それぞれが
図７に示すタイプの回路である。ＬＳＢサンプリングブ
ロック６６内に、ｎ個の単一ビットサンプリング回路が
あり、それぞれが図７に示すタイプの回路である。各サ
ンプリングブロックの電源、すなわち、各サンプリング
ブロックの電力消費は、対応するフォーマットコントロ
ール信号によってコントロールされ得る。ＳＢ、ＭＢ、
およびＮＢフォーマットコントロール信号は、スイッチ
６８、７０、および７２をコントロールする。スイッチ
６８、７０、および７２は、それぞれ、単一ビット、Ｍ
ＳＢ、およびＬＳＢサンプリングブロックに電力を供給
する。従って、サンプリングブロック６２、６４、およ
び６６は、表示フォーマットのうちの１つを支持するた
めに必要である場合に、電力を消費するだけである。ア
クティブマトリクスディスプレイの各列について、図１
２に示すタイプの別個の入力レジスタがあってもよい
し、あるいは、列間で、入力レジスタが多重化される
（すなわち、ある時間にわたって共有される）場合、列
の数より少ない入力レジスタがあってもよい。
入力レジスタ６１の回路要素の一例を示す。このレジス
タは、グレースケール入力Ｄ（１：ｎ＋ｍ）およびバイ
ナリ入力Ｄの両方からの入来デジタルデータをサンプリ
ングする役割を果たす。単一ビットサンプリングブロッ
ク６２内に、図７に示すタイプの単一ビットサンプリン
グ回路がある。ＭＳＢサンプリングブロック６４内に、
ｍ個の単一ビットサンプリング回路があり、それぞれが
図７に示すタイプの回路である。ＬＳＢサンプリングブ
ロック６６内に、ｎ個の単一ビットサンプリング回路が
あり、それぞれが図７に示すタイプの回路である。各サ
ンプリングブロックの電源、すなわち、各サンプリング
ブロックの電力消費は、対応するフォーマットコントロ
ール信号によってコントロールされ得る。ＳＢ、ＭＢ、
およびＮＢフォーマットコントロール信号は、スイッチ
６８、７０、および７２をコントロールする。スイッチ
６８、７０、および７２は、それぞれ、単一ビット、Ｍ
ＳＢ、およびＬＳＢサンプリングブロックに電力を供給
する。従って、サンプリングブロック６２、６４、およ
び６６は、表示フォーマットのうちの１つを支持するた
めに必要である場合に、電力を消費するだけである。ア
クティブマトリクスディスプレイの各列について、図１
２に示すタイプの別個の入力レジスタがあってもよい
し、あるいは、列間で、入力レジスタが多重化される
（すなわち、ある時間にわたって共有される）場合、列
の数より少ない入力レジスタがあってもよい。
【００６２】図１３に、図７の単一ビットサンプリング
回路の電力消費をコントロールする簡略的な方法を示
す。フォーマットコントロール信号は、論理的に、サン
プル*信号で論理積演算が行われ、信号ビットサンプリ
ング回路は、フォーマットコントロール信号がハイであ
る場合、サンプルパルスを受け取るのみである。上述し
たように、低電圧サンプリングを達成し得るため、この
特定の回路は、サンプル入力がハイである場合、Ｍ４／
Ｍ５およびＭ６／Ｍ７トランジスタを通じて大幅に電力
を消費する。従って、フォーマットコントロール信号
は、必要とされないビットについて、単一ビットサンプ
リング回路内のこの電力損失を防ぐ。
回路の電力消費をコントロールする簡略的な方法を示
す。フォーマットコントロール信号は、論理的に、サン
プル*信号で論理積演算が行われ、信号ビットサンプリ
ング回路は、フォーマットコントロール信号がハイであ
る場合、サンプルパルスを受け取るのみである。上述し
たように、低電圧サンプリングを達成し得るため、この
特定の回路は、サンプル入力がハイである場合、Ｍ４／
Ｍ５およびＭ６／Ｍ７トランジスタを通じて大幅に電力
を消費する。従って、フォーマットコントロール信号
は、必要とされないビットについて、単一ビットサンプ
リング回路内のこの電力損失を防ぐ。
【００６３】マルチフォーマットドライバ５０において
用いられるデジタル−アナログ変換器７８を、図１４に
示す。この回路は、図５の従来技術による回路を改良し
たものである。従って、上述したように、変換器は、適
切なＶＲ基準電圧で、ガンマ補正を支持し得る。上記の
５個の表示フォーマットを支持するため、容量性ロード
４０（映像ラインまたはソースラインであってもよい）
は、３つの解像度、ｎ＋ｍビット、ｍビット、または１
ビットに変更され得る。これらを以下に説明する。
用いられるデジタル−アナログ変換器７８を、図１４に
示す。この回路は、図５の従来技術による回路を改良し
たものである。従って、上述したように、変換器は、適
切なＶＲ基準電圧で、ガンマ補正を支持し得る。上記の
５個の表示フォーマットを支持するため、容量性ロード
４０（映像ラインまたはソースラインであってもよい）
は、３つの解像度、ｎ＋ｍビット、ｍビット、または１
ビットに変更され得る。これらを以下に説明する。
【００６４】高解像度（ｎ＋ｍビット）モードにおい
て、ＮＢおよびＭＢフォーマットコントロール信号がア
クティブ化される。ＳＢがローである（オーバーレイが
ない）と仮定される。信号は、ＭＳＢ復号器回路８０、
ＬＳＢデジタル−アナログ変換器８２、およびバッファ
回路８４をアクティブ化する。バッファ８４内のバイア
ス電流に起因して、回路要素は、電力消費が最も高い構
成である。図１５に示すように、２つのオーバーラップ
しない期間Ф1およびФ2が用いられる。Ф1で、ＭＳＢ
に応答して、ＭＳＢ復号器回路は、ＶＬおよびＶＨ電圧
を選択し、ＬＳＢデジタル−アナログ変換器８２にＶＬ
およびＶＨ電圧を供給する。また、プレチャージスイッ
チ８６は、ＶＬ（すなわち、約ｎビットの所望の目標電
圧内）にロード４０が素早くチャージされることを確実
にする。Ф2で、ＬＳＢデジタルアナログ変換器８２
は、（ＶＬとＶＨとの間の）最小位ビット変換を行い、
バッファ８４は、変換された電圧を、絶縁スイッチ８８
を介して、ロード４０に供給する。従って、ロード４０
は、２n+m個の異なる電圧レベルのうちの１つにチャー
ジされ得る。
て、ＮＢおよびＭＢフォーマットコントロール信号がア
クティブ化される。ＳＢがローである（オーバーレイが
ない）と仮定される。信号は、ＭＳＢ復号器回路８０、
ＬＳＢデジタル−アナログ変換器８２、およびバッファ
回路８４をアクティブ化する。バッファ８４内のバイア
ス電流に起因して、回路要素は、電力消費が最も高い構
成である。図１５に示すように、２つのオーバーラップ
しない期間Ф1およびФ2が用いられる。Ф1で、ＭＳＢ
に応答して、ＭＳＢ復号器回路は、ＶＬおよびＶＨ電圧
を選択し、ＬＳＢデジタル−アナログ変換器８２にＶＬ
およびＶＨ電圧を供給する。また、プレチャージスイッ
チ８６は、ＶＬ（すなわち、約ｎビットの所望の目標電
圧内）にロード４０が素早くチャージされることを確実
にする。Ф2で、ＬＳＢデジタルアナログ変換器８２
は、（ＶＬとＶＨとの間の）最小位ビット変換を行い、
バッファ８４は、変換された電圧を、絶縁スイッチ８８
を介して、ロード４０に供給する。従って、ロード４０
は、２n+m個の異なる電圧レベルのうちの１つにチャー
ジされ得る。
【００６５】低解像度（ｍビット）モードにおいて、Ｍ
ＢおよびＮＢフォーマットコントロール信号は、それぞ
れ、ハイおよびローである。ＳＢは、ローである（オー
バーレイがない）と仮定される。結果として、ＭＳＢ復
号器回路８０がアクティブ化されるが、ＬＳＢデジタル
−アナログ変換器８２およびバッファ８４回路は、非ア
クティブ化にされる。バッファ回路バイアス電流がオフ
にされるので、回路要素は、この構成において、消費す
る電力がずっと少ない。変換中、絶縁スイッチ８８は、
バッファ出力をロード４０から恒常的に切断する。一
方、プレチャージスイッチ８６は、ＭＳＢ復号器回路８
０から選択されたＶＬ基準電圧で、ロード４０をチャー
ジする。このようにして、ロード４０は、２m個の異な
る電圧レベルのうちの１つに変更され得る。プレチャー
ジスイッチを閉じる時間の長さは、変換時間内において
ロード４０がＶＬ基準値に完全にチャージされるよう
に、容易に延長され得る。これは、Ф2期間（バッファ
動作）が必要ないからである。図１５に、この特定のモ
ードにおいて、プレチャージスイッチをアクティブ化す
る、より長い期間のФ1 *信号を示す。
ＢおよびＮＢフォーマットコントロール信号は、それぞ
れ、ハイおよびローである。ＳＢは、ローである（オー
バーレイがない）と仮定される。結果として、ＭＳＢ復
号器回路８０がアクティブ化されるが、ＬＳＢデジタル
−アナログ変換器８２およびバッファ８４回路は、非ア
クティブ化にされる。バッファ回路バイアス電流がオフ
にされるので、回路要素は、この構成において、消費す
る電力がずっと少ない。変換中、絶縁スイッチ８８は、
バッファ出力をロード４０から恒常的に切断する。一
方、プレチャージスイッチ８６は、ＭＳＢ復号器回路８
０から選択されたＶＬ基準電圧で、ロード４０をチャー
ジする。このようにして、ロード４０は、２m個の異な
る電圧レベルのうちの１つに変更され得る。プレチャー
ジスイッチを閉じる時間の長さは、変換時間内において
ロード４０がＶＬ基準値に完全にチャージされるよう
に、容易に延長され得る。これは、Ф2期間（バッファ
動作）が必要ないからである。図１５に、この特定のモ
ードにおいて、プレチャージスイッチをアクティブ化す
る、より長い期間のФ1 *信号を示す。
【００６６】１ビット解像度モードにおいて、ＭＢおよ
びＮＢフォーマットコントロール信号は、両方ともロー
であり、ＳＢ信号は、ハイである。ＭＳＢ復号回路８０
のみがアクティブ化されるので、変換器７８が消費する
電力はまた、非常に少ない。ＭＳＢ復号器回路８０の動
作は、バイナリ動作を適応させるように変更される。入
力ＭＳＢは、無視され、ＶＬに供給される出力は、Ｄの
状態に依存する。例えば、Ｄがハイである場合、最も低
いＶＲ基準電圧は、出力ＶＬ、従って、ロード４０に供
給される。これによって、ロード４０によって駆動され
る画素は、白にスイッチされる（または、画素が、図２
のグラフに示すＬＣ応答を有するとすると、完全に透過
的になる）。反対に、Ｄがローである場合、最も高いＶ
Ｒ基準電圧は、出力ＶＬ、従って、ロード４０に供給さ
れる。これによって、ロード４０によって駆動される同
じピクセルが、黒にスイッチされる（または、完全に不
透明になる）。ロード４０が、プレチャージスイッチ８
６を通じてチャージされるだけなので、スイッチ８６
は、上記のФ1 *信号を用いて、より長く閉じられ得る。
びＮＢフォーマットコントロール信号は、両方ともロー
であり、ＳＢ信号は、ハイである。ＭＳＢ復号回路８０
のみがアクティブ化されるので、変換器７８が消費する
電力はまた、非常に少ない。ＭＳＢ復号器回路８０の動
作は、バイナリ動作を適応させるように変更される。入
力ＭＳＢは、無視され、ＶＬに供給される出力は、Ｄの
状態に依存する。例えば、Ｄがハイである場合、最も低
いＶＲ基準電圧は、出力ＶＬ、従って、ロード４０に供
給される。これによって、ロード４０によって駆動され
る画素は、白にスイッチされる（または、画素が、図２
のグラフに示すＬＣ応答を有するとすると、完全に透過
的になる）。反対に、Ｄがローである場合、最も高いＶ
Ｒ基準電圧は、出力ＶＬ、従って、ロード４０に供給さ
れる。これによって、ロード４０によって駆動される同
じピクセルが、黒にスイッチされる（または、完全に不
透明になる）。ロード４０が、プレチャージスイッチ８
６を通じてチャージされるだけなので、スイッチ８６
は、上記のФ1 *信号を用いて、より長く閉じられ得る。
【００６７】オーバーレイモードは、ＳＢフォーマット
コントロール信号がハイである場合、上記の（ｎ＋ｍ）
ビットおよびｍビットモードとともに用いられ得る。こ
のような場合、および、Ｄがローである場合、変換器７
８は、（ｎ＋ｍ）ビットおよびｍビットモードについて
の説明と同様、すなわち、ＳＢがローであるかのように
正確に動作する。しかし、Ｄがハイである場合、ＭＳＢ
復号器回路８０の動作は、変更される。最も低いＶＲ基
準電圧は、プレチャージスイッチ８６を介して、出力Ｖ
Ｌ、従って、ロード４０に供給される。このことによっ
て、グレースケール画像データＤ（１：ｎ＋ｍ）に関わ
らず、ロード４０からチャージされる画素は、白にスイ
ッチされる（または、完全に透過的になる）ことが確実
になる。従って、白（または、フルカラーＲＢＧ）オー
バーレイは、グレースケール画像のトップで達成され
る。
コントロール信号がハイである場合、上記の（ｎ＋ｍ）
ビットおよびｍビットモードとともに用いられ得る。こ
のような場合、および、Ｄがローである場合、変換器７
８は、（ｎ＋ｍ）ビットおよびｍビットモードについて
の説明と同様、すなわち、ＳＢがローであるかのように
正確に動作する。しかし、Ｄがハイである場合、ＭＳＢ
復号器回路８０の動作は、変更される。最も低いＶＲ基
準電圧は、プレチャージスイッチ８６を介して、出力Ｖ
Ｌ、従って、ロード４０に供給される。このことによっ
て、グレースケール画像データＤ（１：ｎ＋ｍ）に関わ
らず、ロード４０からチャージされる画素は、白にスイ
ッチされる（または、完全に透過的になる）ことが確実
になる。従って、白（または、フルカラーＲＢＧ）オー
バーレイは、グレースケール画像のトップで達成され
る。
【００６８】ｎ＋ｍビット動作について、Ｄがハイであ
る場合、バッファ８４は、必要とされない。従って、ロ
ード４０への接続を防ぎ、全体的にバッファ８４を共に
ディセーブルする、ロジックが回路７８に加えられ得
る。
る場合、バッファ８４は、必要とされない。従って、ロ
ード４０への接続を防ぎ、全体的にバッファ８４を共に
ディセーブルする、ロジックが回路７８に加えられ得
る。
【００６９】説明された実施形態によって、ドライバに
供給される単純なさらなるフォーマットコントロール信
号に従って、ドライバ回路の動作のモード（および、ド
ライバとディスプレイとの電力消費）がコントロールさ
れる、アクティブマトリクスディスプレイのデジタルデ
ータドライバ構成が提供されることが理解される。異な
るモードは、モノクロ、様々な解像度（ビット面）設定
のカラー、および任意の他のモードと共に用いられる１
ビットのスーパーインポーズ機能である。フォーマット
コントロール信号は、ディスプレイの画質および電力消
費が最適化されるように、ドライバの動作のモードを調
節するために用いられ得る。これは、特に、レベルシフ
ティング回路、バイアス発生回路およびバッファテール
電流が電力を節約するようにディセーブルされる、ポリ
シリコン集積ドライバに関する。さらに画像データのテ
キストデータオーバーレイは、ディスプレイコントロー
ラ内における、任意のデータを処理するこなく可能であ
る。
供給される単純なさらなるフォーマットコントロール信
号に従って、ドライバ回路の動作のモード（および、ド
ライバとディスプレイとの電力消費）がコントロールさ
れる、アクティブマトリクスディスプレイのデジタルデ
ータドライバ構成が提供されることが理解される。異な
るモードは、モノクロ、様々な解像度（ビット面）設定
のカラー、および任意の他のモードと共に用いられる１
ビットのスーパーインポーズ機能である。フォーマット
コントロール信号は、ディスプレイの画質および電力消
費が最適化されるように、ドライバの動作のモードを調
節するために用いられ得る。これは、特に、レベルシフ
ティング回路、バイアス発生回路およびバッファテール
電流が電力を節約するようにディセーブルされる、ポリ
シリコン集積ドライバに関する。さらに画像データのテ
キストデータオーバーレイは、ディスプレイコントロー
ラ内における、任意のデータを処理するこなく可能であ
る。
【００７０】上述した実施形態は、（ｎ＋ｍ）ビット入
力を２つに分割して、２つの異なる解像度を提供する
が、３つ以上の異なる解像度を提供するため、入力が３
つ以上に分割されるさらなる実施形態が可能であること
が理解される。
力を２つに分割して、２つの異なる解像度を提供する
が、３つ以上の異なる解像度を提供するため、入力が３
つ以上に分割されるさらなる実施形態が可能であること
が理解される。
【００７１】低解像度フォーマットにおいて、このよう
なフォーマットで必要とされない回路要素をディセーブ
ルすることによって電力を節約する、マルチフォーマッ
トサンプリングレジスタ、デジタル−アナログ変換器、
データドライバ、およびアクティブマトリクスディスプ
レイが提供される。
なフォーマットで必要とされない回路要素をディセーブ
ルすることによって電力を節約する、マルチフォーマッ
トサンプリングレジスタ、デジタル−アナログ変換器、
データドライバ、およびアクティブマトリクスディスプ
レイが提供される。
【００７２】
【発明の効果】本発明のマルチフォーマットデジタルデ
ータ駆動装置およびアクティブマトリクスディスプレイ
によって、より小さい情報量のデータをディスプレイに
書き込む場合、データを表示するために要する消費電力
を改善することができる。
ータ駆動装置およびアクティブマトリクスディスプレイ
によって、より小さい情報量のデータをディスプレイに
書き込む場合、データを表示するために要する消費電力
を改善することができる。
【００７３】様々な解像度モードがあり、他の解像度モ
ードと組み合わせるることができ、同様にディスプイの
消費電力、かつ画質を改善することができる。
ードと組み合わせるることができ、同様にディスプイの
消費電力、かつ画質を改善することができる。
【図１】図１は、従来技術による、従来のデジタルデー
タドライバおよびアクティブマトリクスディスプレイを
示す図である。
タドライバおよびアクティブマトリクスディスプレイを
示す図である。
【図２】図２は、典型的な液晶ディスプレイ画素の電圧
伝送曲線を示す図である。
伝送曲線を示す図である。
【図３】図３は、従来技術による２段のデジタル−アナ
ログ変換器によって達成可能な図２の電圧伝送曲線の逆
関数の区分的線形近似を示す図である。
ログ変換器によって達成可能な図２の電圧伝送曲線の逆
関数の区分的線形近似を示す図である。
【図４ａ】図４ａは、デジタル入力変換および線形１段
ｎ＋ｍビットデジタル−アナログ変換器を有する、従来
技術によるガンマ補正回路を示す図である。
ｎ＋ｍビットデジタル−アナログ変換器を有する、従来
技術によるガンマ補正回路を示す図である。
【図４ｂ】図４ｂは、非線形２段ｎ＋ｍビットデジタル
−アナログ変換器を有する、従来技術によるガンマ補正
回路を示す図である。
−アナログ変換器を有する、従来技術によるガンマ補正
回路を示す図である。
【図５】図５は、変換速度が向上した、従来技術による
非線形２段ｎ＋ｍビットデジタル−アナログ変換器を示
す図である。
非線形２段ｎ＋ｍビットデジタル−アナログ変換器を示
す図である。
【図６】図６は、図４ｂおよび図５のデジタル−アナロ
グ変換器によって必要とされる変換時間の比較を示す図
である。
グ変換器によって必要とされる変換時間の比較を示す図
である。
【図７】図７は、従来技術による単一ビット低電圧サン
プリング回路を示す図である。
プリング回路を示す図である。
【図８】図８は、従来技術による典型的な、「画面上表
示」能力を有するＬＣコントローラ集積回路を示す図で
ある。
示」能力を有するＬＣコントローラ集積回路を示す図で
ある。
【図９】図９は、フォーマットコントロール信号に従っ
て動作する、マルチフォーマットデジタルデータドライ
バである、本発明の実施形態を示す図である。
て動作する、マルチフォーマットデジタルデータドライ
バである、本発明の実施形態を示す図である。
【図１０】図１０は、マルチフォーマットデジタルデー
タドライバの様々なディスプレイモード能力を示し、表
示の質と電力消費との間のトレードオフを示す図であ
る。
タドライバの様々なディスプレイモード能力を示し、表
示の質と電力消費との間のトレードオフを示す図であ
る。
【図１１ａ】図１１ａは、フォーマットコントロール信
号の例示的なセットおよび対応するマルチフォーマット
ドライバ動作モードを示す図である。
号の例示的なセットおよび対応するマルチフォーマット
ドライバ動作モードを示す図である。
【図１１ｂ】図１１ｂは、フォーマットコントロール信
号の他の例示的なセットおよび対応するマルチフォーマ
ットドライバ動作モードを示す図である。
号の他の例示的なセットおよび対応するマルチフォーマ
ットドライバ動作モードを示す図である。
【図１２】図１２は、サンプリング回路の電力消費が、
フォーマットコントロール信号によってどのようにコン
トロールされるかを図示する図である。
フォーマットコントロール信号によってどのようにコン
トロールされるかを図示する図である。
【図１３】図１３は、図７のサンプリング回路のバイア
ス電流電力消費が、フォーマットコントロール信号のう
ちの１つによってどのようにコントロールされ得るかを
示す図である。
ス電流電力消費が、フォーマットコントロール信号のう
ちの１つによってどのようにコントロールされ得るかを
示す図である。
【図１４】図１４は、マルチフォーマットデジタルデー
タドライバにおける動作に対して、図５の従来技術によ
るデジタル−アナログ変換器がどのように適合され得る
かを示す図である。
タドライバにおける動作に対して、図５の従来技術によ
るデジタル−アナログ変換器がどのように適合され得る
かを示す図である。
【図１５】図１５は、図１４のデジタル−アナログ変換
器における、スイッチの位相同期を示すタイミング図で
ある。
器における、スイッチの位相同期を示すタイミング図で
ある。
４ デジタルデータラインドライバ １０ 入力レジスタ １６ 格納レジスタ １８ デジタル−アナログ変換器
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/20 ６２３ Ｇ０９Ｇ 3/20 ６２３Ｌ Ｈ０４Ｎ 5/66 Ｈ０４Ｎ 5/66 Ｂ Ｆターム(参考） 5C006 AA01 AA16 AF46 AF71 AF82 BB16 BC03 BC12 BC20 BF03 BF04 BF11 BF25 FA47 5C058 AA06 BA01 BA04 BA25 BA26 BB05 BB06 BB14 5C080 AA06 AA10 BB05 DD26 EE29 FF11 JJ01 JJ02 JJ03
Claims (22)
- 【請求項１】 アクティブマトリクスディスプレイのデ
ータラインを駆動するデータドライバのためのマルチフ
ォーマットサンプリングレジスタであって、該マルチフ
ォーマットサンプリングレジスタは、高解像度モードま
たは低解像度モードのいずれかで動作するように構成さ
れ、該マルチフォーマットサンプリングレジスタは、 （ａ）少なくとも（ｎ＋ｍ）ビットを含み、該ディスプ
レイの画素のスイッチングレベルを示すデジタル入力を
受け取るように構成されるサンプラー入力手段であっ
て、ｎおよびｍが整数である、サンプラー入力手段と、 （ｂ）ｍ個のサンプリング回路を含む第１のサンプラー
であって、該サンプリング回路のそれぞれがｍビットの
該デジタル入力のうちの１つをサンプルするように構成
される、第１のサンプラーと、 （ｃ）ｎ個のサンプリング回路を含む第２のサンプラー
であって、該サンプリング回路のそれぞれがｎビットの
該デジタル入力のうちの１つをサンプルするように構成
され、該ｍビットは、該ｎビットよりずっと多い、第２
のサンプラーと、 （ｄ）該第２のサンプラーを、該高解像度モードにおい
てをオンにし、該低解像度モードにおいてオフにして、
該低解像度モードにおいて動作する該サンプリングレジ
スタが動作する場合、該第２のサンプラーが、電力を実
質的に消費しないか、またはほとんど消費しないように
構成された第２のサンプラースイッチと、を備える、マ
ルチフォーマットサンプリングレジスタ。 - 【請求項２】 前記第２のサンプラースイッチが、別個
のｎビットフォーマットコントロール信号に応答してコ
ントロールされ、該別個のｎビットフォーマットコント
ロール信号は、該デジタル入力の該ｎビットを用いる必
要がある場合にアクティブ化される、請求項１に記載の
マルチフォーマットサンプリングレジスタ。 - 【請求項３】 前記マルチフォーマットサンプリングレ
ジスタが、単一ビット入力をサンプリングするように構
成された、単一ビットサンプリング回路と、 該単一ビットサンプリング回路をオンまたはオフにする
ように構成された単一ビットスイッチとをさらに備え
る、請求項１または２に記載のマルチフォーマットサン
プリングレジスタ。 - 【請求項４】 前記単一ビット入力によって示されるオ
ーバーレイ情報が、単色で前記ディスプレイに表示され
るオーバーレイモードにおいて動作することができ、前
記単一ビットスイッチが、該オーバーレイモードにおい
て該単一ビットサンプリング回路をオンにし、他の場合
にオフにするように構成されて、該サンプリングレジス
タが該オーバーレイモードでない場合、該単一ビットサ
ンプリング回路が、電力を実質的に消費しないか、また
はほとんど消費しないようにする、請求項３に記載のマ
ルチフォーマットサンプリングレジスタ。 - 【請求項５】 前記単一ビットスイッチが、別個の単一
ビットフォーマットコントロール信号に応答してコント
ロールされ、該別個の単一ビットフォーマットコントロ
ール信号は、該単一ビット入力を用いる必要がある場合
にアクティブ化される、請求項４に記載のマルチフォー
マットサンプリングレジスタ。 - 【請求項６】 前記ディスプレイの全ての画素が、前記
単一ビット入力によって示される２つの異なるスイッチ
レベルのみに設定される、単一ビットディスプレイモー
ドにおいて動作することができる、マルチフォーマット
サンプリングレジスタであって、前記単一ビットディス
プレイモードにおいて前記第１のサンプラーをオフにす
るように構成された第１のサンプラースイッチをさらに
備え、前記第２のサンプラースイッチは、該単一ビット
ディスプレイモードにおいて前記第２のサンプラーをオ
フにされるように構成されて、該単一ビットディスプレ
イモードにおいて、該第１および第２のサンプラーが、
電力を実質的に消費しないか、またはほとんど消費しな
いようにする、請求項３〜５のいずれかに記載のマルチ
フォーマットサンプリングレジスタ。 - 【請求項７】 前記第１のサンプラースイッチが、別個
のｍビットフォーマットコントロール信号に応答してコ
ントロールされ、該別個のｍビットフォーマットコント
ロール信号は、該デジタル入力のｍビットを用いる必要
がある場合にアクティブ化される、請求項６に記載のマ
ルチフォーマットサンプリングレジスタ。 - 【請求項８】 アクティブマトリクスディスプレイのデ
ータラインを駆動するデータドライバのためのマルチフ
ォーマットデジタル−アナログ変換器であって、該マル
チフォーマットデジタル−アナログ変換器は、低解像度
モードまたは高解像度モードのいずれかで動作するよう
に構成され、該マルチフォーマットデジタル−アナログ
変換器は、 （ａ）少なくとも（ｎ＋ｍ）ビットを含み、該ディスプ
レイの画素のスイッチレベルを示すデジタル入力を受け
取る変換器入力手段であって、ｎおよびｍが整数であ
る、変換器入力手段と、 （ｂ）該デジタル入力のｍビットを受け取り、それぞれ
が該ｍビットの異なる値に対応する（２m＋１）基準電
圧を受け取るように構成された復号器であって、それぞ
れに、より低い復号器出力電圧およびより高い復号器出
力電圧をそれぞれ供給する、より低い復号器出力および
より高い復号器出力を有し、該復号器出力電圧は該基準
電圧の連続する対であり、該連続する対の１つは、該ｍ
ビットの値に対応する、復号器と、 （ｃ）該デジタル入力のｎビットを受け取るように構成
されたｎビットデジタル−アナログ変換器であって、該
ｍビットが、該ｎビットよりはるかに大きく、該ディス
プレイの画素への電源用の該（ｎ＋ｍ）ビットデジタル
入力に対応する変換器出力電圧を提供する変換器出力を
有する、ｎビットデジタル−アナログ変換器と、 （ｄ）該高解像度モードにおいて該ｎビットデジタル−
アナログ変換器をオンにし、該低解像度モードの間オフ
にして、該低解像度モードにおいて、該ｎビットのデジ
タル−アナログ変換器が電力を、実質的に消費しない
か、またはほとんど消費しないようにする、ｎビット変
換器スイッチと、を備える、マルチフォーマットデジタ
ル−アナログ変換器。 - 【請求項９】 前記ｎビット変換器スイッチが、別個の
ｎビットフォーマットコントロール信号に応答してコン
トロールされ、該別個のｎビットフォーマットコントロ
ール信号は、該デジタル入力の該ｎビットを用いる必要
がある場合にアクティブ化される、請求項８に記載のマ
ルチフォーマットデジタル−アナログ変換器。 - 【請求項１０】 前記マルチフォーマットデジタル−ア
ナログ変換器が、前記変換器出力電圧を受け取るように
構成されたバッファをさらに備え、前記画素に対応する
前記データラインに、バッファ出力を供給する、請求項
８または９に記載のマルチフォーマットデジタル−アナ
ログ変換器。 - 【請求項１１】 前記マルチフォーマットデジタル−ア
ナログ変換器が、前記バッファを、前記高解像度モード
においてオンにし、前記低解像度モードにおいてオフに
するように構成して、該低解像度モードにおいて、該バ
ッファが電力を、実質的に消費しないか、またはほとん
ど消費しないように構成されるバッファスイッチをさら
に含む、請求項１０に記載のマルチフォーマットデジタ
ル−アナログ変換器。 - 【請求項１２】 前記バッファスイッチが、別個のｎビ
ットフォーマットコントロール信号に応答してコントロ
ールされ、該別個のｎビットフォーマットコントロール
信号は、該デジタル入力の該ｎビットを用いる必要があ
る場合にアクティブ化される、請求項１１に記載のマル
チフォーマットデジタル−アナログ変換器。 - 【請求項１３】 前記マルチフォーマットデジタル−ア
ナログ変換器が、前記より低い復号器出力と、前記画素
に対応するデータラインとの間に位置するプレチャージ
スイッチと、 前記変換器出力と、該画素に対応するデータラインとの
間に位置する絶縁スイッチとを備える、請求項８〜１２
のいずれか１つに記載のマルチフォーマットデジタル−
アナログ変換器。 - 【請求項１４】 前記マルチフォーマットデジタル−ア
ナログ変換器が、第１および第２のオーバーラップしな
い期間を提供するタイミング回路をさらに備え、前記高
解像度モードにおいて、該第１の期間のみ、前記プレチ
ャージスイッチが閉じられ、該第２の期間のみ、前記絶
縁スイッチが閉じられる、請求項１３に記載のマルチフ
ォーマットデジタル−アナログ変換器。 - 【請求項１５】 前記低解像度モードの間、前記絶縁ス
イッチが開いている状態を維持し、前記プレチャージス
イッチが、延長された期間閉じられ、該延長された期間
は、前記第１の期間より長い、請求項１４に記載のマル
チフォーマットデジタル−アナログ変換器。 - 【請求項１６】 単一ビット入力によって示されるオー
バーレイ情報が、単一の色で前記ディスプレイに表示さ
れるオーバーレイモードにおいて動作することができる
マルチフォーマットデジタル−アナログ変換器であっ
て、該オーバーレイモードにおいて、前記復号器が、該
単一ビット入力を受け取り、該単一ビット入力によって
示される場合、前記画素を該色にスイッチする復号器出
力電圧を提供するように構成される、請求項８〜１５の
いずれかに記載のマルチフォーマットデジタル−アナロ
グ変換器。 - 【請求項１７】 前記ディスプレイの全ての画素が、前
記単一ビット入力によって示される２つの異なるスイッ
チレベルのみに設定される単一ビットディスプレイモー
ドにおいて動作することができるマルチフォーマットデ
ジタル−アナログ変換器であって、該単一ビットディス
プレイモードにおいて、前記復号器が、該単一ビット入
力を受け取り、該単一ビット入力の値に依存する２つの
レベルのうちの１つで復号器出力電圧を提供するように
構成され、前記ｎビット変換器スイッチが、該単一ビッ
トディスプレイモードにおいて、ｎビットデジタル−ア
ナログ変換器をオフにするように構成される、請求項１
６に記載のマルチフォーマットデジタル−アナログ変換
器。 - 【請求項１８】 前記ディスプレイの全ての画素が、前
記単一ビット入力によって示される２つの異なるスイッ
チレベルのみに設定される単一ビットディスプレイモー
ドにおいて動作することができるマルチフォーマットデ
ジタル−アナログ変換器であって、該単一ビットディス
プレイモードにおいて、前記復号器が、該単一ビット入
力を受け取り、該単一ビット入力の値に依存する２つの
レベルのうちの１つで復号器出力電圧を提供するように
構成され、前記ｎビット変換器スイッチが、該単一ビッ
トディスプレイモードにおいて、ｎビットデジタル−ア
ナログ変換器をオフにするように構成され、前記バッフ
ァスイッチが、前記単一ビットディスプレイモードにお
いて前記バッファをオフにするように構成される、請求
項１１に記載のマルチフォーマットデジタル−アナログ
変換器。 - 【請求項１９】 アクティブマトリクスディスプレイの
データラインを駆動するマルチフォーマットデータドラ
イバであって、該マルチフォーマットデータドライバ
は、 （ａ）少なくとも（ｎ＋ｍ）ビットを含み、該ディスプ
レイの画素のスイッチングレベルを示すデジタル入力を
受け取るように構成されるサンプラー入力手段であっ
て、ｎおよびｍが整数である、サンプラー入力手段と、 （ｂ）ｍ個のサンプリング回路を含む第１のサンプラー
であって、該サンプリング回路のそれぞれがｍビットの
該デジタル入力のうちの１つをサンプルするように構成
される、第１のサンプラーと、 （ｃ）ｎ個のサンプリング回路を含む第２のサンプラー
であって、該サンプリング回路のそれぞれがｎビットの
該デジタル入力のうちの１つをサンプルするように構成
され、該ｍビットは、該ｎビットよりずっと多い、第２
のサンプラーと、 （ｄ）該第２のサンプラーを、該高解像度モードにおい
てをオンにし、該低解像度モードにおいてオフにして、
該低解像度モードにおいて動作する該サンプリングレジ
スタが動作する場合、該第２のサンプラーが、電力を実
質的に消費しないか、またはほとんど消費しないように
構成された第２のサンプラースイッチと、を備える、マ
ルチフォーマットサンプリングレジスタと、該マルチフ
ォーマットデジタル−アナログ変換器は、 （ｅ）少なくとも（ｎ＋ｍ）ビットを含み、該ディスプ
レイの画素のスイッチレベルを示すデジタル入力を受け
取る変換器入力手段であって、ｎおよびｍが整数であ
る、変換器入力手段と、 （ｆ）該デジタル入力のｍビットを受け取り、それぞれ
が該ｍビットの異なる値に対応する（２m＋１）基準電
圧を受け取るように構成された復号器であって、それぞ
れ、より低い復号器出力電圧およびより高い復号器出力
電圧をそれぞれ供給する、より低い復号器出力およびよ
り高い復号器出力を有し、該復号器出力電圧は該基準電
圧の連続する対であり、該連続する対の１つは、該ｍビ
ットの値に対応する、復号器と、 （ｇ）該デジタル入力のｎビットを受け取るように構成
されたｎビットデジタル−アナログ変換器であって、該
ｍビットが、該ｎビットよりはるかに大きく、該ディス
プレイの画素への電源用の該（ｎ＋ｍ）ビットデジタル
入力に対応する変換器出力電圧を提供する変換器出力を
有する、ｎビットデジタル−アナログ変換器と、 （ｈ）該高解像度モードにおいて該ｎビットデジタル−
アナログ変換器をオンにし、該低解像度モードの間オフ
にして、該低解像度モードにおいて、該ｎビットのデジ
タル−アナログ変換器が電力を、実質的に消費しない
か、またはほとんど消費しないようにする、ｎビット変
換器スイッチとを備える、マルチフォーマットデジタル
−アナログ変換器とを備える、マルチフォーマットデー
タドライバ。 - 【請求項２０】 請求項１９に記載のマルチフォーマッ
トドライバを備える、マルチフォーマットアクティブマ
トリクスディスプレイ。 - 【請求項２１】 前記マルチフォーマットデータドライ
バが、前記アクティブマトリクスの薄膜トランジスタと
同じ基板上に、モノリシックに集積される、請求項２０
に記載のマルチフォーマットアクティブマトリクスディ
スプレイ。 - 【請求項２２】 前記薄膜トランジスタがポリシリコン
である、請求項２１に記載のマルチフォーマットアクテ
ィブマトリクスディスプレイ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB0021713.3 | 2000-09-05 | ||
| GB0021713A GB2366440A (en) | 2000-09-05 | 2000-09-05 | Driving arrangement for active matrix LCDs |
Publications (2)
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