JP2004514955A - 液晶ディスプレイイメージャ及びクロック減少方法 - Google Patents

Abstract

液晶ディスプレイにおいて列クロック時間を減少させる方法は、行アドレスセレクタがアクティブ画像の行に達するまで、画素の負のフェーズの間は、所与の行のすべての画素を第１電圧（Ｖ_ｃｃ）に切り替えることにより、黒となるよう駆動し、画素の正のフェーズの間は、所与の行のすべての画素を第２電圧（Ｖ_ｒｅｆ）に切り替えることにより、黒となるよう駆動するステップを備える。この方法は、さらに、行アドレスセレクタがアクティブ画像の行に達するまで、行アドレスセレクタをインクリメントし、使用されていない画素を有する行のすべての画素を黒となるよう駆動するステップを繰り返すステップを備える。

Description

【０００１】
［発明の技術分野］
本発明は、ビデオ信号処理に関し、特に、液晶ディスプレイイメージャ（ｌｉｑｕｉｄ ｃｒｙｓｔａｌ ｄｉｓｐｌａｙ ｉｍａｇｅｒ）のためのクロック減少方法（ｃｌｏｃｋ ｒｅｄｕｃｔｉｏｎ ｍｅｔｈｏｄ）に関する。
【０００２】
［発明の背景］
ＬＣＯＳ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｏｎ Ｓｉｌｉｃｏｎ）イメージャのようなマトリックスイメージャの問題は、１つの画素へのアクセスに要するアクセス時間が極めて短いという点である。典型的に、１２８０×７２０のイメージャに対して、アクセス時間は２５ナノ秒未満である。この短いアクセス時間のため、画素情報が誤って登録されてしまう恐れがある。
【０００３】
アクセス時間を増やすために従来利用されてきた方法では、イメージャが列データをリフレッシュすることなくアクティブな画像領域下でデータを書き込めるようにすることである。これによって、行カウンタが最終アドレスに達するまで、アクティブ画像下に画像のマイナー画像（ｍｉｎｏｒ ｉｍａｇｅ）が生成される。この手法の主要な問題は、使用されない画素が黒となるよう駆動されず、画素駆動エンジンにおける迷光（ｓｔｒａｙ ｌｉｇｈｔ）を増大させるという点である。したがって、不使用画素を黒となるよう選択的に駆動し、そして（または）不使用画素をもつ行のアドレッシングを避ける必要性がある。
【０００４】
本発明は、上述した問題を解決することにある。
【０００５】
［発明の概要］
ＬＣＯＳイメージャのようなイメージャにおいて、その個々の画素への書き込みアクセス時間を増やす方法は、書き込まれるトータルのセル数を減少させることによって説明される。このことは、一回に１つの画素に対するように、一回に１つの行に対して、各不使用画素を共通の電圧で同時に印加し、不使用画素の書き込みを実行することによってなされる。印加される電圧は、迷光からの反射を防ぐために、不使用画素を黒の状態に駆動する。
【０００６】
より詳細には、本発明の第１の特徴として、液晶ディスプレイで列クロック時間を減少させる方法は、所与の行のすべての不使用画素を黒となるよう同時に駆動し、そしてアクティブ画像をもつ行が検出されるまで次の行に対してこの駆動ステップを繰り返すことからなる。
【０００７】
本発明の第２の特徴として、液晶ディスプレイで列クロック時間を減少させる方法は、列アドレスセレクタ（ｃｏｌｕｍｎ ａｄｄｒｅｓｓ ｓｅｌｅｃｔｏｒ）がアクティブ画像をもつ行に達するまで、所与の行のすべての画素を、画素の負のフェーズの間、第１電圧に切り替えることにより黒となるよう駆動させるステップと、列アドレスセレクタがアクティブ画像をもつ行に達するまで、所与の行のすべての画素を、画素の正のフェーズの間、第２電圧に切り替えることにより黒となるよう駆動させるステップとを備える。
【０００８】
本発明の第３の特徴として、液晶ディスプレイで列クロック時間を減少させる方法は、複数の行を有する液晶ディスプレイイメージャの開始行にランダムにアクセスするステップと、アクティブ画像をもつ複数の行からいくつかの行を選択的にアドレスするステップと、そしてその実質的にすべての画素が使用されていない複数の行からいくつかの行をアドレスすることを避けるステップからなる。
【０００９】
本発明の第４の特徴として、液晶ディスプレイイメージャシステムは、行アドレスセレクタに接続された複数の行を有するイメージャを備える。さらに、このシステムは、ランダムにイメージャの行にアクセスし、そのすべての画素が使用されていない行のアドレッシングを回避するための行アドレスセレクタに接続されたランダムアクセスコントローラ（ｒａｎｄｏｍ ａｃｃｅｓｓ ｃｏｎｔｒｏｌｌｅｒ）を備える。さらに、このシステムは、イメージャ内にそのすべての画素が使用されていない行があれば、この行のすべての不使用画素を黒となるよう同時に駆動するスイッチング機構を備える。
【００１０】
［発明の詳細な説明］
本発明の特徴及び利点は、例を使った以下の説明から明らかになるであろう。
【００１１】
図１を参照するに、ＬＣＯＳディスプレイのようなマトリックスディスプレイのイメージャ１８を駆動するための一例となる回路１０のブロック図が示されている。回路１０はデジタルＩＣ１２とアナログ信号ＩＣ１６を備える。好ましくは、デジタルＩＣ１２は、ピンポンメモリ構造（ｐｉｎｇ−ｐｏｎｇ ｍｅｍｏｒｙ ａｒｃｈｉｔｅｃｔｕｒｅ）１４を通じて入力される６０Ｈｚのフレーム速度を１２０Ｈｚに変換し、プログラム可能な参照テーブル（Ｌｏｏｋ−Ｕｐ Ｔａｂｌｅ）を通じてガンマテーブルオペレーション（ｇａｍｍａ ｔａｂｌｅ ｏｐｅｒａｔｉｏｎ）を実行する。ガンマ補正は、１０ビットＲＧＢ出力ワードを形成するために、８ビットＲＧＢ入力に適用される。デジタルＩＣ１２は、システム帯域を最小化するために、色あたり４フェーズの１０ビットＤ／Ａスキームを利用する。現在の技術状況では、１つのフェーズはかなり高いアナログサンプルレートを要し、それゆえかなり高いスルーレート（ｓｌｅｗ ｒａｔｅ）を要するので、４つのフェーズが必要となる。各フェーズは、４画素ごとキャリーするので、デジタルＩＣ１２は、４つのフェーズを生成することが好ましい。１つの実施例として、デジタルＩＣ１２は、アナログデマルチプレクサ（ａｎａｌｏｇ ｄｅｍｕｌｔｉｐｌｅｘｅｒ）に接続されたデジタルアナログ変換器を備えてもよい。他の実施例として、デジタルＩＣ１２は、１つ以上のデジタルアナログ変換器（４フェーズの場合では、それぞれ１／４のスピードで動作する４つのデジタルアナログ変換器が使用されることが好ましい。）に接続されたデジタルデマルチプレクサを備えていてもよい。アナログ信号ＩＣ１６は、イメージャを駆動し、４フェーズドライバのＤ／ＡマッチングのためのデジタルＩＣにコントロールループフィードバック信号（ｃｏｎｔｒｏｌ ｌｏｏｐ ｆｅｅｄｂａｃｋ ｓｉｇｎａｌ）１７を与えるオペアンプ（ｏｐ−ａｍｐ）ＩＣであることが好ましい。
【００１２】
図２を参照するに、図１のイメージャ１８を具備するイメージャシステム２０を示すブロック図がさらに詳細に示されている。イメージャアレイにアクセスする従来方法は、まずアナログ画素の行をサンプルホールドバッファ２２（Ｓ／Ｈ Ｂｕｆｆｅｒ）２２に移し、行アクセスラッチの間適当な画素にこれら電圧を移すことによって、各画素のアドレッシングが行われる。イメージャのすべての画素は、Ｆ_ｃｌｋの速度で書き込まれる必要がある。ここで、Ｆ_ｃｌｋは、
Ｆ_ｃｌｋ ＝ （（画素数）×（垂直レート）×２）／（Ｄ／Ａチャンネル数）
である。２倍の垂直レートがちらつき減少のために利用される。
【００１３】
Ｆ_ｃｌｋのこの制約は、イメージャ内のオペアンプやドライブ電子装置に必要とされる高いスルーレートによる電子技術を進展させる。例えば、１２８０×１０２４×６０Ｈｚのシステムにおいて、システムクロック周波数は、Ｆ_ｃｌｋ ＝ ３９．３２ＭＨｚとなる。
【００１４】
システムクロック周波数（Ｆ_ｃｌｋ）に関する要求を抑える方法は、プログラム可能なライン長のランダム行アクセススタートを利用することである。このスキームでは、すべての画素の利用に、システムクロックやＤ／Ａ要求を抑える能力を要求しないシステムを可能にするであろう。図２は、イメージャ１８に接続された行アドレスセレクタ（ＲＡＳ）２４と、行アドレスセレクタ２４とＳ／Ｈバッファ２２に接続され、液晶ディスプレイイメージャの開始行にランダムにアクセスし、そのすべてまたは実質的にすべての画素が使用されていない行のアドレッシングを避けるよう、アクティブ画像をもつ行を選択的にアドレスするようにプログラムされたコントローラ２３とを示している。
【００１５】
図３に示されるように、１２８０×１０２４イメージャ３０に関する例として、１２８０×７２０画素１６×９画像が、画素の所望でない行をアドレスせずに表示されている。そして、それによってシステムクロック周波数Ｆ_ｃｌｋを、
Ｆ_ｃｌｋ ＝ （１２８０×７２０）（６０）×２）／（４）＝ ２７．６５ＭＨｚ
に減少させることができる。
【００１６】
このアプローチの可能性のある欠点は、マトリックスディスプレイ（例えば、ＬＣＯＳディスプレイ）のすべての画素が書き込まれなければならないという点である。この欠点を解消するために、すべての不使用画素に（黒に対応する）共通のＤＣ電圧を印加するよう、スイッチング機構あるいはデマルチプレクサが利用されうる。
【００１７】
図４を参照するに、複数の行を有し、行アドレスセレクタ２４に接続されたイメージャ１８を備えた液晶ディスプレイイメージャシステム４０が示されている。このシステム４０は、図２に示されるようなイメージャの行にランダムにアクセスし、イメージャ内のそのすべての画素が利用されていない行をアドレッシングすることを避ける行ランダムセレクタに接続されたランダムアクセスコントローラを備えていてもよい。また代わりに、図４の行アドレスセレクタ２４の中にコントローラ２４の論理が埋め込まれていてもよい。上述したように、システム４０は、さらに、もしイメージャにそのすべての画素が利用されていない行があれば、その行のすべての画素が黒になるよう一斉に駆動するスイッチング機構を備えている。図４の実施例では、共通のＤＣ電圧を印加するための自動列バイアススイッチングシステム（ａｕｔｏｍａｔｉｃ ｃｏｌｕｍｎ ｂｉａｓ ｓｗｉｔｃｈｉｎｇ ｓｙｓｔｅｍ）が利用されている。より詳細には、図４は、行アドレスセレクタ（ＲＡＳ）２４が所望のアクティブ画像をもつ行までインクリメント（ｉｎｃｒｅｍｅｎｔ）されている間は、画素書き込みの負のフェーズに対してスイッチＳ１（４１）を閉じることによって列クロックアクセス時間を減少させるシステム及び方法を示している。Ｓ１が閉じられるとき、すべての列はＶ_ｃｃに書き込まれる。Ｓ１はアクティブ画像の最初のラインで開かれる。画素書き込みの負のフェーズでは、黒表示されるべき各画素に０ｖｄｃを印加するためスイッチＳ２（４２）を閉じることによって、このプロセスはリバースされる。このプロセスは、図５及び６に示されるような両フェーズに対し、イメージャのボトムで繰り返される。発明のアレンジに関する現在の好ましいＬＣＯＳシステムでは、共通の陽極（ｐｌａｔｅ）は常に８ボルトのポテンシャルにある。ＬＣＯＳシステムの極めて小さな陽極アレイにおけるその他の陽極のそれぞれは、２ボルトの範囲で操作される。正の画像に対しては、電圧は黒に対応する０ボルトから白に対応する８ボルトの間で変化する。負の画像に対しては、電圧は白に対応する８ボルトから黒に対応する１６ボルトの間で変化する。本発明は、これらの範囲やスキームに制限されるものではなく、請求の範囲の意図する範囲内でのみ制限されるべきである。
【００１８】
同様のスキームが、ランダムなアクセスが各行になされる場合、アクセスされる行数を減らすために実行される。代替となる方法では、黒の部分にアクセスしているときには、行生成装置（ｒｏｗ ｇｅｎｅｒａｔｏｒ）がスピードアップされ、イメージャの所望の画像領域にアクセスしているときには、行生成装置がスピードダウンされる。
【００１９】
図７を参照するに、液晶ディスプレイで列クロック時間を減少させる方法７００を示すフローチャートが示される。この方法７００は、判定ブロック７０２で行のすべての画素が使用されていないかどうか判定するステップ７０２を有することが好ましい。もし、この行がアクティブ画像を持っていれば、方法７００は、ステップ７０４でこのアクティブ画像を処理する。もし、この行のすべての画素が使用されていなければ、ステップ７０６で行のすべての不使用画素が一斉に黒になるよう駆動される。方法７００は、ステップ７０８で次の行に移り、判定ブロック７０２でアクティブ画像をもつ行が検出されるまで、駆動ステップ７０６が繰り返される。１つの実施例として、ステップ７０８は、行アクセスセレクタをインクリメントすることにより実行されてもよい。不使用画素を黒にするため駆動するステップ７０６は、その行あるいは次の行に共通の電圧を印加することにより実行されることが好ましい。ＬＣＯＳディスプレイでは、このことは、行アドレスセレクタがアクティブ画像の行に到達するまで、行あるいは次の行のすべての画素を、画素の負のフェーズの間、例えば１６ボルトのような第１電圧に切り替え、画素の正のフェーズの間、例えば０ボルトのような第２電圧に切り替えることによりなされる。方法７００は、ステップ７０７で、そのすべての画素が黒となるよう駆動される行をインクリメントしている間は、より速いスピードで行アドレスセレクタを実行させ、ステップ７０３で、アクティブ画像をもつ行をインクリメントしている間は、よりゆっくりとしたスピードで行アドレスセレクタを実行させる。方法７００は、特にステップ７０８とスタート７０１で行われる開始と次の行の選択では、行のランダムアクセス選択が利用される。
【００２０】
図８を参照するに、液晶ディスプレイでの列クロック時間を減少させる方法８００のフローチャートが示されている。方法８００は、ステップ８０２において、複数行を有する液晶ディスプレイイメージャの開始行にランダムにアクセスするステップを備えることが好ましい。判定ブロック８０４で、選択的にアドレスされた行がアクティブ画像を有していれば、ブロック８０６に示されるように次の行が処理される。もし、選択的にアドレスされた行のすべてまたは実質的にすべての画素が使用されていなければ、この選択的にアドレスされた行はステップ８０７で随意的にスキップされるか回避され、あるいは、ステップ８０８で上述した様々な方法で、この不使用画素は黒になるよう駆動されてもよい。
【００２１】
本発明は、ここで開示された実施例に関して説明されてきたが、上記説明は請求項に記載される発明の範囲を示すためのものであり、それに制限されるものではない。
【図面の簡単な説明】
【図１】
図１は、本発明によるＬＣＯＳディスプレイのようなマトリックスディスプレイのイメージャを駆動するための一例となる回路を示したブロック図である。
【図２】
図２は、より詳細に、図１のイメージャを示したブロック図である。
【図３】
図３は、本発明による１２８０×１０２４ディスプレイを示した図である。
【図４】
図４は、本発明による自動列バイアス回路を示した図である。
【図５】
図５は、図４の自動列バイアス回路の行切り替えタイミングを示した図である。
【図６】
図６は、図４の自動列バイアス回路の行切り替えタイミングを示した図である。
【図７】
図７は、本発明による方法を示したフローチャートである。
【図８】
図８は、本発明によるもう１つの方法を示したフローチャートである。

Claims (22)

1. 液晶ディスプレイにおける列クロック時間を減少させる方法であって：
   １つの行のすべての画素が使われていないかどうか判定するステップ；
   前記行のすべての画素を同時に黒にするよう駆動するステップ；及び
   アクティブ画像を有する行が検出されるまで、引き続く行に対して前記駆動ステップを繰り返すステップ；
   からなることを特徴とする方法。
2. 請求項１記載の方法であって、前記行または引き続く行の使われていない画素は、該行または該引き続く行に共通のＤＣ電圧を印加することにより、黒となるよう駆動されることを特徴とする方法。
3. 請求項２記載の方法であって、前記行または引き続く行のすべての使われていない画素を駆動するステップは、行アドレスセレクタが前記アクティブ画像を有する行に達するまで、該行または引き続く行のすべての画素を、画素の負のフェーズの間、第１電圧に切り替えるステップ、及び該行または引き続く行のすべての画素を、画素の正のフェーズの間、第２電圧に切り替えるステップを備えることを特徴とする方法。
4. 請求項３記載の方法であって、前記行アドレスセレクタは、そのすべての画素が黒になるよう駆動される行でインクリメントされる間は、高速動作し、アクティブ画像を有する行でインクリメントされる間は、低速動作することを特徴とする方法。
5. 請求項３記載の方法であって、前記第１電圧は１６ボルトであり、前記第２電圧は０ボルトであることを特徴とする方法。
6. 請求項１記載の方法は、さらに、前記液晶ディスプレイの複数の行の開始に、ランダムにアクセスするステップを備えることを特徴とする方法。
7. 液晶ディスプレイにおける列クロック時間を減少させる方法であって：
   行アドレスセレクタがアクティブ画像の行に達するまで、所与の行のすべての画素を、画素の負のフェーズの間、第１電圧に切り替えることにより、黒となるよう駆動するステップ；及び
   前記行アドレスセレクタが前記アクティブ画像の行に達するまで、前記所与の行のすべての画素を、前記画素の正のフェーズの間、第２電圧に切り替えることにより、黒となるよう駆動するステップ；
   からなることを特徴とする方法。
8. 請求項７記載の方法は、さらに、前記アドレスセレクタをインクリメントし、該アドレスセレクタが前記アクティブ画像の行に達するまで、引き続く行が使われていない画素を含むとき、請求項１記載の前記ステップを繰り返すステップを備えることを特徴とする方法。
9. 請求項８記載の方法は、さらに、前記行アドレスセレクタが使用されていない画素を有するもう１つの引き続く行にインクリメントするとき、請求項１記載の前記ステップを繰り返すステップを備えることを特徴とする方法。
10. 請求項７記載の方法であって、前記行アドレスセレクタは、そのすべての画素が黒となるよう駆動される行でインクリメントされる間は、高速動作し、アクティブ画像を有する行でインクリメントされる間は、低速動作することを特徴とする方法。
11. 請求項７記載の方法であって、前記第１電圧は１６ボルトであり、前記第２電圧は０ボルトであることを特徴とする方法。
12. 請求項７記載の方法は、さらに、前記液晶ディスプレイの複数の行の開始に、ランダムにアクセスするステップを備えることを特徴とする方法。
13. 液晶ディスプレイにおける列クロック時間を減少させる方法であって：
    複数の行を有する液晶ディスプレイイメージャの開始行にランダムにアクセスするステップ；及び
    アクティブ画像を有する複数の行からいくつかの行に選択的にアドレスし、実質的にそのすべての画素が使用されていない複数の行のいくつかの行にアドレスすることを回避するステップ；
    を備えることを特徴とする方法。
14. 請求項１３記載の方法は、さらに、前記実質的にすべての画素が使用されていない行のすべての画素を、画素の負のフェーズの間、第１電圧に切り替え、画素の正のフェーズの間、第２電圧に切り替えることにより、黒となるよう駆動するステップを備えることを特徴とする方法。
15. 複数の行を有し、行アドレスセレクタに接続されたイメージャ；及び
    前記イメージャの行にランダムにアクセスし、そのすべての画素が使用されていないイメージャの行をアドレスすることを回避する前記行アドレスセレクタに接続されたランダムアクセスコントローラ；
    からなることを特徴とする液晶ディスプレイイメージャシステム。
16. 請求項１５記載の液晶ディスプレイイメージャシステムは、さらに、前記イメージャの所与の行の画素がすべて使用されていなければ、該すべての使用されていない画素を同時に黒になるよう駆動するスイッチング機構を備えることを特徴とするシステム。
17. 請求項１６記載の液晶ディスプレイイメージャシステムであって、前記行アドレスセレクタは、前記イメージャのすべての行を進行し、前記スイッチング機構は、アクティブ画像を有する行が検出されるまで、そのすべての画素が使われていない行の該すべての使われていない画素を同時に黒になるよう駆動することを特徴とするシステム。
18. 請求項１６記載の液晶ディスプレイイメージャシステムであって、前記スイッチング機構は、前記行に共通のＤＣ電圧を印加することにより、前記行の使用されていない画素を黒になるよう駆動することを特徴とするシステム。
19. 請求項１６記載の液晶ディスプレイイメージャシステムであって、前記スイッチング機構は、前記行アドレスセレクタがアクティブ画像の行に達するまで、そのすべての画素が使われていない行の該すべての画素を、画素の負のフェーズの間、第１電圧に切り替え、画素の正のフェーズの間、第２電圧に切り替えることを特徴とするシステム。
20. 請求項１６記載の液晶ディスプレイイメージャシステムであって、前記行アドレスセレクタは、そのすべての画素が黒になるよう駆動される行でインクリメントされる間は、高速動作し、アクティブ画像を有する行でインクリメントされる間は、低速動作することを特徴とするシステム。
21. 請求項１５記載の液晶ディスプレイイメージャシステムは、さらに、前記ランダムアクセスコントローラに接続され、該ランダムアクセスコントローラがそのすべての画素が使用されていない行を検出することを可能となるようサンプルホールド回路を備えることを特徴とするシステム。
22. 請求項１５記載の液晶ディスプレイイメージャシステムであって、該システムは、ＬＣＯＳディスプレイ用であることを特徴とするシステム。

Images