KR20020019425A - 다중 포맷 액티브 매트릭스 표시 장치 - Google Patents

다중 포맷 액티브 매트릭스 표시 장치 Download PDF

Info

Publication number
KR20020019425A
KR20020019425A KR1020010054439A KR20010054439A KR20020019425A KR 20020019425 A KR20020019425 A KR 20020019425A KR 1020010054439 A KR1020010054439 A KR 1020010054439A KR 20010054439 A KR20010054439 A KR 20010054439A KR 20020019425 A KR20020019425 A KR 20020019425A
Authority
KR
South Korea
Prior art keywords
format
switch
bit
bits
digital
Prior art date
Application number
KR1020010054439A
Other languages
English (en)
Other versions
KR100443214B1 (ko
Inventor
케른스그레이엄앤드류
브라운로우마이클제임스
Original Assignee
마찌다 가쯔히꼬
샤프 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마찌다 가쯔히꼬, 샤프 가부시키가이샤 filed Critical 마찌다 가쯔히꼬
Publication of KR20020019425A publication Critical patent/KR20020019425A/ko
Application granted granted Critical
Publication of KR100443214B1 publication Critical patent/KR100443214B1/ko

Links

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3685—Details of drivers for data electrodes
    • G09G3/3688—Details of drivers for data electrodes suitable for active matrices only
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0243—Details of the generation of driving signals
    • G09G2310/0248—Precharge or discharge of column electrodes before or after applying exact column voltages
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/027—Details of drivers for data electrodes, the drivers handling digital grey scale data, e.g. use of D/A converters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0271—Adjustment of the gradation levels within the range of the gradation scale, e.g. by redistribution or clipping
    • G09G2320/0276—Adjustment of the gradation levels within the range of the gradation scale, e.g. by redistribution or clipping for the purpose of adaptation to the characteristics of a display device, i.e. gamma correction
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/02—Details of power systems and of start or stop of display operation
    • G09G2330/021—Power management, e.g. power saving
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2340/00—Aspects of display data processing
    • G09G2340/04—Changes in size, position or resolution of an image
    • G09G2340/0407—Resolution change, inclusive of the use of different resolutions for different screen areas
    • G09G2340/0428—Gradation resolution change
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2340/00—Aspects of display data processing
    • G09G2340/12—Overlay of images, i.e. displayed pixel being the result of switching between the corresponding input pixels
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2340/00—Aspects of display data processing
    • G09G2340/12—Overlay of images, i.e. displayed pixel being the result of switching between the corresponding input pixels
    • G09G2340/125—Overlay of images, i.e. displayed pixel being the result of switching between the corresponding input pixels wherein one of the images is motion video
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/2007—Display of intermediate tones
    • G09G3/2011—Display of intermediate tones by amplitude modulation

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Nonlinear Science (AREA)
  • Mathematical Physics (AREA)
  • Optics & Photonics (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Liquid Crystal Display Device Control (AREA)
  • Transforming Electric Information Into Light Information (AREA)

Abstract

다중 포맷 샘플링 레지스터, 디지털/아날로그 컨버터, 데이터 드라이버 및 액티브 매트릭스 표시 장치가 제공되며, 이들은 저해상도 포맷에 필요하지 않은 회로를 디스에이블함으로써 저 해상도 포맷에서 전력 절약을 제공한다.

Description

다중 포맷 액티브 매트릭스 표시 장치{MULTI-FORMAT ACTIVE MATRIX DISPLAYS}
본 발명은 다중 포맷 액티브 매트릭스 표시 장치 및 그 이용을 위한 다중 포맷 장치에 관한 것이다.
본 발명은 액티브 매트릭스 표시 장치를 제어하기 위한 다중 포맷 데이터 드라이버를 제공한다. 드라이버의 회로는 직접적인 결합에 의해 또는 유연성있는 회로 접속을 경유하여 접속된 이산 드라이버 집적 회로로 구현될 수 있다. 이 경우에, 회로는 결정 실리콘으로부터 거의 항상 제조될 수 있다. 대안적으로 회로는 동일한 처리 단계를 이용하여 액티브 매트릭스 장치와 동일한 기판상에 집적될 수 있다. 이러한 유형의 장치는 박막 트랜지스터(TFTs), 특히 저온 및 고온 폴리실리콘 트랜지스터를 포함한다. 본 발명은 데이터가 다양한 포맷으로 표시 장치에 제공될 수 있으며 표시 전력 소모가 최소화되어야 하는 휴대용 장치의 표시 장치에 직접 적용할 수 있다.
도 1은 N행의 화소와 M열의 화소로 구성된 통상적인 액티브 매트릭스 액정(LC) 표시 장치(2)를 나타낸다. 액티브 매트릭스의 주변에 있는 박스들은 표시 드라이버 전자 기기를 나타낸다. 디지털 데이터 라인 드라이버(4) 및 주사 라인 드라이버(6)의 결합된 기능을 하며, 디지털 화상 데이터 소스로부터 LC 화소의 전극(8)으로 아날로그 데이터 전압을 제공한다.
디지털 데이터 드라이버(4)는 통상적으로 LC 제어기 집적 회로(미도시)로부터 화상 데이터를 수신한다. 화상 데이터 외에, 드라이버(4)는 또한 클럭 신호 및 프레임 및 라인 동기화 신호와 같은 제어 및 타이밍 신호를 수신한다. 화상 데이터는 표시 장치의 화소의 수평 라인의 필요한 표시 상태에 대응하는 각각의 라인으로, 한 번에 한 라인씩 디지털 데이터 드라이버(4)로 노멀하게(normally) 송신된다. 디지털 데이터 드라이버(4)는 도 1에 도시된 바와 같이, 입력 레지스터(10)의 어레이를 포함한다. 화상 데이터의 라인이 드라이버(4)로 전송됨에 따라, 각각의 데이터 요소는 입력 레지스터(10) 중 하나로 판독된다. 입력 레지스터(10)를 작동시키는 샘플링 펄스는 타이밍 발생기(12)로부터 발생된다. 일단 화상 데이터의 전체 라인이 입력 레지스터(10)에 의해 샘플링되었다면, 데이터는 저장 레지스터(16)의 어레이로 전송된다. 화상 데이터의 다음 라인이 드라이버(4)로 전송되고 있는 동안, 저장 레지스터(16)의 데이터는 디지털/아날로그 컨버터 회로(18)로 공급된다.
디지털/아날로그 변환 동작은 액정 전압/광-투과 특성을 보상하도록 비선형일 것이다. 이 변환은 감마 정정으로 알려져 있다. 대안적으로 LC 제어기(미도시)는 감마 정정을 지원할 수 있고, 이 경우에 디지털 드라이버(4)내의 디지털/아날로그 변환은 선형 동작을 한다. 컨버터(18)의 출력은 액티브 매트릭스의 소스 라인(20)을 충전시키고, 주사 드라이버(6)는 화소의 행이 화소 TFT(22)를 통해서 소스 라인(20)으로부터 충전되는 것을 제어한다.
도 2는 통상적인 트위스트 네마틱 액정 화소 대 전극 전압에 대하여 그린 광 투과의 그래프를 나타낸다. 액정 액티브 매트릭스에 대한 감마 정정은 화소 비선형 입력 전압/광 변조 특성에 대한 보상을 포함한다. 디지털 입력에서의 동일한 변화가 광 투과에서 동일한 변화에 대응하도록 비선형을 제거하기 위해서, 변환 회로는 도 2에 도시된 함수의 정확한 역을 구현해야 한다. 이 역 함수는 도 3의 그래프에서의 점선으로 도시된다. x축은 디지털 입력(이 예에서 도시된 6비트)이고, y축은 디지털/아날로그 컨버터의 출력으로부터 요구되는 아날로그 전압을 나타낸다.
감마 정정을 구현하는데는 2개의 주요한 방법이 있다. 첫번째로, 도 4(a)에 도시된 바와 같이 순수한 디지털 변환을 포함한다. RAM 또는 ROM 회로(24)는 (n+m) 비트를 갖는 디지털 입력을 취하고 정확성을 보전하도록 입력보다 많은 수의 비트를 가질 수 있는 출력을 발생한다. 이러한 비트는 접속된 선형 디지털/아날로그 컨버터(26)로 공급될 때, 아날로그 출력이 입력에 대해 원하는 응답을 가지도록 원하는 역 함수를 반영한다.
두 번째 방법은 도 4(b)에 도시된 바와 같이, 비선형 2단계 디지털/아날로그 컨버터(28)를 가진 감마 정정을 포함한다. 감마 정정의 이 수단은 아래에 더 상세하기 설명된다.
도 4(b)에서, 디지털/아날로그 컨버터(DAC)(28)는 2단계로 구성된다. 제1 단계 DAC(30)는 입력의 m 최상위 비트(MSB)를 수신하고, 제2 단 DAC(32)는 n 최하위 비트(LSB)를 수신한다. 0 내지 2m의 각각의 디지털 입력에 대응하는 기준 전압 VR은 제1 단 DAC(30)에 공급된다. 이러한 기준 전압은 도 4(b)에서 VR(0:2m)으로 나타낸다. MSB는 m비트 내지 2m 라인 디코더(30)에 의해 제1 단에서 디코딩되고, 결과는 2m+1 감마 정정 기준 전압, VR(0:2m) 중 어느 2개가 컨버터(28)의 제2 단 DAC(32)에 공급될 지를 선택하는데 이용된다. 제2 단 DAC(32)에 공급되는 2개의 기준 전압 VR은 도 4(b)에 표시된 VL 및 VH 전압이다.
제2 단 DAC(32)내에서, n개의 LSB는 VL 및 VH에 의해 규정된 범위 내에서 선형 디지털/아날로그 변환을 수행하는데 이용된다. 제2 단 디지털/아날로그 컨버터(32)는 커패시터 또는 저항 및 스위치로 통상적으로 형성된다. 비디오 또는 소스 라인 로드의 커패시턴스가 통상적으로 높기때문에, 버퍼 회로(34)는 노멀하게 회로의 출력에 채용된다. 그러면 버퍼의 슬루 레이트(slew rate) 및 정정 시간(settling time)은 원하는 비트 정확성을 얻는데 요구되는 최소 변환 시간을 규정한다. 슬루 레이트는 버퍼의 출력 전압의 변화의 최대 속도이고, 단위는 V/s이다.
도 3의 그래프에서, 그러한 컨버터 회로에 의해 제공되는 6비트의 변환의 예가 도시된다. 이 특정예에서, n=3이고, m=3이다. 실선은 실제 출력이 원하는 출력(점선)으로의 구분 선형 근사이고, 감마 정정 기준 전압이 선형 요소 한 개의 엔드 포인트를 규정한다는 것을 도시한다.
도 5는 더 작은 변환 시간(영국 특허 출원 No.0011015.5 참조)로 동작하는 공지의 개선된 2단 비선형 디지털/아날로그 컨버터(36)를 나타낸다. 도 4(b)에 비해서, 개선된 회로는 비중첩(non-overlapping) 클럭 위상, φ1및 φ2에서 동작하는 두 개의 스위치를 포함한다(도 6에 도시됨). 프리차지 스위치로 표시된 제1 스위치(38)는 선택된 기준 전압 VL이 위상 φ1에서 출력 로드(40)로 직접 충전하게 한다. 절연 스위치(isolation switch)로 부르는 제2 스위치(42)는 φ1기간 동안 개방되어서 버퍼 출력이 로드(40)로부터 절연된다. VL이 기준 전원 전압이기 때문에, 로드는 프리차지 스위치 저항 및 로드 커패시턴스에 의해 규정된 시간 상수로 n비트의 최종적으로 원하는 값 내에서 빨리 충전된다.
φ2동안, 프리차지 스위치(38)는 개방되고, 버퍼(34)는 (m+n) 비트의 아날로그 결과를 디지털/아날로그 컨버터(36)에서 로드(40)로 인가한다. 이 순간에, 로드(40)는 이미 n비트의 최종적으로 원하는 값 내에서 충전되었고, 따라서 버퍼 출력은 이 목표에 훨씬 더 빨리 도달할 수 있다. 이 회로와 도 4(b)의 회로 간의 변환 시간의 비교는 도 6에 도시되며, 여기에서 위와 아래의 그래프는 도 4(b) 및 5의 회로의 전압 출력을 각각 나타낸다.
입력 레지스터(10) 및 도 1의 저장 레지스터(16)에서의 샘플링 회로의 설계는 집적 처리 기술에 따라 상당히 다양할 수 있다. 왜냐하면, 샘플링 회로의 공급전압이 처리 의존 요인(factor)인데 반해, 디지털 입력 및 제어 신호가 저 전압 논리, 예를 들어 0.0V의 저전압 논리 및 1.0V 및 5.0V 사이의 고전압 논리인 것이 전력 소모 고려에서 바람직하기 때문이다.
액정 실리콘 집적 회로 드라이버의 경우에, 공급 전압이 논리 입력 레벨과 동일하면, 샘플링 회로의 설계는 더 단순해지고, 예를 들어 플립플롭의 표준 D형 래치가 이용될 수 있다. 폴리 실리콘(또는 다른 TFT) 집적 드라이버의 경우에, 더 높은 장치 임계 전압은 입력 논리 레벨 보다 상당히 높은 공급 전압을 보장할 수 있다. 예를 들어 vdd는 5.0V 내지 15.0V 중 어디에도 있을 수 있다. 입력 및 공급 수단 간의 전압 불일치는 전압 레벨 시프팅이 샘플링 회로내에서 필요하다는 것을 의미한다.
도 7은 공급 전압 vdd보다 상당히 낮은 입력 논리 신호(개략적으로 INPUT으로 표시함)를 샘플링하는데 적합한 종래의 샘플링 회로(42)(영국 특허 출원 No.0005985 참조)를 나타낸다. SAMPLE 제어 신호가 하이(vdd)일 때, 출력(OUTPUT으로 표시함)은 입력 신호와 등가인 레벨 시프트 논리이다. SAMPLE 제어 신호가 로우(vss)일 때, 출력은 래치된다. 회로(42)는 두 개의 하부 회로; 소자 M3 내지 M7로 구성되는 레벨 시프팅 하부 회로, 및 소자 M8 내지 M13으로 구성되는 래칭 하부 회로로 나눌 수 있다.
레벨 시프팅 하부 회로는 SAMPLE이 하이일 때, 작동한다. P형 소자 M4 및 M6이 턴온되고 N형 소자 M3가 턴오프된다. 트랜지스터 M4 및 M5는 vdd와 기준 전압 vref(vss일 수 있음) 사이에 직렬로 접속되고, 함께 트랜지스터 M7의 게이트에서 바이어스 전압을 발생한다. 소자 M7은 공통 게이트 증폭기로 구성되고, 그 소스 단자가 입력이고, 로드 소자 M6에 접속된 그 드레인 단자는 출력이다. 신중한 소자 스케일링 및 vref의 선택으로, 출력은 입력과 등가인 레벨 시프트 논리이고, 거의 공급 레일(rail)까지 스윙한다. 래칭 하부 회로는 SAMPLE이 로우(소자 M8 및 M11이 턴온됨)일 때, 작동하고, 출력의 논리 상태는 크로스 결합된 인버터 M9/M10 및 M12/M13에 의해 저장된다.
동작 동안에, 단 하나의 하부 회로가 작동되고 출력 노드의 상태를 제어하고 다른 것은 작동하지 않는다. 레벨 시프팅 하부 회로가 작동될 때, 즉, SAMPLE이 하이일 때, 회로의 전력 소모가 가장 높은 것에 주의하는 것이 중요하다. 이는 (M4 및 M5를 통해서) vdd와 vref 사이에서 그리고 (M6 및 M7을 통해서) vdd와 INPUT 사이에서 흐르는 전류에 기인한다.
온-스크린 표시 기능은 통상적으로 샘플 텍스트 또는 그래픽 정보로 비디오 데이터를 오버레이(overlay)하는데 이용된다. 예를 들어, 선택될 때 CCD로부터 제공된 카메라 화상에서 이중인화(superimpose)되어 나타나는 디지털 카메라의 표시 휘도 설정일 수 있다. 이 기능은 노멀하게 도 8에 도시된 범용 버전과 같이, LC 제어기 집적 회로에 의해 제공된다. 이 '칩'은 휘도 및 색차 포맷 또는 RGB 포맷으로 입력 비디오를 취할 수 있고, 액티브 매트릭스 표시 장치의 LC 데이터 드라이버로 아날로그 또는 디지털 감마 정정 RGB를 공급한다. SRAM 메모리(44)에 의해 공급되는 어떠한 온 스크린 데이터도 도시된 표시 믹서 회로(46)에서의 비디오 데이터를 중복기입하는데 이용된다. 본 발명은 이 기능이 편리하게 LC 데이터 드라이버 회로로 이동되게 한다.
본 발명에 따르면, 첨부된 청구항에 기재된 바와 같이, 다중 포맷 샘플링 레지스터, 디지털/아날로그 컨버터, 데이터 드라이버 및 액티브 매트릭스 표시 장치가 제공된다.
포맷 제어 신호들은 주어진 포맷에 대해 요구되는 성분들만이 작동되어, 전력 소모의 감소를 달성하는 것을 보장하는데 이용된다.
본 발명의 실시예를 다음 도면을 참조하여, 단지 예를 드는 방식으로, 더 구체적으로 설명할 것이다.
도 1은 종래 기술의 디지털 데이터 드라이버 및 액티브 매트릭스 표시 장치를 나타내는 도면.
도 2는 전형적인 액정 표시 장치 화소의 전압-투과 곡선을 나타내는 도면.
도 3은 종래 기술의 2단 디지털/아날로그 컨버터로 달성가능한, 도 2의 역 전압-투과 곡선에 대한 구분 선형 근사를 나타내는 도면.
도 4(a)는 디지털 입력 변환 및 선형 단일단 n+m 비트 디지털/아날로그 컨버터를 갖는 종래 기술의 감마 정정 회로를 나타내는 도면.
도 4(b)는 비선형 2단 n+m 비트 디지털/아날로그 컨버터를 갖는 종래 기술의 감마 정정 회로를 나타내는 도면.
도 5는 향상된 변환 속도를 갖는 종래 기술의 비선형 2단 n+m 비트 디지털/아날로그 컨버터를 나타내는 도면.
도 6은 도 4(b) 및 도 5의 디지털/아날로그 컨버터에 의해 요구되는 변환 회수의 비교를 나타내는 도면.
도 7은 종래 기술의 단일 비트 저전압 샘플링 회로를 나타내는 도면.
도 8은 '온-스크린 표시' 성능을 포함하는 종래 기술의 전형적인 LC 제어기집적 회로를 나타내는 도면.
도 9는 포맷 제어 신호에 따라 동작하는 다중 포맷 디지털 데이터 드라이버인, 본 발명의 실시예를 나타내는 도면.
도 10은 표시 품질과 전력 소모 사이의 트레이드-오프(trade-off)를 나타내는, 다중 포맷 디지털 데이터 드라이버의 다양한 표시 모드 성능을 나타내는 도면.
도 11(a)는 포맷 제어 신호들과 대응 다중 포맷 드라이버 동작 모드의 세트의 예를 나타내는 도면.
도 11(b)는 포맷 제어 신호들과 대응 다중 포맷 드라이버 동작 모드의 세트의 다른 예를 나타내는 도면.
도 12는 샘플링 회로의 전력 소모가 포맷 제어 신호들에 의해 어떻게 제어되는 지를 도식적으로 나타내는 도면.
도 13은 도 7의 샘플링 회로의 바이어스 전류 전력 소모가 포맷 제어 신호들 중 하나에 의해 어떻게 제어될 수 있는지를 나타내는 도면.
도 14는 도 5의 종래 기술의 디지털/아날로그 컨버터가 다중 포맷 디지털 데이터 드라이버의 동작에 어떻게 적응될 수 있는 지를 나타내는 도면.
도 15는 도 14의 디지털/아날로그 컨버터에서 스위치의 위상을 나타내는 타이밍도.
<도면의 주요 부분에 대한 부호의 설명>
2: 표시 장치
6: 주사 라인 드라이버
50: 다중 포맷 디지털 데이터 라인 드라이버
52: 타이밍 발생기
54: 입력 레지스터
56: 저장 레지스터
58: MSB 디지털/아날로그 컨버터
60: LSB 디지털/아날로그 컨버터
도 9는 본 발명의 실시예의 간략화된 블록도이다. 도시된 예는 단색(monochrome)이다 : 색의 확장은 간단하다. 다중 포맷 디지털 데이터 드라이버(50)는 4개의 주요 성분들, 즉 타이밍 발생기(52), 입력 레지스터의 어레이(54), 저장 레지스터의 어레이(56) 및 디지털/아날로그 컨버터의 어레이로 구성된다. 디지털/아날로그 컨버터는 상기한 2단 형이고, 도 9에서 MSB 및 LSB 컨버터 어레이(58, 60)는 각각 별개로 도시되어 있다.
다중 포맷 드라이버(50)는 기준 클럭과 제어 신호들 및 2개의 화상 데이터 입력, 즉 그레이-스케일 입력 및 2진 입력을 취한다. 1 내지 (n+m)(예를 들어 1 내지 6)으로 구성되기 때문에 D(1:n+m)로 표시된 그레이-스케일 입력은, n+m 비트폭의 병렬 입력이다(여기서, m은 그레이-스케일의 최상위 데이터 비트수에 대응하고 n은 그레이-스케일의 최하위 데이터 비트수에 대응함). 이 입력은 그레이-스케일 화소 화상 데이터에 2가지 해상도, 즉 모든 n+m 비트들이 드라이버(50)에 의해 판독되는 고해상도, 및 m개의 MSB만이 드라이버(50)에 의해 판독되는 저해상도를 공급한다. D로 표현된 2진 입력은 독립적인 흑백 화소 화상 데이터를 공급하는 1비트 입력이다.
디지털/아날로그 컨버터의 2단 특성은 비선형 변환을 가능하게 하여, 다중 포맷 드라이버(50)가 감마 정정 기능을 제공할 수 있도록 한다. 이를 행하는데 필요한 기준 전압들은 도 9에서 외부에서 공급되고 있는 것으로 도시되어 있으나, 이들은 실제로 드라이버(50) 자체 내에서 발생될 수도 있다.
다중 포맷 드라이버(50)의 동작 모드, 즉 드라이버 포맷은 상기 도면에 또한 표시된 포맷 제어 신호들에 의해 제어된다. 도시된 예에서는, 3개의 포맷 제어 신호들, 즉 SB, MB 및 NB들이 공급된다. 이들은 특정 드라이버 포맷이 가장 낮은 전력 소모로 인에이블될 수 있도록 하기 위해 다중 포맷 드라이버(50)의 성분들에 필요한 곳에 분배된다. 드라이버 포맷들은 다음 섹션에서 설명한다.
다중 포맷 드라이버(50)는 다양한 표시 포맷으로 동작할 수 있다. 드라이버 포맷의 선택은 많은 시스템 요인들 중 임의의 하나에 따를 수도 있다. 예를 들어, 어떤 화상 데이터가 표시에 이용될 수 있는가? 또는 그래픽 데이터가 비디오 화상에 이중인화되어 표시될 것을 요구하는 시스템 기능이 선택되었나? 또는, 심지어 시스템에 전력을 공급하는 공급원의 전력 상태는 어떤가? 어떤 요인들이 특정 시스템에 가장 중요한 지에 따라, 포맷 제어 신호들의 상태가 설정되어 최적 표시 효율이 얻어진다.
도 10은 다중 포맷 드라이버(50)에 의해 지원되는 5가지의 다른 표시 포맷들을 나타내고, 이들은 다음과 같다.
(i) 색 당 1비트 : 드라이버(50)는 단일 비트 D 입력 스트림으로부터 화상 데이터를 판독하기만 하고, 2개의 기준 레벨 중 하나를 표시 장치(2)의 소스 라인에 기입한다. 따라서 화소들은 노멀하게 흑색 또는 백색이 될 2가지 상태들 중 하나에 설정될 수 있다. 이 기준 레벨들은 각 화소 셀 내의 액정 재료들이 시간에 대해 DC 밸런싱되기 위해 프레임 기반으로 프레임 상에서 극성을 노멀하게 변화시킨다.
(ii) 색 당 m비트 : 드라이버(50)는 D(1:n+m) 입력 스트림 중 m개의 MSB들로부터 화상 데이터를 판독하기만 하고, m 비트 디지털/아날로그 변환 처리에 이어, 이 아날로그 데이터를 표시 장치(2)의 소스 라인에 기입한다. 화소들은 2m개의 그레이 레벨 중 하나에 설정될 수 있다.
(iii) 1비트 오버레이를 갖는 색 당 m비트 : 드라이버(50)는 D(1:n+m) 입력 스트림의 m개의 MSB 및 단일 비트 D 입력 스트림으로부터 화상 데이터를 판독한다. m비트 디지털/아날로그 변환 처리에 이어, 드라이버(50)는 데이터를, 요구된 D 입력 데이터로 오버레이된 표시 장치(2)에 기입한다. 화소들은 2m개의 그레이 레벨들 중 하나에 설정될 수 있다.
(iv) 색 당 n+m 비트 : 드라이버(50)는 D(1:n+m) 입력 스트림으로부터 화상데이터를 판독하고, n+m 비트 디지털/아날로그 변환 처리에 이어, 데이터를 표시 장치(2)의 소스 라인에 기입한다. 화소들은 2n+m개의 그레이 레벨들 중 하나에 설정될 수 있다.
(v) 1비트 오버레이를 갖는 색 당 n+m 비트 : 드라이버(50)는 D(1:n+m) 입력 스트림 및 단일 비트 D 입력 스트림으로부터 화상 데이터를 판독한다. n+m 비트 디지털/아날로그 변환 처리에 이어, 드라이버(50)는 데이터를, 요구된 D 입력 데이터로 오버레이된표시 장치(2)에 기입한다. 화소들은 2n+m개의 그레이 레벨들 중 하나에 설정될 수 있다.
상기 표시 포맷들은, 그 최종 포맷이 제2의 1비트 화상으로 이중인화된(오버레이된) n+m 비트 해상도 화상을 나타내면서, 표시 성능이 증가하는 순서로 리스트된다. 다중 포맷 드라이버(50)는 더 낮은 성능 표시 포맷에 대한 전력 소모가 실제로 더 낮을 것을 보장한다. 이것은 드라이버 회로의 부품들이 요구되지 않는 경우에 이들을 선택적으로 작동하지 않게 하는 포맷 제어 신호들에 의해 달성된다. 이 원리를 나타내는 실시예들을 아래에서 설명할 것이다.
도 11(a)의 표는 3 포맷 제어 신호들, 즉 SB, MB 및 NB들이 어떻게 상기한 2개의 가능한 드라이버 포맷 모드들을 선택하는데 사용되는지를 나타낸다. 각 포맷 제어 신호는 다중 포맷 드라이버(50) 내의 특정 회로들을 인에이블하게 한다. SB는 1비트 표시 모드 동안 및 오버레이 기능이 적용될 때에 사용되는 단일 입력 데이터 스트림, D와 관련된 회로를 인에이블한다. MB는 D(n+1:n+m)로 표시되고 비트(n+1) 내지 (n+m)(예를 들어, 비트 4 내지 6)으로 구성되어 있는, 그레이-스케일 입력의 최상위 비트와 관련된 회로를 인에이블한다. NB는 D(1:n)(예를 들어, 비트 1 내지 3)로 표현되는 그레이-스케일 입력의 최하위 비트와 관련된 회로를 인에이블한다. 모든 포맷 제어 신호들이 0인 경우에 표에 도시된 입력 신호 조합에 부가하여, 다중 포맷 드라이버가 필수적으로 오프된다.
도 11(b)의 표는 포맷 제어 신호들의 또다른 세트, 즉 MN 및 S를 나타낸다. 이 2 신호들은 더 적은 드라이버 신호들의 이점을 갖지만, 22= 4 표시 포맷만이 부호화될 수 있다는 것이 예상될 것이다. 그러나, 오버레이 모드가 작동될 지를 결정하도록 D 입력 비트 그 자체가 사용된다. S = 1(및 MN=0)인 경우에, 색 모드 당 1비트가 선택되고 표시는 D 입력 스트림에 의해 공급된 데이터로 중복기입된다. 다른 네 가지 경우에서는, S=0과 NM이 D(1:n+m) 입력으로부터 고해상도 데이터를 표시할 것인지 또는 저해상도 데이터를 표시할 것인지를 결정한다. 즉, NM=0은 저해상도(m 비트 그레이 스케일)를 선택하고, NM=1은 고해상도(n+m 비트 그레이 스케일)를 선택한다. 이들 모드에서는, D 입력에서의 어떠한 양의 데이터(positive data)도 그레이 스케일 데이터를 중복기입할 것이다. D 입력은 어떠한 오버레이(overlay)도 요구되지 않는 경우에는 로우로 유지되어야 한다.
설명의 간략화를 위하여, 여기서 설명한 회로의 실시예는 3 포맷 제어 신호에 의해 제어되도록 나타냈다. 이와 유사한 회로는 부가적인 제어 로직을 갖춘 2 포맷 제어 신호에 의해 제어할 수 있다.
도 12는 입력 레지스터 어레이(54)의 단일 입력 레지스터(61)의 회로도의 예이다. 이 레지스터는 그레이 스케일 입력(D(1:n+m))과 이진 입력(D)으로부터 들어오는 디지털 데이터를 샘플링하는 기능을 한다. 단일 비트 샘플링 블록(62) 내에는 도 7에 나타낸 형태의 단일 비트 샘플링 회로가 있다. MSB 샘플링 블록(64) 내에는 각각 도 7에 나타낸 형태의 m개의 단일 비트 샘플링 회로가 있다. LSB 샘플링 블록(66) 내에는 각각 도 7에 나타낸 형태의 n개의 단일 비트 샘플링 회로가 있다. 전력 공급, 및 따라서 각각의 샘플링 블록의 전력 소모는 대응하는 포맷 제어 신호에 의해 제어된다. SB, MB 및 NB의 포맷 제어 신호는 각각 단일 비트, MSB 및 LSB 샘플링 블록에 전력을 공급하는 스위치(68, 70, 72)를 제어한다. 따라서, 샘플링 블록(62, 64, 66)은 표시 포맷 중 하나를 지원하게 될 때에만 전력을 소비한다. 액티브 매트릭스 표시 장치의 각 열에 대해서는 도 12에 나타낸 형태의 별개의 입력 레지스터를 두어도 좋으며, 이 대신에 열 사이에 입력 레지스터가 다중화(즉, 시분할)된다면 열 수보다 더 적은 입력 레지스터를 두어도 좋다.
도 13은 도 7의 단일 비트 샘플링 회로의 전력 소모를 제어하는 간단한 방법을 나타내고 있다. 포맷 제어 신호는 SAMPLE*신호와 논리곱이 됨으로써, 단일 비트 샘플링 회로는 포맷 제어 신호가 하이일 경우 SAMPLE 펄스만을 수신하게 된다. 상술한 바와 같이, 저전압 샘플링을 얻기 위해서는, 이러한 특별한 회로가 SAMPLE 입력이 하이이면, M4/M5 및 M6/M7 트랜지스터를 통해서 상당한 전력을 소비한다. 따라서, 포맷 제어 신호가 필요 없는 비트에 대해서는 단일 비트 샘플링 회로에서의 이러한 전력 소모를 방지할 수 있다.
도 14에서는 다중 포맷 드라이버(50)에 사용되는 디지털/아날로그 컨버터(78)를 나타내고 있다. 이 회로는 도 5의 종래의 회로의 변형례이다. 이와 같이, 컨버터는 상술한 바와 같이 적절한 VR 기준 전압으로 감마 정정(gamma correction)을 지원할 수 있다. 상술한 5 개의 표시 포맷을 지원하기 위해서는, 용량성 로드(40)(이것은 영상 라인(video line)일수도 있고 소스 라인(source line)일 수도 있다)는 3 단계의 해상도 즉, n+m 비트, m 비트 또는 1 비트로 변화될 수 있다. 이에 대하여는 이하에서 상세히 설명하기로 한다.
고해상도(n+m 비트) 모드에서는, NB 및 MB 포맷 제어 신호가 활성화된다. 이 때, SB는 로우(오버레이가 없음)라고 가정된다. 이들 신호는 MSB 디코더 회로(80), LSB 디지털/아날로그 컨버터(82) 및 버퍼 회로(84)가 작동되는지를 보장한다. 버퍼(84) 내의 바이어스 전류 때문에, 회로 소자는 최대 전력 소모 구성으로 되어 있다. 도 15에 나타낸 바와 같이, 비중첩 시간 주기(non-overlapping time period)(φ1, φ2)가 사용된다. φ1에서는, MSB에 응답해서, MSB 디코더 회로가 VL 및 VH 전압을 선택하여 이들을 LSB 디지털/아날로그 컨버터(82)에 공급한다. 또한, 프리차지 스위치(86)는 로드(40)가 VL 즉, 소망하는 목표 전압의 대략 n 비트 이내로 신속히 충전되었는지를 보장한다. φ2에서는, LSB 디지털/아날로그 컨버터(82)가 최하위 비트 변환(VL 및 VH 사이)을 수행하고, 버퍼(84)는 이 변환된 전압을 절연 스위치(88)를 통하여 로드(40)에 공급한다. 이와 같은 방법으로,로드(40)는 2n+m개의 다른 전압 레벨 중 하나로 충전될 수 있다.
저해상도(m 비트) 모드에서, MB 및 NB 포맷 제어 신호는 각각 로우 및 하이이다. 이 때, SB는 로우(오버레이 없음)라고 가정된다. 따라서, MSB 디코더 회로(80)가 작동되지만, LSB 디지털/아날로그 컨버터(82) 및 버퍼 회로(84)는 작동되지 않는다. 버퍼 회로 바이어스 전류는 턴 오프되므로, 회로는 이러한 구성에서 훨씬 더 적은 전력을 소비한다. 변환 중에, 절연 스위치(88)는 영구적으로 버퍼 출력을 로드(40)로부터 단절시킨다. 한편, 프리차지 스위치(86)는 로드(40)를 MSB 디코더 회로(80)로부터 선택된 VL 기준 전압으로 충전한다. 이러한 방법으로, 로드(40)는 2m개의 다른 전압 레벨 중 하나로 충전될 수 있다. 프리차지 스위치를 닫는 기간은 로드(40)가 변환 기간 내에서 VL 기준 값으로 완전히 충전되는 것을 보장할 수 있도록 편의에 따라 연장시킬 수 있다. 이는 φ2기간(버퍼 동작)이 필요하지 않기 때문이다. 도 15는 이러한 특정 모드에서 프리차지 스위치를 작동시키는 보다 긴 φ1 *신호를 나타내고 있다.
1 비트 해상도 모드에서는, MB 및 NB 포맷 제어 신호는 둘 다 로우이고, SB 신호는 하이이다. 단지, MSB 디코더 회로(80)만 작동되므로, 컨버터(78)도 또한 매우 적은 전력을 소비한다. MSB 디코더 회로(80)의 동작은 2 개의 동작을 도모할 수 있도록 변화된다. 입력 MSB은 무시되고, VL에 공급된 출력은 D의 상태에 따른다. 예컨대, D가 하이이면, 최저의 VR 기준 전압이 출력 VL에 공급되어, 따라서로드(40)에 공급된다. 이것에 의해, 로드(40)에 의해 구동된 화소가 백색(또는 화소가 도 2의 그래프에 나타낸 LC 응답을 갖는다고 가정할 때는 완전 투과)으로 변경되는 것을 보장할 수 있다. 이와 반대로, D가 로우이면, 최대의 VR 기준 전압이 출력(VL)에 공급되어, 따라서 로드(40)에 공급된다. 이것에 의해, 로드(40)에 의해 구동된 위와 동일한 화소가 흑색(또는 완전 불투명)으로 변경되는 것을 보장할 수 있다. 로드(40)는 프리차지 스위치(86)를 통해서만 충전되기 때문에, 프리차지 스위치(86)는 상술한 φ1 *신호를 사용해서 보다 장기간 닫히게 될 수 있다.
오버레이 모드는 SB 포맷 제어 신호가 하이일 때는 상술한 (n+m) 비트 모드 및 m 비트 모드와 관련하여 사용된다. 이 경우 D가 로우이면, 컨버터 회로(78)는 SB가 로우일 때 처럼, (n+m) 비트 모드 및 m 비트 모드에 대해 설명한 바와 동일하게 작동한다. 그러나, D가 하이이면, MSB 디코더 회로(80)의 동작이 변경된다. 최저의 VR 기준 전압이 출력(VL)에 공급되어, 따라서 프리차지 스위치(86)를 통하여 로드(40)에 공급된다. 이것에 의해, 그레이 스케일 화상 데이터(D(1:n+m))에 관계없이, 로드(40)로부터 충전된 화소가 백색(또는 완전 투과)으로 변경됨을 보장할 수 있다. 따라서, 백색(또는 풀 컬러 RGB) 오버레이가 그레이 스케일 이미지 위에서 얻어질 수 있다.
n+m 비트 동작에 있어서는, D가 하이이면, 버퍼(84)가 필요하지 않게 된다. 따라서, 로드(40)에의 접속을 방지하고 그리고/또는 버퍼(84)를 완전히 디스에이블하는 논리를 회로(78)에 부가할 수 있게 된다.
상술한 실시예는 드라이버 회로의 동작 모드(따라서 드라이버 및 표시 장치의 전력 소모)가 드라이버에 공급된 단일의 부가적인 포맷 제어 신호에 따라서 제어되는 액티브 매트릭스 표시 장치용 디지털 데이터 드라이버 구조를 제공한다는 것이 인식될 것이다. 다른 모드로는 단색, 다양한 해상도(비트 플레인) 설정의 색, 및 다른 모드 중 어느 하나와 관련하여 사용된 1 비트 이중인화 기능을 들 수 있다. 포맷 제어 신호는 드라이버의 동작 모드를 조절하기 위해 사용되므로, 표시 장치의 표시 품질 및 전력 소모를 최적화할 수 있다. 이는 특히, 전력을 절약하기 위하여 레벨 시프팅 회로, 바이어스 발생 회로 및 버퍼 테일 전류(buffer tail current)를 디스에이블할 수 있는 폴리실리콘 집적 드라이버에 관한 것이다. 더욱이, 표시 장치 제어기 내에서 어떠한 데이터 처리 없이도 화상 데이터(picture data)의 텍스트 데이터 오버레이가 가능하다.
상술한 실시예에서는 2개의 다른 해상도를 제공하기 위하여 (n+m) 비트 입력을 2개로 분할하였지만, 3 이상의 다른 해상도를 제공하기 위하여 입력을 3 이상으로 분할하는 다른 실시예를 실현하는 것도 가능하다는 것을 알 수 있을 것이다.

Claims (22)

  1. 액티브 매트릭스 표시 장치의 데이터 라인을 구동하기 위한 데이터 드라이버용 다중 포맷 샘플링 레지스터 - 상기 샘플링 레지스터는 고해상도 모드 또는 저해상도 모드에서 작동하도록 배치됨 - 에 있어서,
    (a) 적어도 (n+m) 비트를 포함하고 상기 표시 장치의 화소의 스위칭 레벨을 나타내는 디지털 입력을 수신하도록 배치된 샘플러 입력 수단 - 여기서, n과 m은 정수임 - ;
    (b) 각각이 상기 디지털 입력의 m 비트 중 하나를 샘플링하도록 배치된 m개의 샘플링 회로를 구비하는 제1 샘플러;
    (c) 각각이 상기 디지털 입력의 n 비트 중 하나를 샘플링하도록 배치된 n개의 샘플링 회로를 구비하는 제2 샘플러 - 여기서, 상기 m 비트는 상기 n 비트보다 상위 비트임 - ; 및
    (d) 상기 샘플링 레지스터가 상기 저해상도 모드에서 작동할 때 제2 샘플러가 실질적으로 제로 또는 적어도 보다 적은 전력을 소비하는 것을 보장하도록, 상기 제2 샘플러를 상기 고해상도 모드에서는 "온"으로 스위칭하고, 상기 저해상도 모드에서는 "오프"로 스위칭하도록 배치된 제2 샘플러 스위치
    를 포함하는 다중 포맷 샘플링 레지스터.
  2. 제1항에 있어서, 상기 제2 샘플러 스위치는 상기 n 비트의 디지털 입력을 이용할 필요가 있을 때 작동되는 별도의 n 비트 포맷 제어 신호에 응답하여 제어되는 다중 포맷 샘플링 레지스터.
  3. 제1항에 있어서,
    단일 비트 입력을 샘플링하도록 배치된 단일 비트 샘플링 회로 ; 및
    상기 단일 비트 샘플링 회로를 "온" 또는 "오프"로 스위칭하도록 배치된 단일 비트 스위치
    를 더 포함하는 다중 포맷 샘플링 레지스터.
  4. 제3항에 있어서,
    상기 단일 비트 입력에 의해 표현된 오버레이 정보가 상기 표시 장치 상에서 단일 색으로 표시되는 오버레이 모드에서 작동할 수 있으며,
    상기 단일 비트 스위치는, 상기 샘플링 레지스터가 상기 오버레이 모드에 있지 않을 때는 상기 단일 비트 샘플링 회로가 실질적으로 전력 소모가 없거나 적어도 보다 적은 전력을 소모하는 것을 보장하도록, 상기 단일 비트 샘플링 회로를 상기 오버레이 모드에서는 "온"으로 스위칭하고, 그 밖의 모드에서는 "오프"로 스위칭하도록 배치되는 다중 포맷 샘플링 레지스터.
  5. 제4항에 있어서, 상기 단일 비트 스위치는 상기 단일 비트 입력을 사용할 필요가 있을 때 작동되는 별도의 단일 비트 포맷 제어 신호에 응답하여 제어되는 다중 포맷 샘플링 레지스터.
  6. 제3항에 있어서,
    표시 장치의 모든 화소가 상기 단일 비트 입력에 의해 표현되는 두개의 서로 다른 스위칭 레벨로만 설정되는 단일 비트 표시 모드에서 동작가능하고, 상기 단일 비트 표시 모드에서 상기 제1 샘플러를 오프로 스위칭하도록 배치된 제1 샘플러 스위치를 더 포함하되,
    상기 제1 샘플러 및 상기 제2 샘플러가 상기 단일 비트 표시 모드에서 실질적으로 전력 소모가 없거나, 적어도 보다 적은 전력을 소모하는 것을 보장하도록, 상기 제2 샘플러 스위치는 또한 상기 단일 비트 표시 모드에서 상기 제2 샘플러 스위치를 오프로 스위칭하도록 배치되는 것을 특징으로 하는 다중 포맷 샘플링 레지스터.
  7. 제6항에 있어서, 상기 제1 샘플러 스위치는 상기 m 비트의 디지털 입력을 사용할 필요가 있을 때 활성화되는 별도의 m 비트 포맷 제어 신호에 응답하여 제어되는 다중 포맷 샘플링 레지스터.
  8. 액티브 매트릭스 표시 장치의 데이터 라인을 구동시키기 위한 데이터 드라이버용 다중 포맷 디지털/아날로그 컨버터 - 상기 다중 포맷 디지털/아날로그 컨버터는 저 해상도 또는 고 해상도 모드에서 동작하도록 배치됨 - 에 있어서,
    (a) 적어도 (n+m) 비트를 포함하고 상기 표시 장치의 화소의 스위칭 레벨을 나타내는 디지털 입력을 수신하도록 배치되는 컨버터 입력 수단 - n 및 m은 정수임 -;
    (b) 상기 m 비트의 디지털 입력을 수신하고, 상기 m 비트의 상이한 값에 각각 대응하는 (2m+1) 기준 전압을 또한 수신하도록 배치되고, 상기 기준 전압의 연속쌍인 보다 낮은 디코더 출력 전압과 보다 높은 디코더 출력 전압 각각을 상기 m 비트의 값에 대응하는 상기 연속쌍 중 하나에 제공하는 보다 낮은 디코더 출력과 보다 높은 디코더 출력을 갖는 디코더;
    (c) 상기 디지털 입력의 n 비트를 수신하도록 배치되고, 상기 표시 장치의 상기 화소에 제공하기 위한 상기 (n+m) 비트 디지털 입력에 대응하는 컨버터 출력 전압을 제공하는 컨버터 출력을 갖는 n 비트 디지털/아날로그 컨버터 - 상기 m 비트는 상기 n 비트보다 상위 비트임 -; 및
    (d) 상기 n 비트 디지털/아날로그 컨버터가 상기 저 해상도 모드 동안 실질적으로 전력 소모가 없거나, 적어도 보다 적은 전력을 소모하는 것을 보장하도록, 상기 n 비트 디지털/아날로그 컨버터를 상기 고 해상도 모드에서 온으로 스위칭하고, 상기 저 해상도 모드 동안 오프로 스위칭하는 비트 컨버터 스위치
    를 포함하는 다중 포맷 디지털/아날로그 컨버터.
  9. 제8항에 있어서, 상기 n 비트 컨버터 스위치는 상기 n 비트의 디지털 입력을사용할 필요가 있을 때 활성화되는 별도의 n 비트 포맷 제어 신호에 응답하여 제어되는 다중 포맷 디지털/아날로그 컨버터.
  10. 제8항에 있어서, 상기 컨버터 출력 전압을 수신하도록 배치되고, 상기 화소에 대응하는 데이터 라인에 버퍼 출력을 제공하는 버퍼를 더 포함하는 다중 포맷 디지털/아날로그 컨버터.
  11. 제10항에 있어서, 상기 버퍼가 상기 저 해상도 모드에서 실질적으로 전력 소모가 없거나, 적어도 보다 적은 전력을 소모하는 것을 보장하도록, 상기 버퍼를 상기 고 해상도 모드에서는 온으로 스위칭하고, 상기 저 해상도 모드에서는 오프로 스위칭하도록 배치된 버퍼 스위치를 더 포함하는 다중 포맷 디지털/아날로그 컨버터.
  12. 제11항에 있어서, 상기 버퍼 스위치는 상기 n 비트의 디지털 입력을 사용할 필요가 있을 때 활성화되는 별도의 n 비트 포맷 제어 신호에 응답하여 제어되는 다중 포맷 디지털/아날로그 컨버터.
  13. 제8항에 있어서,
    상기 보다 낮은 디코더 출력과 상기 화소에 대응하는 데이터 라인 사이에 위치하는 프리차지 스위치, 및
    상기 컨버터 출력과 상기 화소에 대응하는 데이터 라인 사이에 위치하는 절연 스위치
    를 더 포함하는 다중 포맷 디지털/아날로그 컨버터.
  14. 제13항에 있어서,
    상기 제1 및 제2 비중첩 기간을 제공하기 위한 타이밍 회로를 더 포함하되,
    상기 고 해상도 모드에서, 상기 프리차지 스위치는 상기 제1 기간 동안에만 닫히고 상기 절연 스위치는 상기 제2 기간 동안에만 닫히는 다중 포맷 디지털/아날로그 컨버터.
  15. 제14항에 있어서, 상기 저 해상도 모드동안, 상기 절연 스위치는 개방 상태를 유지하고, 상기 프리차지 스위치는 상기 제1 기간 보다 긴 확장 기간동안 닫히는 다중 포맷 디지털/아날로그 컨버터.
  16. 제8항에 있어서,
    단일 비트 입력에 의해 표현되는 오버레이 정보가 단일 색으로 표시 장치 상에 표시되는 오버레이 모드에서 동작가능하고,
    상기 오버레이 모드에서, 상기 디코더는 상기 단일 비트 입력을 수신하고, 상기 단일 비트 입력으로 지시될 때 상기 화소를 상기 단일 색으로 스위칭하게 하는 디코더 출력 전압을 제공하도록 배치되는 다중 포맷 디지털/아날로그 컨버터.
  17. 제16항에 있어서,
    상기 표시 장치의 모든 화소가 상기 단일 비트 입력에 의해 표현되는 두개의 서로 다른 스위칭 레벨로만 설정되는 단일 비트 표시 모드에서 동작가능하고,
    상기 단일 비트 표시 모드에서, 상기 디코더는 상기 단일 비트 입력을 수신하고, 상기 단일 비트 입력의 값에 따라 두 레벨 중 하나의 레벨에 있는 디코더 출력 전압을 제공하도록 배치되고,
    상기 n 비트 컨버터 스위치는 상기 단일 비트 표시 모드에서 n 비트 디지털/아날로그 컨버터를 오프로 스위칭하도록 배치되는 다중 포맷 디지털/아날로그 컨버터.
  18. 제11항에 있어서,
    상기 표시 장치의 모든 화소가 상기 단일 비트 입력에 의해 표현되는 두개의 서로 다른 스위칭 레벨로만 설정되는 단일 비트 표시 모드에서 동작가능하고,
    상기 단일 비트 표시 모드에서, 상기 디코더는 상기 단일 비트 입력을 수신하고, 상기 단일 비트 입력의 값에 따라 두 레벨 중 하나의 레벨에 있는 디코더 출력 전압을 제공하도록 배치되고,
    상기 n 비트 컨버터 스위치는 상기 단일 비트 표시 모드에서 n 비트 디지털/아날로그 컨버터를 오프로 스위칭하도록 배치되며,
    상기 버퍼 스위치는 상기 단일 비트 표시 모드에서 상기 버퍼를 오프로 스위칭하도록 배치되는 다중 포맷 디지털/아날로그 컨버터.
  19. 액티브 매트릭스 표시 장치의 데이터 라인을 구동시키기 위한 다중 포맷 데이터 드라이버에 있어서,
    액티브 매트릭스 표시 장치의 데이터 라인을 구동시키기 위한 데이터 드라이버용 다중 포맷 샘플링 레지스터 - 상기 다중 포맷 샘플링 레지스터는 저 또는 고 해상도 모드에서 동작하도록 배치됨 - ; 및
    액티브 매트릭스 표시 장치의 데이터 라인을 구동시키기 위한 데이터 드라이버용 다중 포맷 디지털/아날로그 컨버터 - 상기 디지털/아날로그 컨버터는 저 또는 고 해상도 모드에서 동작하도록 배치됨 -
    를 포함하되,
    상기 다중 포맷 샘플링 레지스터는,
    (a) 적어도 (n+m) 비트를 포함하고 상기 표시 장치의 화소의 스위칭 레벨을 나타내는 디지털 입력을 수신하도록 배치되는 샘플러 입력 수단 - n 및 m은 정수임 -;
    (b) 상기 m 비트의 디지털 입력 중 하나를 샘플링하도록 각각 배치된 m 샘플링 회로를 포함하는 제1 샘플러;
    (c) 상기 n 비트의 디지털 입력 중 하나를 샘플링하도록 각각 배치된 n 샘플링 회로를 포함하는 제2 샘플러 - 상기 m 비트는 상기 n 비트보다 상위 비트임 - ; 및
    (d) 상기 샘플링 레지스터가 상기 저 해상도 모드에서 동작할 때 상기 제2 샘플러가 실질적으로 전력 소모가 없거나, 적어도 보다 적은 전력을 소모하는 것을 보장하도록, 상기 제2 샘플러를 상기 고 해상도 모드에서는 온으로 스위칭하고, 상기 저 해상도 모드에서는 오프로 스위칭하도록 배치된 제2 샘플러 스위치
    를 포함하고,
    상기 다중 포맷 디지털/아날로그 컨버터는
    (e) 적어도 (n+m) 비트를 포함하고 상기 표시 장치의 화소의 스위칭 레벨을 나타내는 디지털 입력을 수신하도록 배치되는 컨버터 입력 수단 - n 및 m은 정수임 -;
    (f) 상기 m 비트의 디지털 입력을 수신하고, 상기 m 비트의 상이한 값에 각각 대응하는 (2m+1) 기준 전압을 또한 수신하도록 배치되고, 상기 기준 전압의 연속쌍인 보다 낮은 디코더 출력 전압과 보다 높은 디코더 출력 전압 각각을 상기 m 비트의 값에 대응하는 상기 연속쌍 중 하나에 제공하는 보다 낮고 높은 디코더 출력을 갖는 디코더;
    (g) 상기 n 비트의 디지털 입력을 수신하도록 배치되고, 상기 표시 장치의 상기 화소에 제공하기 위한 상기 (n+m) 비트 디지털 입력에 대응하는 컨버터 출력 전압을 제공하는 컨버터 출력을 갖는 n 비트 디지털/아날로그 컨버터 - 상기 m 비트는 상기 n 비트보다 상위 비트임 - ; 및
    (h) 상기 n 비트 디지털/아날로그 컨버터가 상기 저 해상도 모드에서 실질적으로 전력 소모가 없거나, 적어도 보다 적은 전력을 소모하는 것을 보장하도록, 상기 n 비트 디지털/아날로그 컨버터를 상기 고 해상도 모드에서는 온으로 스위칭하고, 상기 저 해상도 모드 동안은 오프로 스위칭하는 n 비트 컨버터
    를 포함하는 다중 포맷 데이터 드라이버.
  20. 제19항에 따른 다중 포맷 데이터 드라이버를 포함하는 다중 포맷 액티브 매트릭스 표시 장치.
  21. 제20항에 있어서, 상기 다중 포맷 데이터 드라이버는 상기 액티브 매트릭스의 박막 트랜지스터와 동일 기판 상에 모노리식으로(monolithically) 집적화되는 다중 포맷 액티브 매트릭스 표시 장치.
  22. 제21항에 있어서, 상기 박막 트랜지스터는 폴리실리콘인 다중 포맷 액티브 매트릭스 표시 장치.
KR10-2001-0054439A 2000-09-05 2001-09-05 다중 포맷 샘플링 레지스터, 다중 포맷 디지털／아날로그 컨버터, 및 액티브 매트릭스 표시 장치용 다중 포맷 데이터 드라이버 KR100443214B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
GB0021713A GB2366440A (en) 2000-09-05 2000-09-05 Driving arrangement for active matrix LCDs
GB0021713.3 2000-09-05

Publications (2)

Publication Number Publication Date
KR20020019425A true KR20020019425A (ko) 2002-03-12
KR100443214B1 KR100443214B1 (ko) 2004-08-04

Family

ID=9898827

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-0054439A KR100443214B1 (ko) 2000-09-05 2001-09-05 다중 포맷 샘플링 레지스터, 다중 포맷 디지털／아날로그 컨버터, 및 액티브 매트릭스 표시 장치용 다중 포맷 데이터 드라이버

Country Status (7)

Country Link
US (1) US6445323B1 (ko)
EP (1) EP1184835B1 (ko)
JP (1) JP4693306B2 (ko)
KR (1) KR100443214B1 (ko)
DE (1) DE60139971D1 (ko)
GB (1) GB2366440A (ko)
TW (1) TW522370B (ko)

Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100359433B1 (ko) * 2000-07-27 2002-11-23 삼성전자 주식회사 평판 디스플레이 장치
GB2366439A (en) * 2000-09-05 2002-03-06 Sharp Kk Driving arrangements for active matrix LCDs
TW531971B (en) * 2000-11-24 2003-05-11 Semiconductor Energy Lab D/A converter circuit and semiconductor device
US7495640B2 (en) * 2001-03-12 2009-02-24 Thomson Licensing Reducing sparkle artifacts with post gamma correction slew rate limiting
US6600436B2 (en) 2001-03-26 2003-07-29 Semiconductor Energy Laboratory Co., Ltd, D/A converter having capacitances, tone voltage lines, first switches, second switches and third switches
CN1518736A (zh) * 2001-06-22 2004-08-04 ���µ�����ҵ��ʽ���� 图像显示装置及电子设备
US7466296B2 (en) * 2001-12-31 2008-12-16 Himax Technologies Limited Apparatus and method for gamma correction in a liquid crystal display
US6836232B2 (en) * 2001-12-31 2004-12-28 Himax Technologies, Inc. Apparatus and method for gamma correction in a liquid crystal display
JP2006522361A (ja) * 2003-04-03 2006-09-28 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ カラー電気泳動ディスプレイ
US7159128B2 (en) * 2003-04-16 2007-01-02 Seiko Epson Corporation Method and apparatus for selectively reducing the depth of digital data
WO2004097782A1 (en) 2003-05-02 2004-11-11 Koninklijke Philips Electronics N.V. Active matrix oled display device with threshold voltage drift compensation
US20050012735A1 (en) * 2003-07-17 2005-01-20 Low Yun Shon Method and apparatus for saving power through a look-up table
JP4629971B2 (ja) * 2003-12-11 2011-02-09 株式会社半導体エネルギー研究所 非直線ａ／ｄ変換されたデジタル信号対応のｄ／ａ変換回路及びそれを内蔵した音声信号処理回路及び表示装置
TWI273532B (en) * 2004-05-21 2007-02-11 Au Optronics Corp Data driving circuit and active matrix organic light emitting diode display
US7532195B2 (en) 2004-09-27 2009-05-12 Idc, Llc Method and system for reducing power consumption in a display
JP4492334B2 (ja) * 2004-12-10 2010-06-30 ソニー株式会社 表示装置および携帯端末
TWI386744B (zh) * 2004-12-14 2013-02-21 Samsung Display Co Ltd 薄膜電晶體面板以及使用該薄膜電晶體面板之液晶顯示器
JP5057694B2 (ja) * 2005-05-02 2012-10-24 株式会社半導体エネルギー研究所 表示装置、表示モジュールおよび電子機器
JP4850452B2 (ja) * 2005-08-08 2012-01-11 株式会社 日立ディスプレイズ 画像表示装置
US8004482B2 (en) 2005-10-14 2011-08-23 Lg Display Co., Ltd. Apparatus for driving liquid crystal display device by mixing analog and modulated data voltage
CN100461634C (zh) * 2005-10-28 2009-02-11 清华大学 电流导引型符号数模转换器装置
KR100770723B1 (ko) * 2006-03-16 2007-10-30 삼성전자주식회사 평판 표시 장치의 소스 드라이버의 디지털/아날로그변환장치 및 디지털/아날로그 변환방법.
GB2440770A (en) * 2006-08-11 2008-02-13 Sharp Kk Switched capacitor DAC
US20080084342A1 (en) * 2006-10-06 2008-04-10 National Yunlin University Of Science And Technology Method for enhancing the driving capability of a digital to analog converter
JP2008148055A (ja) * 2006-12-11 2008-06-26 Sony Corp 画像処理装置、画像処理方法、表示装置、および投射型表示装置
US8730772B1 (en) * 2007-08-10 2014-05-20 Marvell International Ltd. Minimization of VCM-resolution switching induced position error transients
CN101802902B (zh) * 2007-10-18 2013-01-23 夏普株式会社 驱动器单片型显示装置
US7868809B2 (en) * 2007-12-21 2011-01-11 International Business Machines Corporation Digital to analog converter having fastpaths
US7710302B2 (en) * 2007-12-21 2010-05-04 International Business Machines Corporation Design structures and systems involving digital to analog converters
US7532142B1 (en) 2008-06-13 2009-05-12 International Business Machines Corporation Structures for systems and methods of generating an analog signal
TWI401664B (zh) * 2009-03-31 2013-07-11 Sitronix Technology Corp 顯示面板之驅動電路
US8215115B2 (en) 2009-09-28 2012-07-10 Hamilton Sundstrand Corporation Combustor interface sealing arrangement
TWI463454B (zh) * 2012-02-08 2014-12-01 Hsiung Kuang Tsai 資料傳輸系統
CN104137432B (zh) * 2012-02-27 2017-05-03 祥闳科技股份有限公司 数据传输系统
JP5923343B2 (ja) * 2012-03-01 2016-05-24 株式会社ジャパンディスプレイ 表示装置、表示装置の駆動方法、及び、電子機器
CN104782135B (zh) * 2012-11-12 2018-02-16 Lg电子株式会社 用于收发信号的设备和用于收发信号的方法
TWI494914B (zh) * 2013-12-31 2015-08-01 Ili Technology Corp Liquid crystal display device and driving method
US10446114B2 (en) * 2017-06-01 2019-10-15 Qualcomm Incorporated Adjusting color palettes used for displaying images on a display device based on ambient light levels
US10783842B2 (en) * 2017-10-06 2020-09-22 Japan Display Inc. Display device
EP3471271A1 (en) * 2017-10-16 2019-04-17 Acoustical Beauty Improved convolutions of digital signals using a bit requirement optimization of a target digital signal

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56146326A (en) * 1980-04-16 1981-11-13 Sanyo Electric Co Ltd Digital-to-analog converter
JPH0634154B2 (ja) * 1983-01-21 1994-05-02 シチズン時計株式会社 マトリクス型表示装置の駆動回路
JPH04135323A (ja) * 1990-09-27 1992-05-08 Nec Corp ディジタルアナログ変換回路
JPH04357716A (ja) * 1991-06-04 1992-12-10 Mitsubishi Electric Corp マルチチャンネルｄａコンバータ
JP3276725B2 (ja) * 1992-10-07 2002-04-22 株式会社日立製作所 液晶表示装置
JPH09325741A (ja) * 1996-05-31 1997-12-16 Sony Corp 画像表示システム
JP3294114B2 (ja) * 1996-08-29 2002-06-24 シャープ株式会社 データ信号出力回路および画像表示装置
JPH10326084A (ja) * 1997-05-23 1998-12-08 Sony Corp 表示装置
US5877717A (en) * 1997-12-15 1999-03-02 Industrial Technology Research Institute D/A converter with a Gamma correction circuit
GB2333408A (en) * 1998-01-17 1999-07-21 Sharp Kk Non-linear digital-to-analog converter
JP3216604B2 (ja) * 1998-06-25 2001-10-09 日本電気株式会社 スイッチトキャパシタ型ｄ／ａ変換器及びディスプレイ駆動回路
JP3627536B2 (ja) * 1998-10-16 2005-03-09 セイコーエプソン株式会社 電気光学装置の駆動回路、電気光学装置およびこれを用いた電子機器
JP2002032048A (ja) * 2000-05-09 2002-01-31 Sharp Corp 画像表示装置およびそれを用いた電子機器
JP4532773B2 (ja) * 2001-04-13 2010-08-25 キヤノン株式会社 電子回路、及び該電子回路を備えた液晶装置

Also Published As

Publication number Publication date
KR100443214B1 (ko) 2004-08-04
DE60139971D1 (de) 2009-11-05
GB2366440A (en) 2002-03-06
EP1184835A3 (en) 2003-02-26
EP1184835B1 (en) 2009-09-23
JP4693306B2 (ja) 2011-06-01
US20020030620A1 (en) 2002-03-14
EP1184835A2 (en) 2002-03-06
JP2002156952A (ja) 2002-05-31
TW522370B (en) 2003-03-01
GB0021713D0 (en) 2000-10-18
US6445323B1 (en) 2002-09-03

Similar Documents

Publication Publication Date Title
KR100443214B1 (ko) 다중 포맷 샘플링 레지스터, 다중 포맷 디지털／아날로그 컨버터, 및 액티브 매트릭스 표시 장치용 다중 포맷 데이터 드라이버
US5363118A (en) Driver integrated circuits for active matrix type liquid crystal displays and driving method thereof
JP3501939B2 (ja) アクティブマトリクス型画像表示装置
US6014122A (en) Liquid crystal driving circuit for driving a liquid crystal display panel
US7463234B2 (en) Liquid crystal display and data latch circuit
KR100339807B1 (ko) Ｄａ 변환기 및 이를 사용한 액정구동장치
US7633476B2 (en) Display element drive unit, display device including the same, and display element drive method
US20100207967A1 (en) Hybrid digital to analog converter, source driver, and liquid crystal display device
GB2366439A (en) Driving arrangements for active matrix LCDs
JP3368819B2 (ja) 液晶駆動回路
KR20040064289A (ko) 열 전극 구동 회로 및 이를 포함하는 디스플레이 디바이스
US8228317B2 (en) Active matrix array device
US20070159439A1 (en) Liquid crystal display
WO2006107108A1 (en) Digital/analogue converter, converter arrangement and display
EP1552498B1 (en) Active matrix display
US20080122777A1 (en) Source driving device
KR100616711B1 (ko) 액정표시장치의 구동회로
KR100348539B1 (ko) 액정표시장치의 소스 구동회로 및 구동방법
JP2835254B2 (ja) 表示装置の駆動回路
JP2001211075A (ja) Ｄ／ａ変換回路およびそれを用いた表示装置
KR100363331B1 (ko) 평판 디스플레이 장치의 소스 드라이버
Zebedee et al. LP‐3: Late‐News Poster: A 2.1‐in. QCIF+ CG‐Silicon LCD with a Low Power Non‐Linear DAC
JP2001042839A (ja) 液晶表示装置
JPH10282936A (ja) 液晶表示装置の駆動回路
JPH0713127A (ja) 液晶表示装置の駆動回路

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130705

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20140716

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20150717

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee