KR100770723B1 - 평판 표시 장치의 소스 드라이버의 디지털/아날로그변환장치 및 디지털/아날로그 변환방법. - Google Patents

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Abstract

평판 표시 장치의 소스드라이버의 디지털/아날로그 변환장치 및 그 방법이 개시된다. 디지털/아날로그 변환 장치는 아날로그 계조전압 생성부, 디코더부 및 보간 전압 생성부를 포함한다. 디코더부는 제1 디코더와 제2 디코더를 포함한다. 보간전압 생성부는 샘플-홀드 스킴을 이용하여 보간전압을 생성한다.

Description

평판 표시 장치의 소스 드라이버의 디지털/아날로그 변환장치 및 디지털/아날로그 변환방법.{Digital to Analog Converter and method thereof}
도 1은 일반적인 TFT-LCD 패널과 주변회로를 나타내는 블록도이다.
도 2는 일반적인 픽셀 구조를 나타내는 도면이다.
도 3은 종래의 소스 드라이버를 나타내는 블록도이다.
도 4는 본 발명의 일 실시예에 따른 디지털/아날로그 변환 장치를 나타내는 블록도이다.
도 5는 도 4의 아날로그/디지털 변환 장치가 10 비트 입력 영상 데이터를 8비트 규격의 회로를 이용하여 처리하는 예이다.
도 6은 도 5의 입출력 신호들을 나타내는 표이다.
도 7은 도 5의 보간 전압 생성부의 스위치들의 동작을 나타내는 타이밍도이다.
도 8A와 도 8B는 도 5의 보간 전압 생성부의 자동 오프셋 조정 기능을 나타내는 회로도이다.
도 9는 도 4 의 디지털/아날로그 변환 장치가 9비트 규격의 회로를 이용하여 10 비트 입력 영상 데이터를 처리하는 예이다.
도 10은 도 9의 입출력 신호들을 나타내는 표이다.
도 11은 본 발명의 일 실시예에 따른 디지털/아날로그 변환 방법을 보여주는 플로우 차트이다.
도 12는 상기 분배된 출력들을 평균하여 출력하는 단계의 세부 단계를 보여주는 플로우 차트이다.
<도면의 주요 부분에 대한 부호 설명>
410, 510, 910: 아날로그계조전압 생성부
420, 520, 920: 제1 디코더
430, 530, 930: 제2 디코더
440, 540, 940: 보간전압 생성부
본 발명은 평판 표시 장치의 소스 드라이버에 관한 것으로, 특히 평판 표시 장치의 소스 드라이버에 구비되는 디지털/아날로그 변환장치에 관한 것이다.
평판 표시 장치들 중 대표적인 것은 박막 트랜지스터(thin film transistor:TFT)-액정 표시 장치(liquid crystal display:LCD))방식으로 디스플레이 한다. 이외에도 다른 평판 표시 장치들이 있지만, TFT-LCD가 현재 가장 많이 사용되고 있는 평판 표시 장치이므로, 이하 이를 중심으로 설명한다. 도 1은 일반적 인 TFT-LCD 패널과 주변 회로를 나타내는 블록도이다. LCD 패널(110)은 전계를 형성하기 위한 다수의 전극들을 구비하는 상판과 하판으로 구성되고, 상판과 하판 사이에는 액정층으로 이루어져 있으며, 이외에도 빛을 편광(polarizing)시키기 위하여 상판과 하판에 부착되는 편광판을 구비한다. TFT-LCD(100)에서 빛의 밝기는 액정 분자를 재배열시키기 위한 픽셀 전극에 계조(gray level)에 따른 전압을 인가함으로써 조절된다. LCD 패널의 하판에는 계조 전압이 픽셀 전극에 인가되도록 스위칭하기 위하여, 픽셀 전극에 연결된 박막 트랜지스터(TFT)와 같은 다수의 스위칭 소자들이 구비되어 있다. TFT와 같은 스위칭 소자들에 의하여 픽셀 단위로 빛의 밝기가 조절되고, 도 2와 같이 배열되는 컬러 필터 배열을 가지는 픽셀 어레이(array) 구조에 의하여 3 색, R(red), G(green), B(blue)가 표시된다.
TFT-LCD(100)는 LCD 패널(110)에 가로로 구비된 다수의 게이트 라인을 구동하기 위한 게이트 드라이버들(gate drivers)(120)과 LCD 패널(110)에 세로로 구비된 다수의 소스 라인을 구동하기 위한 소스 드라이버들(source drivers)(130)을 가진다. 상기 구동 회로들(120, 130)은 소정 콘트롤러(미도시)에 의하여 콘트롤 된다. 일반적으로, 상기 콘트롤러(미도시)는 상기 LCD 패널(110) 외부에 배치된다. 상기 구동 회로들(120, 130)은 일반적으로 LCD 패널(110) 외부에 배치되지만, COG(chip on glass) 타입의 경우 LCD 패널(110) 상에 배치될 수 있다.
도 3은 종래의 소스 드라이버(130)를 나타내는 블록도이다. 도 3을 참조하면, 종래의 소스 드라이버(130)는 감마 디코더(gamma decoder)(131) 및 버퍼(132)를 포함한다. 상기 감마 디코더(131)는 n 비트(6, 8, 10 비트 등) 영상 데이터를 수신하고, 2n 개의 아날로그 계조 전압들(gray voltage) 중 상기 영상 데이터의 디지털 값에 대응하는 어느 하나의 전압을 선택하여 출력한다. 상기 영상 데이터는 그래픽 카드 등 외부로부터 전송된 3색 신호, 즉, R(Red), G(Green), 또는 B(Blue) 디지털 데이터가 콘트롤러에서 LCD 패널(110)의 해상도에 맞게 처리된 디지털 데이터이다. 상기 감마 디코더(131)에서 출력되는 아날로그 영상신호는 버퍼(132)에서 버퍼링되어 소스 라인(S1, S2, S3, ...)으로 출력된다. 상기 버퍼(132)에서 출력되는 영상 신호는 LCD 패널(110) 상의 소스 라인과 해당 픽셀을 빠르게 충전시킨다. 영상 신호를 전달받은 픽셀은 해당 계조 전압(gray voltage)에 비례하도록 액정 분자를 재배열시킴에 따라 빛의 밝기가 조절된다.
일반적으로 색재현성을 높이기 위하여, R, G, B 영상 데이터의 디지털 비트 수를 증가시키면, 이를 디코딩하는 상기 감마 디코더(131)의 회로를 위한 면적은 그 증가된 비트 수에 기하급수적으로 비례하여 증가한다. 이에 따라, 회로 면적을 줄이기 위하여 증폭기 보간 스킴(amplifier interpolation scheme)이 개발되어 왔다. 이러한 보간 스킴에서는, 디지털 영상 데이터의 상위 비트들에 의하여 대표 계조 전압들이 선택되고, 나머지 하위 비트들에 의하여 상기 선택된 대표 계조 전압들로부터 그 사이의 중간 값들이 생성된다. 보간 스킴에는 주로 면적을 반으로 줄일 수 있는 하프(half) 방식과 면적을 1/4로 줄일 수 있는 쿼터(quarter) 방식이 이용된다. 하프 방식은 상위 비트들에 의하여 선택된 대표 계조 전압들로부터 그 중간의 보간 전압이 생성되는 방식이고, 쿼터 방식은 상위 비트들에 의하여 선택된 대표 계조 전압들로부터 1/4 레벨 차이를 가지는 보간 전압들이 생성되는 방식이 다.
그러나, 종래의 보간 스킴에서는, 보간에 사용되는 증폭기의 입력 전압들에 의하여 영향을 많이 받는다. 즉, 증폭기 입력 전압들의 차이가 작고, 또한, 계조 레벨에 따라 그 차이가 균일하여야 정상적으로 보간 전압들을 생성할 수 있다. 따라서, 종래의 보간 스킴에 따른 소스 드라이버는 주지된 바와 같은 감마 보정(gamma correction) 특성에서 나타나는 계조간 레벨 편차에 대응하여 안정적으로 균등 분할된 보간 전압들을 생성할 수 없다는 문제점이 있다. 또한 증폭기의 자체 오프셋(offset)에 따른 출력 편차를 조정하기 위한 별도의 오프셋 조정 장치가 필요하다는 문제점이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 칩 사이즈를 줄이고 별도의 오프셋 조정회로 없이 균등 분할된 보간 전압들을 정확하게 생성할 수 있는 디지털/아날로그 변환 장치를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 칩 사이즈를 줄이고 균등 분할된 보간 전압들을 정확하게 생성할 수 있는 디지털/아날로그 변환 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 디지털/아날로그 변환 장치는 아날로그 계조 전압 생성부, 제1 디코더와 제2 디코더로 구성되는 디코더부 및 보간 전압 생성부를 구비한다.
상기 아날로그 계조 전압 생성부는 다수 개의 아날로그 계조 전압을 생성한다.
상기 제1 디코더는 N(N은 2이상의 자연수) 비트의 입력 영상 데이터 중 상위 K(K는 N보다 작은 자연수) 비트의 입력 영상 데이터에 응답하여 다수개의 아날로그 계조 전압들 중 서로 다른 어느 두개를 선택하여 제1 레벨 전압과 제2 레벨 전압으로 생성한다.
상기 제2 디코더는 상기 N비트의 입력 영상 데이터 중 나머지 하위 L(L = N - K, L < K) 비트의 입력 영상 데이터에 응답하여 상기 선택된 레벨 전압들을 중복적으로 분배하여 다수의 분배된 출력들을 생성한다.
상기 보간 전압 생성부는 상기 분배된 출력들을 인가받아 평균하여 출력한다.
상기 다수의 아날로그 계조 전압들의 수는 상기 N 비트의 영상 데이터 중 상기 상위 K 비트의 입력 영상 데이터의 논리 조합 수 만큼일 수 있다.
상기 제2 디코더는 상기 제1 레벨 전압을 상기 다수의 분배된 출력들의 수부터 1 까지 중복시키는 것에 대응하여, 상기 제2 레벨 전압은 0부터 상기 다수의 분배된 출력들의 수 보다 1만큼 작을 때까지 중복시킬 수 있다.
일 실시예에 있어서, 상기 제2 디코더는 상기 영상 데이터의 하위 2비트 논리 조합을 이용하여 4가지 분배된 출력들 (Vh, Vh, Vh, Vh), (Vh, Vh, Vh, Vl), (Vh, Vh, Vl, Vl) 또는 (Vh, Vl, Vl, Vl)(여기서, Vh는 상기 제1 레벨 전압, Vl은 상기 제2 레벨 전압)을 출력할 수 있다.
다른 실시예에 있어서, 상기 제2 디코더는 상기 영상 데이터의 하위 1 비트의 디지털 값에 대응하는 2가지 분배된 출력들 (Vh, Vh) 또는 (Vh, Vl)(여기서, Vh는 상기 제1 레벨 전압, Vl은 상기 제2 레벨 전압)을 출력할 수 있다.
상기 보간 전압 생성부는 오토 제로 샘프-홀드 회로일 수 있다.
상기 보간 전압 생성부는 앰프, 상기 제2 디코더의 출력단과 상기 앰프의 네거티브 입력 단자에 연결된 커패시터 단의 제1 단자들 사이를 연결하는 제1 스위치단, 상기 앰프의 출력단자와 네거티브 입력 단자 사이를 연결하고 상기 커패시터단의 제2 단자들과 연결되는 제2 스위치, 상기 커패시터 단의 제1 단자들과 상기 앰프의 출력단자 사이를 연결하는 제3 스위치단 및 상기 앰프의 출력단자와 외부 회로를 연결하는 제4 스위치를 포함할 수 있다.
상기 보간 전압 생성부는 상기 제1 스위치 단과 제2 스위치를 동시에 온(on) 하여 상기 분배된 출력들을 상기 커패시터 단에 충전하여 샘플링하고, 샘플링한 후 상기 제1 스위치단과 제2 스위치를 동시에 오프(off)하고 상기 제3 스위치 단과 상기 제4 스위치를 동시에 온(on)하여 상기 분배된 출력들을 산술 평균하여 출력할 수 있다. 상기 제2 스위치 및 제3 스위치단의 스위칭 조작은 상기 앰프 자체의 오프셋(offset)을 0으로 조절하기 위한 것일 수 있다.
일 실시예에 있어서, 상기 선택된 전압 레벨들에 대하여 상기 보간 전압 생성부는 Vh, (3Vh + Vl)/4, (Vh + Vl)/2 또는 (Vh + 3Vl)/4 (여기서, Vh는 상기 제1 레벨 전압, Vl은 상기 제2 레벨 전압)을 출력할 수 있다.
다른 실시예에 있어서, 상기 선택된 전압 레벨들에 대하여 상기 보간 전압 생성부는 Vh 또는 (Vh + Vl)/2(여기서, Vh는 상기 제1 레벨 전압, Vl은 상기 제2 레벨 전압)을 출력할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 디지털/아날로그 변환 방법은 입력 영상 데이터의 상위 비트들의 논리 조합 수만큼의 아날로그 계조 전압들을 생성하는 단계, 상기 아날로그 계조 전압들 중에서 상기 입력 영상 데이터의 상위 비트들에 응답하는 제1 레벨 전압 및 제2 레벨 전압을 선택하는 단계, 상기 입력영상 데이터의 나머지 하위 비트들의 논리 조합에 따라 상기 선택된 제1 레벨 전압 또는 제2 전압을 중복적으로 분배하여 다수의 분배된 출력들을 생성하는 단계; 및 상기 분배된 출력들을 평균하여 출력하는 단계를 포함한다.
상기 다수의 분배된 출력들을 생성하는 단계는 상기 제1 레벨 전압이 상기 다수의 분배된 출력들의 수부터 1까지 중복시키는 것에 대응하여, 상기 제2 레벨 전압은 0부터 상기 다수의 분배된 출력들의 수보다 1 만큼 작을 때까지 중복시킬 수 있다.
일 실시예에 있어서, 상기 다수의 분배된 출력들을 생성하는 단계는 상기 영상 데이터의 하위 2비트의 논리 조합을 이용하여 4가지 분배된 출력들 (Vh, Vh, Vh, Vh), (Vh, Vh, Vh, Vl), (Vh, Vh, Vl, Vl) 또는 (Vh, Vl, Vl, Vl)(여기서, Vh는 상기 제1 레벨 전압, Vl은 상기 제2 레벨 전압)이 생성될 수 있다.
다른 실시예에 있어서, 상기 다수의 분배된 출력들을 생성하는 단계는 상기 영상 데이터의 하위 1비트의 디지털 값에 따라 2 가지 분배된 출력들 (Vh, Vh) 또는 (Vh, Vl)(여기서, Vh는 상기 제1 레벨 전압, Vl은 상기 제2 레벨 전압)이 생성 될 수 있다.
상기 분배된 출력들을 평균하여 출력하는 단계는 상기 분배된 출력들을 캡 단에 차지의 형태로 저장하는 단계, 상기 캡 단을 이루는 커패시터들을 서로 쇼트 시켜 상기 분배된 출력들을 산술 평균하는 단계 및 상기 산술 평균된 출력들을 출력하는 단계를 포함할 수 있다.
일 실시예에 있어서, 상기 제1 전압 레벨 및 상기 제2 전압 레벨에 대하여, 상기 분배된 출력들을 평균하여 출력하는 단계는, Vh, (3Vh + Vl)/4, (Vh + Vl)/2 또는 (Vh + 3Vl)/4 (여기서, Vh는 상기 제1 레벨 전압, Vl은 상기 제2 레벨 전압)에 대응하는 전압을 출력할 수 있다.
다른 실시예에 있어서, 상기 제1 전압 레벨 및 상기 제2 전압 레벨에 대하여, 상기 분배된 출력들을 평균하여 출력하는 단계는, Vh 또는 (Vh + Vl)/2(여기서, Vh는 상기 제1 레벨 전압, Vl은 상기 제2 레벨 전압)에 대응하는 전압을 출력할 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 4는 본 발명의 일 실시예에 따른 디지털/아날로그 변환장치를 나타내는 블록도이다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 디지털/아날로그 변환장치(400)는 다수 레벨의 아날로그 계조 전압들을 생성하는 아날로그 계조 전압 생성부(410), 제1 디코더(420) 및 제2 디코더(430)로 구성되는 디코더부(450) 및 보간 전압 생성부(440)를 구비한다.
상기 아날로그 계조 전압 생성부(410)는 VgammaH와 VgammaL사이에 직렬로 연결된 다수의 저항 어레이로 구성되어, 각 저항의 전압 분배를 통해서 2K(=J)개 즉, 0 계조부터 2k-1 계조까지를 표현하기 위한 총 2K 레벨의 아날로그 계조 전압들을 생성한다.
상기 디코더부(450)는 N (8, 10 비트 등)의 영상 데이터 D[n-1]~D[0]을 수신하고 아날로그 형태의 M(=2L) 개의 분배된 출력들을 생성한다. 상기 영상 데이터 D[n-1]~D[0]은 그래픽 카드 등 외부로부터 전송된 3색 신호, 즉 R(red), G(green) 또는 B(blue)의 디지털 데이터가 컨트롤러(미도시)에서 LCD 패널의 해상도에 맞게 처리된 디지털 데이터이다.
상기 보간 전압 생성부(430)는 상기 디코더부에서 생성된 분배된 출력들에 따라서 그에 대응하는 다양한 아날로그 보간 전압들을 생성한다. 상기 디코더부 (450)는 다양한 형태로 M 개의 분배된 출력들을 생성할 수 있고, 이에 따라 상기 보간 전압 생성부(440)는 상기 다양한 형태로 출력되는 분배된 출력들에 따라서 그에 대응하는 보간 전압들을 생성한다. 상기 보간 전압 생성부(440)의 출력은 LCD패널의 소스 라인을 구동하며, 이에 따라 상기 보간 전압 생성부의 출력을 전달받은 픽셀은 해당 계조 전압에 비례하도록 액정 분자들을 재배열 시킨다. 이에 따라 빛의 투과율이 조절된다.
도 4에서 상기 디코더부(450)는 제1 디코더(420) 및 제2 디코더(430)를 구비한다.
상기 제1 디코더(420)는 상기 N비트의 입력 영상 데이터중 상위 K비트의 입력 영상 데이터를 입력받는다. 이 때 상기 아날로그 계조 전압 생성부(410)에서도 2K 만큼의 아날로그 계조 전압들이 생성된다. 상기 제1 디코더(420)는 상기 상위 비트들에 응답하여 상기 2K 만큼의 아날로그 계조 전압들 중에서 어느 하나를 선택하여 제1 레벨 전압(Vh)으로 생성하고, 어느 다른 하나를 선택하여 제2 레벨 전압(Vl)으로 생성한다.
상기 제2 디코더(430)는 상기 N 비트의 입력 영상 데이터 중 나머지 하위 L 비트의 데이터를 입력받는다. 상기 제2 디코더(430)는 상기 하위 비트의 논리 조합에 따라 상기 선택된 제1 레벨 전압과 제2 레벨 전압을 중복적으로 분배하여 M 개의 분배된 출력들을 생성한다.
상기 보간 전압 생성부(440)는 상기 M 개의 분배된 출력들을 샘플-홀드 스킴 을 이용하여 평균하여 출력한다.
이와 같이 N 비트의 영상 데이터를 처리하는 상기 디지털/아날로그 변환 장치에 있어서, 상기 아날로그 계조 전압 생성부(410)는 2N 개의 아날로그 계조 전압들을 생성하지 않는다. 상기 아날로그 계조 전압 생성부(410)는 2K 개의 아날로그 계조 전압들을 생성하며, 이는 2N 개보다 작다. K는 입력 영상 데이터 D[n-1]~D[0] 중 소정의 상위 비트들의 수이다. 상기 디코더부가 M 개의 분배된 출력들을 생성할 때, 아날로그 계조 전압들의 총 수 2K 개는 2N/M 과 같다. 예를 들어, 상기 입력 영상 데이터가 10 비트이고, 상기 상위 비트들의 수(K)가 8이라 하자. 그러면, 상기 아날로그 계조 전압 생성부(410)는 28(256) 개의 아날로그 계조 전압들을 생성한다. 상기 디코더부(450)는 나머지 하위 2 비트의 논리 조합으로 4 개의 분배된 출력들을 생성한다. 즉, 상기 아날로그 계조 전압 생성부(410)에서 생성되는 아날로그 계조 전압들 중 2 개의 레벨들이 상기 상위 비트들에 의하여 대표 아날로그 계조 전압으로 선택된다. 상기 제2 디코더(430)에서 중복적으로 분배된 4 개의 분배된 출력들은 상기 보간 전압 생성부(440)에서 보간 됨으로써, 상기 대표 아날로그 전압들 사이의 전압들이 생성될 수 있다. 상기 보간 전압 생성부(440)에서는 4 가지의 형태로 4 개의 분배된 출력들이 보간된 보간 전압을 생성할 수 있다. 따라서, 상기 보간 전압 생성부(440)에서 생성되는 전체 보간 전압은 256 X 4 개로서 1024 개이다. 이에 따라 LCD 패널의 각 픽셀에서 1024계조가 표시될 수 있다.
이와 같이, 상기 디지털/아날로그 변환 장치를 이루는 디코더의 크기가 줄어들므로 회로 면적이 감소되고, 상기 아날로그 계조 전압 발생부에서 생성할 아날로그 계조 전압들의 수를 줄일 수 있다.
도 5는 도 4의 아날로그/디지털 변환 장치가 10 비트 입력 영상 데이터를 8비트 규격의 회로를 이용하여 처리하는 예이다.
도 5를 참조하면, 상기 아날로그 디지털 변환장치(500)는 아날로그 계조전압 생성부(510), 디코더부(550)및 보간 전압 생성부(540)를 포함한다.
상기 아날로그 계조 전압 생성부(510)는 256 개의 아날로그 계조 전압들을 생성한다.
상기 디코더부(550)는 제1 디코더(520) 및 제2 디코더(530)를 구비한다. 상기 제1 디코더(520)는 상기 아날로그 계조 전압 생성부(510)에서 생성되는 28 개의 아날로그 계조 전압들(V0~V255) 중 상위 8 비트 D[9]~D[2]의 디지털 값에 대응되는 어느 서로 다른 두 개를 선택하여 제1 레벨 전압과 제2 레벨 전압으로 출력한다.
상기 제2 디코더(530)는 상기 10 비트 입력 영상 데이터 중 나머지 하위 2 비트D[1]~D[0]의 디지털값에 응답하여 상기 제1 레벨 전압(Vh) 또는 제2 레벨 전압(Vl)을 중복하여 4 개의 분배된 출력들을 생성한다. 4 개의 분배된 출력들(V1, V2, V3, V4)들은 도 7과 같이 상기 하위 2 비트의 논리 조합에 따라 4 가지로 생성될 수 있다. 예를 들어, 상기 하위 2 비트들 [D1]~[D0]이 '00'일 때 상기 제2 디코더(530)는 'Vh, Vh, Vh, Vh'를 분배된 출력들(V1, V2, V3, V4)로써 출력한다. 상기 하위 2 비트들 [D1]~[D0]이 '01'일 때 상기 제2 디코더(530)는 'Vh, Vh, Vh, Vl'를 분배된 출력들(V1, V2, V3, V4)로써 출력한다. 상기 하위 2 비트들 [D1]~[D0]이 '10'일 때 상기 제2 디코더(530)는 'Vh, Vh, Vl, Vl'를 분배된 출력들(V1, V2, V3, V4)로써 출력한다. 상기 하위 2 비트들 [D1]~[D0]이 '11'일 때 상기 제2 디코더(530)는 'Vh, Vl, Vl, Vl'를 분배된 출력들(V1, V2, V3, V4)로써 출력한다. 즉, 상기 제2 디코더(530)는 상기 제1 레벨 전압(Vh)을 상기 분배된 출력들(V1, V2, V3, V4)의 수 4부터 1까지 중복시키는 것에 대응하여, 반대로 상기 제2 레벨 전압(Vl)을 0부터 상기 분배된 출력들(V1, V2, V3, V4)의 수보다 1 만큼 작은 3까지 중복시킨다.
도 5의 보간 전압 생성부(540)는 제1 스위치단(541), 제2 스위치(542), 제3 스위치단(543), 제4 스위치(544), 캡 단(545) 및 앰프(546)로 구비되어 있다.
상기 제1 스위치단(541)은 상기 디코더부(550)의 출력단자와 상기 캡 단(545)의 제1 단자들 사이에 연결된다. 상기 제2 스위치(542)는 상기 앰프(546)의 출력단과 상기 앰프(546)의 네거티브 입력단 사이에 연결된다. 상기 제3 스위치단(543)은 상기 캡 단(545)의 제1 단자들과 상기 앰프(546)의 출력 단자 사이에 연결된다. 상기 제4 스위치(544)는 상기 앰프(546)의 출력단자와 외부회로 사이에 연결된다.
이하, 상기 보간전압 생성부(540)의 동작에 대해서 상술한다.
도 7은 상기 보간 전압 생성부(540)의 스위치들의 동작을 나타내는 타이밍도이다.
모든 스위치들은 오프(OFF)되어 있다고 가정한다.
상기 제1 스위치단(541)과 제2 스위치(542)가 동시에 온(ON) 되면, 상기 디코더부(550)의 분배된 출력들(V1, V2, V3, V4)이 상기 캡 단(545)의 C1, C2, C3, C4에 차지의 형태로 각각 충전된다. 상기 분배된 출력들(V1, V2, V3, V4)을 샘플링하기 위하여 소정의 시간 동안(T1) 상기 제1 스위치단(541)을 온 (ON) 시킨다. 소정의 시간 경과 후에 상기 제1 스위치단(541)과 제2 스위치(542)를 동시에 오프(OFF)시키고, 상기 제3 스위치단(543)과 제4 스위치(544)를 동시에 온(ON)시킨다. 그러면 상기 캡 단(545)을 구성하는 C1, C2, C3, C4 들이 서로 쇼트되면서 상기 캡단(545)에 충전되어 있던 차지들이 평균되어 상기 앰프(546)의 출력단으로 출력된다.
이와 같은 상기 보간 전압 생성부(540)의 동작에 따라, 도 6과 같이 상기 제1 디코더(520)에서 선택된 레벨들(Vh, Vl)에 대하여 하위 2 비트들의 디지털 값에 따라 Vh, (3Vh + Vl)/4, (2Vh + 2Vl), 또는 (Vh + 3Vl)/4에 대응하는 전압이 보간 전압들로서 생성될 수 있다.
상기 보간 전압 생성부(540)는 오토 제로 샘플-홀드 회로로서 구현될 수 있다. 도 8A와 도 8B는 이러한 오토 제로 샘플-홀드 회로의 구성을 나타내는 회로도이다.
모든 앰프에는 앰프 자체의 오프셋(offset)가 존재한다. 따라서, 정확한 출력을 위해서는 별도의 오프셋 조정기가 필요하다.
도 8A와 도 8B의 네거티브 입력단자의 입력전압을 Vin이라 하고, 출력을 Vout라 하고 앰프 자체의 오프셋을 △라 하자.
먼저, 도 8A와 같이 회로가 연결되었을 때 출력전압 Vout = Vin - △가 된다. 그리고 나서 도 8B와 같이 회로가 연결되면 출력 전압 Vout = Vin - △ - (-△) = Vin이 되어 Vout는 별도의 오프셋 조정없이 Vin 과 항상 같게 된다. 그래서 상기 보간전압 생성부(540)에는 별도의 오프셋 조정을 위한 회로가 필요하지 않아 회로의 면적을 줄일 수 있다.
도 9는 도 4 의 디지털/아날로그 변환 장치가 9비트 규격의 회로를 이용하여 10 비트 입력 영상 데이터를 처리하는 예이다.
도 9를 참조하면, 상기 디지털/아날로그 변환장치(900)는 아날로그 계조 전압 생성부(910), 디코더부(950) 및 보간전압 생성부(940)를 구비한다.
상기 아날로그 계조 전압 생성부(910)는 29 개의 아날로그 계조 전압들을 생성한다.
상기 디코더부(950)는 제1 디코더(920) 및 제2 디코더(930)를 포함한다. 상기 제1 디코더(920)는 상기 아날로그 계조 전압 생성부(910)에서 생성되는 512 개의 아날로그 계조 전압들 중 상위 9 비트D[9]~D[1]의 디지털 값에 대응되는 어느 서로 다른 2 개를 선택하여 제1 레벨 전압(Vh)과 제2 레벨 전압(Vl)으로 출력한다.
상기 제2 디코더(930)는 상기 10 비트 입력 영상 데이터 중 나머지 하위 1 비트D[1]의 디지털 값에 따라서 상기 제1 레벨 전압과 상기 제2 레벨 전압을 중복하여 2 개의 분배된 출력들을 생성한다. 2 개의 분배된 출력들(V1, V2)은 도 10과 같이 상기 하위 2 비트의 디지털 값에 따라 2 가지로 생성될 수 있다. 예를 들어 상기 하위 1 비트 [D0]가 '0'일 때, 상기 제2 디코더는 'Vh, Vh'를 분배된 출력들(V1, V2)로서 출력한다. 상기 하위 1 비트 [D0]가 '1'일 때, 상기 제2 디코더는 'Vh, Vl'를 분배된 출력들(V1, V2)로서 출력한다. 즉, 상기 제2 디코더는 상기 제1 레벨 전압(Vh)을 상기 분배된 출력들(V1, V2)의 수 2부터 1까지 중복시키는 것에 대응하여, 반대로 상기 제2 레벨 전압(Vl)을 0부터 상기 분배된 출력들(V1, V2)의 수보다 1 만큼 작은 1까지 중복시킨다.
도 9의 보간 전압 생성부(940)는 제1 스위치단(941), 제2 스위치(942), 제3 스위치단(943), 제4 스위치(944), 캡 단(945) 및 앰프(946)로 구성되어 있다.
상기 제1 스위치단(941)은 상기 디코더부(950)의 출력단자와 상기 캡 단(945)의 제1 단자들 사이에 연결된다. 상기 제2 스위치(942)는 상기 앰프(946)의 출력단과 상기 앰프(946)의 네거티브 입력단자 사이에 연결된다. 상기 제3 스위치단(943)은 상기 캡 단(945)의 제1 단자들과 상기 앰프(946)의 출력 단자 사이에 연결된다. 상기 제4 스위치(944)는 상기 앰프(946)의 출력단자와 외부회로 사이에 연결된다.
이하, 상기 보간전압 생성부(940)의 동작에 대해서 상술한다.
모든 스위치들은 오프(OFF)되어 있다고 가정한다.
상기 제1 스위치단(941)과 제2 스위치가 온(ON) 되면, 상기 디코더부(950)의 분배된 출력들(V1, V2)이 상기 캡 단(945)의 C1, C2에 차지의 형태로 각각 충전된다. 상기 분배된 출력들(V1, V2)을 샘플링하기 위하여 소정의 시간 동안(T1) 상기 제1 스위치단(941)과 제2 스위치(942)를 동시에 온 (ON) 시킨다. 소정의 시간 경과 후에 상기 제1 스위치단(941)과 제2 스위치(942)를 동시에 오프(OFF)시키고, 상기 제3 스위치단(943)과 제4 스위치(944)를 동시에 온(ON)시킨다. 그러면 상기 캡 단(945)을 구성하는 C1, C2 들이 서로 쇼트되면서 상기 캡단(945)에 충전되어 있던 차지들이 평균되어 상기 앰프(946)의 출력단으로 출력된다.
이와 같은 상기 보간 전압 생성부(940)의 동작에 따라, 도 10과 같이 상기 제1 디코더(920)에서 선택된 레벨들(Vh, Vl)에 대하여 하위 1 비트의 디지털 값에 따라 Vh, (Vh + Vl)/2, 에 대응하는 전압이 보간 전압들로서 생성될 수 있다.
도 5와 마찬가지로 도 9의 보간 전압 생성부(940)는 오토 제로 샘플-홀드 회로로 구현될 수 있으므로, 앰프의 오프셋 조정을 위한 별도의 회로를 필요로 하지 않는다. 그러므로, 회로의 면적을 줄일 수 있다.
도 11은 본 발명의 일 실시예에 따른 디지털/아날로그 변환 방법을 보여주는 플로우 차트이다.
도 11을 참조하면, 본 발명의 일 실시예에 따른 디지털/아날로그 변환방법은 입력 영상 데이터의 논리 조합 수만큼의 아날로그 계조 전압들을 생성하는 단계(S1110), 상기 입력 영상 데이터의 상위 비트들에 응답하여 제1 레벨 전압 및 제2 레벨 전압을 선택하는 단계(S1120), 상기 입력 영상 데이터의 하위 비트들의 논리 조합에 따라 상기 제1 레벨 전압 및 제2 레벨 전압을 중복적으로 분배하여 출력하는 단계(S1130) 및 상기 분배된 출력들을 평균하여 출력하는 단계(S1140)를 포함한다.
도 12는 상기 분배된 출력들을 평균하여 출력하는 단계의 세부 단계를 보여주는 플로우 차트이다.
도 12을 참조하면, 상기 분배된 출력들을 평균하여 출력하는 단계(S1140)는 상기 분배된 출력들을 캡 단에 차지의 형태로 저장하는 단계(S1141), 상기 캡 단을 이루는 커패시터들을 서로 쇼트시켜 상기 분배된 출력들을 산술평균하는 단계(S1143) 및 상기 산술평균 된 출력들을 출력하는 단계(S1145)를 더 포함할 수 있다.
상술한 바와 같이, 본 발명의 일 실시예에 따른 평판 표시 장치의 소스 드라이버의 디지털/아날로그 변환 장치는 오토 제로 샘플-홀드 스킴을 이용하여 디코더의 크기를 줄이고 오프셋 조정을 위한 별도의 회로가 필요 없어 회로의 크기를 줄이면서 정확한 보간 전압을 생성할 수 있다.
본 발명의 일 실시예에 따른 디지털/아날로그 변환 방법은 회로의 크기를 줄이면서 정확한 보간 전압을 생성하여 고화질의 디스플레이 특성을 얻을 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (18)

  1. 다수 개의 아날로그 계조 전압들을 생성하는 아날로그 계조 전압 생성부;
    N(N은 2이상의 자연수) 비트의 입력 영상 데이터 중 상위 K(K는 N보다 작은 자연수) 비트의 입력 영상 데이터에 응답하여 상기 다수개의 아날로그 계조 전압들 중 서로 다른 어느 두개를 선택하여 제1 레벨 전압과 제2 레벨 전압으로 생성하는 제1 디코더;
    상기 N비트의 입력 영상 데이터 중 나머지 하위 L(L = N - K, L < K) 비트의 입력 영상 데이터에 응답하여 상기 선택된 레벨 전압들을 중복적으로 분배하여 다수의 분배된 출력들을 생성하는 제2 디코더; 및
    상기 분배된 출력들을 인가받아 평균하여 출력하는 보간 전압 생성부를 포함하는 디지털/아날로그 변환 장치.
  2. 제 1 항에 있어서, 상기 다수의 아날로그 계조 전압들의 수는,
    상기 N 비트의 영상 데이터 중 상기 상위 K 비트의 입력 영상 데이터의 논리 조합 수 만큼인 것을 특징으로 하는 디지털/아날로그 변환 장치.
  3. 제 1 항에 있어서, 상기 제2 디코더는,
    상기 제1 레벨 전압을 상기 다수의 분배된 출력들의 수부터 1 까지 중복시키는 것에 대응하여, 상기 제2 레벨 전압은 0부터 상기 다수의 분배된 출력들의 수 보다 1만큼 작을 때까지 중복시키는 것을 특징으로 하는 디지털/아날로그 변환 장치.
  4. 제 3 항에 있어서, 상기 제2 디코더는,
    상기 영상 데이터의 하위 2비트 논리 조합을 이용하여 4가지 분배된 출력들 (Vh, Vh, Vh, Vh), (Vh, Vh, Vh, Vl), (Vh, Vh, Vl, Vl) 또는 (Vh, Vl, Vl, Vl)(여기서, Vh는 상기 제1 레벨 전압, Vl은 상기 제2 레벨 전압)을 출력하는 것을 특징으로 하는 디지털/아날로그 변환장치.
  5. 제 3 항에 있어서, 상기 제2 디코더는,
    상기 영상 데이터의 하위 1 비트의 디지털 값에 대응하는 2가지 분배된 출력들 (Vh, Vh) 또는 (Vh, Vl)(여기서, Vh는 상기 제1 레벨 전압, Vl은 상기 제2 레벨 전압)을 출력하는 것을 특징으로 하는 디지털/아날로그 변환장치.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서, 상기 보간 전압 생성부는,
    오토 제로 샘프-홀드 회로인 것을 특징으로 하는 디지털/아날로그 변환장치.
  7. 제 1 항에 있어서, 상기 보간 전압 생성부는,
    앰프;
    상기 제2 디코더의 출력단과 상기 앰프의 네거티브 입력 단자에 연결된 커패시터 단의 제1 단자들 사이를 연결하는 제1 스위치단;
    상기 앰프의 출력단자와 네거티브 입력 단자 사이를 연결하고 상기 커패시터단의 제2 단자들과 연결되는 제2 스위치;
    상기 커패시터 단의 제1 단자들과 상기 앰프의 출력단자 사이를 연결하는 제3 스위치단; 및
    상기 앰프의 출력단자와 외부 회로를 연결하는 제4 스위치를 포함하는 것을 특징으로 하는 디지털/아날로그 변환장치.
  8. 제 7 항에 있어서, 상기 보간 전압 생성부는,
    상기 제1 스위치 단과 제2 스위치를 동시에 온(on) 하여 상기 분배된 출력들을 상기 커패시터 단에 충전하여 샘플링하고, 샘플링한 후 상기 제1 스위치단과 제2 스위치를 동시에 오프(off)하고 상기 제3 스위치 단과 상기 제4 스위치를 동시에 온(on)하여 상기 분배된 출력들을 산술 평균하여 출력하는 것을 특징으로 하는 디지털/아날로그 변환장치.
  9. 제 8 항에 있어서, 상기 제2 스위치 및 제3 스위치단의 스위칭 조작은,
    상기 앰프 자체의 오프셋(offset)을 0으로 조절하여 주는 것을 특징으로 하는 디지털/아날로그 변환장치.
  10. 제 7 항에 있어서, 상기 선택된 전압 레벨들에 대하여,
    상기 보간 전압 생성부는 Vh, (3Vh + Vl)/4, (Vh + Vl)/2 또는 (Vh + 3Vl)/4 (여기서, Vh는 상기 제1 레벨 전압, Vl은 상기 제2 레벨 전압)을 출력하는 것을 특징으로 하는 디지털/아날로그 변환장치.
  11. 제 7 항에 있어서, 상기 선택된 전압 레벨들에 대하여,
    상기 보간 전압 생성부는 Vh 또는 (Vh + Vl)/2(여기서, Vh는 상기 제1 레벨 전압, Vl은 상기 제2 레벨 전압)을 출력하는 것을 특징으로 하는 디지털/아날로그 변환장치.
  12. 입력 영상 데이터의 상위 비트들의 논리 조합 수만큼의 아날로그 계조 전압들을 생성하는 단계;
    상기 아날로그 계조 전압들 중에서 상기 입력 영상 데이터의 상위 비트들에 응답하는 제1 레벨 전압 및 제2 레벨 전압을 선택하는 단계;
    상기 입력영상 데이터의 나머지 하위 비트들의 논리 조합에 따라 상기 선택된 제1 레벨 전압 또는 제2 전압을 중복적으로 분배하여 다수의 분배된 출력들을 생성하는 단계; 및
    상기 분배된 출력들을 평균하여 출력하는 단계를 포함하는 디지털/아날로그 변환 방법.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제 12 항에 있어서,
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    제 13 항에 있어서,
    상기 영상 데이터의 하위 2비트의 논리 조합을 이용하여 4가지 분배된 출력들 (Vh, Vh, Vh, Vh), (Vh, Vh, Vh, Vl), (Vh, Vh, Vl, Vl) 또는 (Vh, Vl, Vl, Vl)(여기서, Vh는 상기 제1 레벨 전압, Vl은 상기 제2 레벨 전압)이 생성되는 것을 특징으로 하는 디지털/아날로그 변환 방법.
  15. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.
    제 13 항에 있어서,
    상기 영상 데이터의 하위 1비트의 디지털 값에 따라 2 가지 분배된 출력들 (Vh, Vh) 또는 (Vh, Vl)(여기서, Vh는 상기 제1 레벨 전압, Vl은 상기 제2 레벨 전압)이 생성되는 것을 특징으로 하는 디지털/아날로그 변환 방법.
  16. 청구항 16은(는) 설정등록료 납부시 포기되었습니다.
    제 11 항에 있어서, 상기 분배된 출력들을 평균하여 출력하는 단계는,
    상기 분배된 출력들을 캡 단에 차지의 형태로 저장하는 단계;
    상기 캡 단을 이루는 커패시터들을 서로 쇼트 시켜 상기 분배된 출력들을 산술 평균하는 단계; 및
    상기 산술 평균된 출력들을 출력하는 단계를 포함하는 것을 특징으로 하는 디지털/아날로그 변환 방법.
  17. 청구항 17은(는) 설정등록료 납부시 포기되었습니다.
    제 14 항에 있어서, 상기 제1 전압 레벨 및 상기 제2 전압 레벨에 대하여, 상기 분배된 출력들을 평균하여 출력하는 단계는, Vh, (3Vh + Vl)/4, (Vh + Vl)/2 또는 (Vh + 3Vl)/4 (여기서, Vh는 상기 제1 레벨 전압, Vl은 상기 제2 레벨 전압)에 대응하는 전압을 출력하는 것을 특징으로 하는 디지털/아날로그 변환 방법.
  18. 청구항 18은(는) 설정등록료 납부시 포기되었습니다.
    제 15 항에 있어서, 상기 제1 전압 레벨 및 상기 제2 전압 레벨에 대하여, 상기 분배된 출력들을 평균하여 출력하는 단계는, Vh 또는 (Vh + Vl)/2(여기서, Vh는 상기 제1 레벨 전압, Vl은 상기 제2 레벨 전압)에 대응하는 전압을 출력하는 것을 특징으로 하는 디지털/아날로그 변환 방법.
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