KR101170620B1 - 전하 차감법 및 전하 전송 보간 방법이 적용된 디지털-아날로그 컨버터 회로 - Google Patents

전하 차감법 및 전하 전송 보간 방법이 적용된 디지털-아날로그 컨버터 회로 Download PDF

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Abstract

본 발명에 따른 전하 차감법 및 전하 전송 보간 방법이 적용된 디지털-아날로그 컨버터는 총 K 비트(= 상위 M 비트 + 하위 N 비트)의 데이터를 각각의 저항 디바이더에 의해 전압을 분배하는 저항 셀(Resistor Cell); 상기 저항 셀(Resistor Cell)에서 분배된 상기 M 비트 또는 상기 N 비트의 디지털 데이터를 인가 받아 각각 2 비트 단위로 처리하여 각각 상응하는 전압(V5, V4, V3, V2, V1)을 출력하는 디코더 그룹(521, 523a, 523b, 525a, 525b); 상기 디코더 그룹(521, 523a, 523b, 525a, 525b)에서 출력된 전압(V5, V4, V3, V2, V1)을 각각 인가받아 전하 차감법(charge subtraction method)에 의한 전하 충전 및 전하 전송 보간(charge transfer interpolation) 방법에 의한 전하 전송을 구현하는 커패시터 그룹(531, 533, 535); 및 제1 입력단자(+)는 기준 전압(VL )을 인가받고, 제2 입력단자(-)는 상기 커패시터 그룹(531, 533, 535)에서 전송된 전하량에 상응하는 보간 전압을 인가 받아 출력전압 (Vout)을 발생시키는 연산증폭기(OP-AMP, 540)를 제공함에 기술적 특징이 있다.

Description

전하 차감법 및 전하 전송 보간 방법이 적용된 디지털-아날로그 컨버터 회로{DIGITAL ANALOGUE CONVERT USING CHARGE SUBTRACTION METHOD AND CHARGE TRANSFER INTERPOLATION}
본 발명은 디스플레이용 디지털-아날로그 컨버터 (이하 "DAC"라고 함)에 관한 것으로, 더욱 상세하게는 DAC에서 사용되는 저항 디바이더(Divider)의 저항의 개수 및 스위치의 개수를 줄임으로써 전체적인 DAC의 면적을 감소시킬 수 있는 전하 차감법(charge subtraction method) 및 전하 전송 보간(charge transfer interpolation) 방법이 적용된 DAC 회로에 관한 것이다.
디스플레이용 DAC 회로는 데이터 값에 해당하는 정확한 전압을 최종 출력에 공급하기 위한 회로이다.
종래에는 정확한 전압을 공급하기 위해서 구현이 쉽고 정확한 저항 값을 이용하는 R-DAC가 주로 사용되었는데, 현재는 레졸루선(Resolution)이 높아지면서 기존의 R-DAC 만으로 구현하기 힘든 문제점이 있었다. 이는 R-DAC의 경우 데이터의 비트(bit)가 증가하면서 저항의 값과 그 저항을 선택하기 위한 스위치(switch)의 개수가 기하급수적으로 증가하기 때문이다.
상기 문제점을 해결하기 위해서 여러 가지 방법이 이용되고 있지만, 현재 디스플레이용 DAC에서 가장 많이 사용되는 방법은 보간(Interpolation)을 이용하는 것이다.
보간(Interpolation) 방법은 크게 세 가지 방법으로 나눌 수 있는데, 기본적으로 저항(Resistor)을 이용한 방법, 커패시터(Capacitor)를 이용하는 방법, 전하(Charge)를 이용한 방법이 있다.
도 1a는 종래의 R-DAC 회로에 대한 제1 실시 예를 도시한 것이다.
도 1을 참조하면, 종래의 R-DAC 회로는 제1 저항 디바이더(110), 제1 선택 스위치(120), 제2 저항 디바이더(130) 및 제2 선택 스위치(140)를 구비한다.
제1 저항 디바이더(110)는 이를 테면 10 비트(bit) 데이터에 해당하는 전체 전압을 M(M=7) 비트(bit) 에 해당하는 값만큼 전압을 나누면, 제1 선택 스위치(120)는 7 비트(bit) 디코더 출력에 응답하여 분압 전압을 선택한다.
마찬가지 방법으로 제2 저항 디바이더(130)는 전체 전압 중 나머지 전압을 N(N=3) 비트(bit) 에 해당하는 값만큼 전압을 나누면, 제2 선택 스위치(140)는 3 비트(bit) 디코더 출력에 응답하여 분압 전압을 선택하여 그 값을 최종 출력 전압 Vout으로 내보낸다.
상기 방법은 전체적으로 고찰할 경우 (M+N) 비트 수만큼 나누어진 정확한 전압 값을 최종 출력전압 값으로 내보내면서 저항과 스위치의 개수를 줄일 수 있는 장점이 있다.
하지만, 상기 방법은 제1 저항 디바이더(110)의 저항과 제2 저항 디바이더(130)의 저항은 서로 병렬로 연결해야 하기 때문에 실질적으로 제1 저항 디바이더(110)의 저항 값이 보간(Interpolation)을 위해 사용된 제2 저항 디바이더(130)의 저항 때문에 변하게 되므로 원하는 전압을 정확하게 출력에 내보낼 수 없는 문제점이 있었다.
도 1b는 종래의 R-DAC 회로에 대한 제2 실시 예를 도시한 것이다.
도 1b를 참조하면, 종래 제2 실시 예로서 R-DAC 회로는 제1 저항 디바이더(110), 제1 선택 스위치(120), 버퍼부(buffer, 125), 제2 저항 디바이더(130) 및 제2 선택 스위치(140)를 구비한다.
종래 제2 실시 예로서 R-DAC 회로는 제1 선택 스위치(120)와 제2 저항 디바이더(130) 사이에 병렬로 보이는 저항의 값이 제1 저항 디바이더(110)의 M 비트에 영향을 미치지 않도록 하기 위한 버퍼부(buffer, 125)를 삽입함으로 종래 제1 실시 예의 상기 문제점, 즉 병렬연결로 인해 발생되는 제1 저항 디바이더(110)의 저항 값이 변동으로 인해 원하는 전압을 정확하게 출력에 내보낼 수 없는 문제점을 해결하였다.
하지만, 종래 제2 실시 예로서 R-DAC 회로는 버퍼부(buffer, 125)의 추가적인 면적 증가 및 버퍼부(buffer, 125)에서 발생한 오프셋 전압(offset voltage)으로 인한 오차 때문에 정확한 전압 값을 출력으로 내보낼 수 없는 문제점이 있었다.
도 2는 종래의 RC-DAC 회로에 대한 제1 실시 예를 도시한 것이다.
도 2를 참조하면, 종래의 제1 실시 예로서 RC-DAC 회로는 저항 디바이더(210), 선택 스위치(220), 커패시터 선택 스위치부(230) 및 연산증폭기(240)를 구비하여 저항 값과 커패시터를 동시에 이용하는 RC-DAC의 방법을 사용한다.
저항 디바이더(210)는 전체 10 비트(bit) 데이터에 해당하는 전체 전압을 상위 M(M=7) 비트(bit) 에 해당하는 값만큼 전압을 나누고, 커패시터 선택 스위치부(230)는 전체 전압 중 나머지 전압을 하위 N(N=3) 비트(bit) 에 해당하는 값을 2진 커패시터(binary capacitor)의 2진 코드(binary code) 값을 이용하여 정한다.
하지만, 종래의 제1 실시 예로서 RC-DAC 회로는 도1a, 도1b의 R-DAC과 마찬가지로 M비트와 N비트에 해당하는 수만큼 스위치의 개수를 줄일 수 있는 장점이 있으나, 보간(Interpolation)을 위한 N비트의 2진 커패시터(binary capacitor)의 2진 코드(binary code) 값이 필요하기 때문에 실질적으로 커패시터의 크기가 증가하는 문제점이 있었다.
상기 문제점으로 인해 커패시터 선택 스위치부(230)의 각각의 커패시터 크기는 실질적으로 오차의 값과 관련성이 있기 때문에 작은 값의 커패시턴스를 사용할 수 없으며, 실질적인 회로 설계를 하는 경우 칩 면적 감소 효과를 크게 기대할 수 없었다.
도 3은 종래의 RC-DAC 회로에 대한 제2 실시 예를 도시한 것이다.
도 3을 참조하면, 종래의 제2 실시 예로서 RC-DAC 회로는 전체 10비트(bit) 데이터에 적용된 경우로서, 2비트 2-to-4 디코더(321), 제1의 4비트 4-to-16 디코더(323), 제2의 4비트 4-to-16 디코더(325), 보간( Interpolation)을 하기 위한 전하 충전 및 전달용 제1, 제2, 제3 커패시터(331, 333, 335) 및 연산증폭기(OP-AMP, 340)를 구비한다.
종래의 제2 실시 예로서 RC-DAC 회로는 상기 종래의 제1 실시 예로서 RC-DAC 회로와 저항과 커패시터를 이용한다는 점에서 유사하지만, 하위 N 비트의 값은 2진 커패시터(binary capacitor)의 2진 코드(binary code) 값을 이용하여 결정되는 것이 아니라, 보간(Interpolation)을 하기 위한 전하 충전 및 전달용 제1, 제2, 제3 커패시터(331, 333, 335)에 의해 결정된다는 점에서 차이가 있다.
저항 디바이더(미도시)에 의해 분배되는 전압 값은 동일한 값으로 나누어지는 것이 아니라, 2비트 2-to-4 디코더(321), 제1의 4비트 4-to-16 디코더(323), 제2의 4비트 4-to-16 디코더(325) 등 디코더(321,323,325)에 할당된 데이터 비트(bit) 값에 비례하여 분배되고, 각각 디코더(321,323,325)에 의해 선택되어 V5, V4, V3 의 전압 값으로 출력된다.
상기 출력전압 V5, V4, V3 전압 값은 각각 제1, 제2, 제3 커패시터(331, 333, 335)에 각각 저장 되게 되고, 상기 제1, 제2, 제3 커패시터(331, 333, 335)에 저장된 전하들은 최종적으로 한 개의 제1 커패시터(331)에 모이게 되어 데이터에 해당하는 정확한 최종 출력 전압 값 Vout을 연산증폭기(OP-AMP, 340)의 출력에 제공하게 된다.
도 4는 종래의 전하 전송 보간(charge transfer interpolation) 방법을 설명하기 위한 도면이다.
도 4를 참조하면, 제1페이즈(Phase 1)은 각각의 커패시터(10, 20)에 전하를 저장하는 전하 충전 단계를 나타내는 것으로, 최상위 비트 전압 VMSB 는 제1 커패시터(10)에 저장되고, 최하위 비트 전압 VLSB 는 제2 커패시터(20)에 저장되며, 제1 커패시터(10)와 제2 커패시터(20)의 일단은 AC 접지부(30)와 연결된다.
제2페이즈(Phase 2)는 제2 커패시터(20)에 저장된 전하를 제1 커패시터(10)로 전송하는 전하 전송 단계를 나타내는 것으로, 제2 커패시터(20)의 양단은 AC 접지부(30)와 연결된다.
이하 상기 제1페이즈 및 제2페이즈의 구성에 의한 종래 전하 전송 보간(charge transfer interpolation) 방법이 구현되는 원리를 간단히 설명한다.
제1페이즈의 경우 제1 커패시터(10)와 제2 커패시터(20)의 양단 중 한 쪽 일단은 AC 접지부(30)에, 다른 한 쪽 타단은 제1 커패시터(10)의 경우 원하는 전압 값 VMSB , 제2 커패시터(20)의 경우 원하는 전압 값 VLSB을 인가하게 되면 제1 커패시터(10)와 제2 커패시터(20)에 저장된 전하는 Q=CV의 식에 의해서 각각 C*VMSB, C*VLSB 만큼 충전 된다.
제2페이즈의 경우, 제2커패시터(20)의 다른 쪽 타단도 AC 접지부(30)에 연결되어 각각의 제1 커패시터(10)와 제2 커패시터(20)에 저장된 전하를 제1 커패시터(10)로 모아 출력으로 내보내게 되며, 출력되는 최종 출력전압은 VMSB+VLSB의 값을 갖는다.
이하 도 3 및 도 4를 참조하여 종래의 전하 전송 보간(charge transfer interpolation) 방법이 구현하는 동작 원리를 설명한다.
제1페이즈(Phase 1)의 경우 제1, 제2, 제3 커패시터(331, 333, 335) 각각에 원하는 보간(Interpolation) 된 전압 V5, V4, V3 을 인가함으로 저장되는 전하를 Q1, Q2, Q3라 할 경우, 총 저장되는 전하 Qs = Q1 +Q2 +Q3, Q=CV 공식에 의해 하기 수학식1로 표현된다.
Figure 112010030742449-pat00001
여기서, VOS 는 연산증폭기(340)에서 발생하는 오프셋 전압(offset voltage)을 의미한다.
제2페이즈(Phase 2)의 경우, 제2, 제3 커패시터(333, 335)의 다른 쪽 타단을 AC 접지시켜 각각에 저장된 모든 전하를 제1 커패시터(531)로 전달 한 후 최종 출력전압 Vout을 발생시키는데, 제1, 제2, 제3 커패시터(531, 533, 535) 각각에 전달되는 전하량을 Q1, Q2, Q3라 할 경우, 총 전달된 전하량 Qt = Q1 +Q2 +Q3이 성립하고, Q=CV 공식에 의해 하기 [수학식2]로 표현된다.
Figure 112010030742449-pat00002
여기서, VOS 는 연산증폭기(340)에서 발생하는 오프셋 전압(offset voltage)을 의미한다.
한편, 전하량 보존 법칙에 의해 Qs = Qt 가 성립하므로, 최종 출력전압 Vout은 하기 [수학식3]으로 표현된다.
Figure 112011089702316-pat00026
한편, V5, V4, V3 각각에 대응되는 데이터 코드 값을 D1, D2, D3 이라 할 경우 V5, V4, V3 은 각각 하기 [수학식4]로 표현된다.
삭제
Figure 112010030742449-pat00004
Figure 112010030742449-pat00005
Figure 112010030742449-pat00006
만일 C1= C2 =C3 일 경우, Vout = V5 + (V4-VL) + (V3-VL) 의 형태로 간단히 표현되며, [수학식4]를 [수학식3]에 대입하여 정리하면, 최종 출력전압 Vout은 하기 [수학식5]로 표현된다.
Figure 112010030742449-pat00007
[수학식5]를 참조하면, 종래의 RC-DAC 회로는 제1, 제2, 제3 커패시터(331, 333, 335) 각각에 저장된 데이터 코드에 해당하는 전압의 값을 입력하게 되고, 그 전압 값을 최종적으로 한 곳으로 모아서 출력으로 보내는 회로임을 알 수 있다.
이하 종래 도1a ~ 도3의 DAC 회로가 10비트 데이터를 처리하는 경우 필요한 스위치 개수를 간단히 비교하여 회로의 면적을 감소하는 정도를 살펴본다.
도 1a, 1b의 R-DAC 회로의 경우 스위치의 개수가 210 =1024 개가 필요하며,
도 2의 RC-DAC의 경우 상위 7비트, 하위 3비트로 정하게 되면, 스위치의 개수가 27+23=128+8=136개가 필요하며, 3비트에 대한 2진 커패서터의 값인 C, C, 2C, 4C, 8C 의 값이 필요하게 되므로 실질적으로 커패시터의 총 크기는 16C 라는 값을 가지게 된다.
도 3의 RC-DAC의 경우 도2에서 사용된 방법과 동일하게 보간(Interpolation)을 하게 되면, 스위치의 개수는 136개로 동일하지만, 커패시터의 개수는 C, C, C 즉 3C의 값만 필요하기 때문에 실질적으로 두 번째 방법보다 면적이 더 작아지는 장점이 있다.
하지만, 도 3의 RC-DAC 회로의 경우 1개의 커패시터 마다 1회의 보간(Interpolation)을 적용하여 디코더의 개수를 줄이는 데는 한계가 있었고, 새로운 방법이 접목된 보간(Interpolation) 방법이 요구되었다.
본 발명이 해결하고자 하는 기술적 과제는, 디지털-아날로그 컨버터(DAC)에서 사용되는 저항 디바이더(Divider)의 저항의 개수 및 스위치의 개수를 줄임으로써 전체적인 디지털-아날로그 컨버터(DAC)의 면적을 감소시킬 수 있는 전하 차감법(charge subtraction) 및 보간(Interpolation) 방법이 적용된 디스플레이용 디지털-아날로그 컨버터(DAC) 회로를 제공하는데 있다.
상기 기술적 과제를 이루기 위한 본 발명에 따른 전하 차감법 및 전하 전송 보간 방법이 적용된 디지털-아날로그 컨버터는, 총 K 비트(= 상위 M 비트 + 하위 N 비트)의 데이터를 각각의 저항 디바이더에 의해 전압을 분배하는 저항 셀(Resistor Cell); 상기 저항 셀(Resistor Cell)에서 분배된 상기 M 비트 또는 상기 N 비트의 디지털 데이터를 인가 받아 각각 2 비트 단위로 처리하여 각각 상응하는 전압(V5, V4, V3, V2, V1)을 출력하는 디코더 그룹(521, 523a, 523b, 525a, 525b); 상기 디코더 그룹(521, 523a, 523b, 525a, 525b)에서 출력된 전압(V5, V4, V3, V2, V1)을 각각 인가받아 전하 차감법(charge subtraction method)에 의한 전하 충전 및 전하 전송 보간(charge transfer interpolation) 방법에 의한 전하 전송을 구현하는 커패시터 그룹(531, 533, 535); 및 제1 입력단자(+)는 기준 전압(VL )을 인가받고, 제2 입력단자(-)는 상기 커패시터 그룹(531, 533, 535)에서 전송된 전하량에 상응하는 보간 전압을 인가 받아 출력전압 (Vout)을 발생시키는 연산증폭기(OP-AMP, 540)를 제공한다.
본 발명은 종래의 보간(Interpolation) 방법에 비해 디코더(Decoder)의 개수를 절반으로 감소하여 전체적인 디지털-아날로그 컨버터(DAC) 의 크기를 절반으로 감소시킬 수 있을 뿐 만 아니라 연산증폭기(OP-AMP)의 오프셋 전압을 없앨 수 있는 장점이 있다.
도 1a는 종래의 R-DAC 회로에 대한 제1 실시 예를 도시한 것이다.
도 1b는 종래의 R-DAC 회로에 대한 제2 실시 예를 도시한 것이다.
도 2는 종래의 RC-DAC 회로에 대한 제1 실시 예를 도시한 것이다.
도 3은 종래의 RC-DAC 회로에 대한 제2 실시 예를 도시한 것이다.
도 4는 종래의 전하 전송 보간(charge transfer interpolation) 방법을 설명하기 위한 도면이다.
도 5a는 본 발명의 10비트 디스플레이 용 DAC 회로를 구성하는 저항 셀(Resistor Cell)을 도시한 것이다.
도 5b는 본 발명의 전하 차감법(charge subtraction method)이 적용된 DAC 회로를 도시한 것이다.
도 6은 본 발명의 전하 차감법(charge subtraction method)이 적용된 전하 전송 보간(charge transfer interpolation) 방법을 설명하기 위한 도면이다.
도 7a는 본 발명의 전하 차감법(charge subtraction method) 또는 전하 합산법(charge summate method)이 적용되기 위해 제1페이즈와 제2페이즈에 디지털 코드(digital code)를 부여하기 위해 도시한 것이다.
도 7b는 본 발명의 전하 차감법(charge subtraction method) 또는 전하 합산법(charge summate method)이 4bit 디코더에 적용되어 MSB 코드 작업 및 LSB 코드 작업을 구현하는 일실시 예를 나타낸 것이다.
이하에서는 본 발명의 구체적인 실시 예를 도면을 참조하여 상세히 설명하도록 한다.
도 5 a는 본 발명의 10비트 디스플레이 용 DAC 회로를 구성하는 저항 셀(Resistor Cell)을 도시한 것이다.
도 5a를 참조하면, 본 발명의 DAC 회로를 구성하는 저항 셀(Resistor Cell)은 10 비트(bit) 데이터에 적용된 경우로서, 제1 저항셀(511), 제2 저항셀(512) 및 제3 저항셀(513)을 구비한다.
제1 저항셀(511)은 저항 분배 및 스위치 동작에 의해 제3 커패시터(C3)에 각각의 디코더(도 5b의 525b,525a)에 의해 선택된 제1 전압(V1) 또는 제2 전압(V2)이 인가되도록 하며, 접지부(Ground)로부터 a0, a1, a2, a3, b1, b2, b3 순으로 일정 간격을 사이에 두고 각각 저항을 구비한다.
제2 저항셀(512)은 저항 분배 및 스위치 동작에 의해 제2 커패시터(C2)에 각각의 디코더(도 5b의 523b,523a)에 의해 선택된 제3 전압(V3) 또는 제4 전압(V4)이 인가되도록 하며, 상기 b3로부터 c1, c2, c3, d1, d2, d3 순으로 일정 간격을 사이에 두고 각각 저항을 구비한다.
제3 저항셀(513)은 저항 분배 및 스위치 동작에 의해 제1 커패시터(C1)에 디코더(도 5b의 521)에 의해 선택된 제5 전압(V5)이 인가되도록 하며, 상기 d3로부터 e1, e2, e3 순으로 일정 간격을 사이에 두고 각각 저항을 구비한다.
상기 제1 저항셀(511), 제2 저항셀(512) 및 제3 저항셀(513)은 보간(Interpolation)을 할 경우 데이터 비트(bit)가 증가함에 따라 저항 값을 증가시켜야 하는데, 본 발명의 경우 각각 a0, a1, a2, a3은 10ohm, b1, b2, b3은 40ohm, c1, c2, c3은 160ohm, d1, d2, d3은 640ohm, e1, e2, e3은 2560ohm을 사용하였다.
도 5b는 본 발명의 전하 차감법(charge subtraction method)이 적용된 DAC 회로를 도시한 것이다.
도 5b를 참조하면, 본 발명의 전하 차감법(charge subtraction method)이 적용된 DAC 회로는 10 비트(bit) 데이터 디스플레이용 DAC를 일 실시예로 나타낸 것으로, 복수개의 디코더(521, 523a, 523b, 525a, 525b), 전하 차감법(charge subtraction method)에 의한 전하 충전 및 전하 전송 보간(charge transfer interpolation) 방법에 의한 전하 전송을 구현하기 위한 제1, 제2, 제3 커패시터(531, 533, 535) 및 연산증폭기(OP-AMP, 540)를 구비한다. 이하, 상기 디코더(521,523a,523b,525a,525b)는 2-to-4 디코더인 것을 예로 하여 설명한다.
복수개의 2비트 2-to-4 디코더는 10 비트(Bit) 데이터를 2비트(bit) 단위로 처리하기 위한 제1디코더(521), 제2디코더(523a), 제3디코더(523b), 제4디코더(525a), 제5디코더(525b)를 구비한다.
제1디코더(521)는 총 10 비트(Bit) 데이터 중 최상위 2비트(bit)에 해당하는 분배된 전압을 인가받아, 스위치 동작에 의해 제1 커패시터(531)에게 제5 전압(V5)을 전송 한다.
제2디코더(523a) 및 제3디코더(523b)는 나머지 하위 8 비트 중 각각 2비트에 해당하는 분배된 전압을 인가받아, 각각의 스위치 동작에 의해 제2 커패시터(533)에게 제4 전압(V4) 또는 제3 전압(V3)을 전송 한다. 제1페이즈(Phase 1), 제2페이즈(Phase 2)에 따라 제2커패시터(533)에게 제4전압(V4) 또는 제3전압(V3)을 전송하는 스위치 동작은 클럭
Figure 112011089702316-pat00027
과
Figure 112011089702316-pat00028
에 의해 제어될 수 있다.
제4디코더(525a 및 제5디코더(525b)는 나머지 하위 4 비트 중 각각 2비트에 해당하는 분배된 전압을 인가받아, 각각의 스위치 동작에 의해 제3 커패시터(535)에게 제2 전압(V2) 또는 제1 전압(V1)을 전송한다. 제1페이즈, 제2페이즈에 따라 제3커패시터(535)에게 제2전압(V2) 또는 제1전압(V1)을 전송하는 스위치 동작은 클럭
Figure 112011089702316-pat00029
과
Figure 112011089702316-pat00030
에 의해 제어될 수 있다.
이를 위해 상기 각각의 디코더(521,523a,523b,525a,525b)는 도 2의 선택스위치(220)와 같이 동작하는 스위칭 기능을 구비한다. 상기 각각의 디코더(521,523a,523b,525a,525b)에서 출력되는 전압(V5,V4,V3,V2,V1)은 아날로그 전압이다.
연산증폭기(OP-AMP, 540)는 (+) 단자에 기준전압 VL 을 인가받고, (-) 단자에 제3커패시터(535) 및 제2커패시터(533) 각각에 저장된 전하를 제1 커패시터(531)에 전송된 후 의 총 전하량(Qs = Q1 +Q2 +Q3)에 상응하는 보간 전압을 인가 받아 상기 기준전압 VL 과 비교한 후 출력전압 Vout을 발생시킨다.
도 6은 본 발명의 전하 차감법(charge subtraction method)이 적용된 전하 전송 보간(charge transfer interpolation) 방법을 설명하기 위한 도면이다.
도 6을 참조하면, 제1페이즈(Phase 1)는 각각의 커패시터(10, 20)에 원하는 전압을 인가하여 전하를 저장하는 전하 충전 단계를 나타내는 것으로, 최상위 비트 전압 VMSB 는 제1 커패시터(10) 일단에 인가 되도록 하고, 임의의 전압 VXSB 는 제2 커패시터(20) 일단에 인가 되도록 제1 커패시터(10)와 제2 커패시터(20)의 타단은 AC 접지부(30)와 연결된다.
제2페이즈(Phase 2)는 제1 커패시터(10)와 제2 커패시터(20)에 저장된 전압에서 원하는 만큼의 보간(Interpolation) 값을 뺀 전하를 제1 커패시터(10)로 전송하는 전하 전송 단계를 나타내는 것으로, 제2 커패시터(20) 일단에 종래의 AC 접지(ground) 전압이 인가 되는 경우 달리 최하위 비트 전압 VLSB 이 인가 되며, 제1 커패시터(10)와 제2 커패시터(20)는 AC 접지부(30)와 연결된다.
상기 제2페이즈에서 제1커패시터(10)와 제2커패시터(20)의 타단과 연결되는 AC 접지부(30)는 DC 접지가 아니라 AC 접지이므로 상기와 같이 제1커패시터(10)와 제2커패시터(20)에 저장된 전압에서 원하는 만큼의 보간 값을 빼는 연산이 가능하게 된다.
이하 본원발명의 전하 차감법(charge subtraction)이 적용된 전하 전송 보간(charge transfer interpolation) 방법에 대해 간단히 설명한다.
우선, 제1페이즈의 경우 제1 커패시터(10)에 최상위 비트 전압 VMSB의 값 및 제2 커패시터(20)에 종래의 AC 접지(ground) 전압이 아닌 임의의 VXSB의 값을 인가하며, 제2페이즈의 경우 제2 커패시터(20)에 최하위 비트 전압 VLSB의 값을 인가하는 동작을 실시한다. 여기서 VMSB , VXSB , VLSB 는 VMSB > VXSB > VLSB 관계를 갖는 임의의 전압 값을 나타낸다.
상기 제1페이즈와 제2페이즈의 동작이 완료되면, 제2 커패시터(20)는 최하위 비트 전압에 해당하는 전하(C*VLSB)가 아니라 임의의 전압에서 최하위 비트 전압이 차감된 전압에 해당하는 C*(VXSB-VLSB)의 전하량을 제1 커패시터(10)로 전달한다.
제1커패시터(10)는 최종 출력전압인 VMSB +(VXSB-VLSB)를 출력할 수 있다.
이하 도 5b 및 도6을 참조하여 본 발명의 전하 차감법(charge subtraction)이 적용된 전하 전송 보간(charge transfer interpolation) 방법을 구현하는 DAC 회로 의 동작 원리를 상세히 설명한다.
클럭
Figure 112011089702316-pat00031
에 의해 동작하는 제1페이즈의 경우 제1, 제2, 제3 커패시터(531, 533, 535) 각각에 저장되는 전하를 Q1, Q2, Q3라 할 경우, 총 저장되는 전하량 Qs = Q1 +Q2 +Q3가 성립하고, Q=CV 공식에 의해 하기 [수학식 6]로 표현된다. 클럭
Figure 112011089702316-pat00032
에 의한 스위칭 동작에 의해 제2커패시터(533)에는 제2디코더(523a)가 선택한 V4가 인가되고, 제3커패시터(535)에는 제4디코더(525a)가 선택한 V2가 인가된다.
Figure 112010030742449-pat00008
여기서, VOS 는 연산증폭기(540)에서 발생하는 오프셋 전압(offset voltage)을 의미한다.
클럭
Figure 112011089702316-pat00033
에 의해 동작하는 제2페이즈의 경우, 제2, 제3 커패시터(533, 535) 각각에 저장된 모든 전하를 제1 커패시터(531)로 전달 한 후 최종 출력전압 Vout을 발생시키는데, 제1, 제2, 제3 커패시터(531, 533, 535) 각각에 전달되는 전하량을 Q1, Q2, Q3라 할 경우, 총 전달된 전하량 Qt = Q1 +Q2 +Q3이 성립하고, Q=CV 공식에 의해 하기 [수학식7]로 표현된다. 클럭
Figure 112011089702316-pat00034
에 의한 스위칭 동작에 의해 제2커패시터(533)에는 제3디코더(523b)가 선택한 V3이 인가되고, 제3커패시터(535)에는 제5디코더(525b)가 선택한 V1이 인가된다.
Figure 112010030742449-pat00009
여기서, VOS 는 연산증폭기(540)에서 발생하는 오프셋 전압(offset voltage)을 의미한다.
한편, 전하량 보존 법칙에 의해 Qs = Qt 가 성립하므로, 최종 출력전압 Vout은 하기 [수학식8]로 표현된다.
Figure 112010030742449-pat00010
한편, V5, V4, V3, V2, V1 각각에 대응되는 데이터 코드 값을 D1, D2, D3, D4, D5라 하고, 코드 값에 필요한 공급 전압(Supply Voltage)을 VDD 라 할 경우 V5, V4, V3, V2, V1 는 각각 하기 [수학식9]로 표현된다.
Figure 112010030742449-pat00011
만일 C1= C2 =C3 일 경우, Vout = V5 + (V4-V3) + (V2-V1)의 형태로 간단히 표현되며, [수학식9]를 [수학식8]에 대입하여 정리하면, 최종 출력전압 Vout은 하기 [수학식10]로 표현된다.
Figure 112010030742449-pat00012
상기 [수학식10]을 통해 본원 발명의 특징은 다음과 같이 요약 정리할 수 있다.
첫째, 좌변의 최종 출력전압 Vout 공식은 제2 커패시터(533)에 대해 전하 차감법(charge subtraction)이 적용된 결과 [수학식10]의 2번째 항목(V4-V3)으로 표현되며, 마찬가지로 제3 커패시터(535)에 대해 전하 차감법(charge subtraction)이 적용된 결과 [수학식10]의 3번째 항목(V2-V1)으로 표현됨을 확인 할 수 있다.
둘째, 제2, 제3 커패시터(533, 535)는 종래의 보간(Interpolation)이 적용되어 한 번에 원하는 값을 커패시터에 저장하는 형태가 아니라, 한 번 더 추가된 보간(Interpolation)을 적용함으로, 결국 종래의 전체의 전하 (C*VLSB)를 전달하는 것이 아니라 제1페이즈에서 인가된 전압(VXSB )과 제2페이즈에서 인가된 전압(VLSB )의 차이만큼의 전하량 C*(VXSB-VLSB)가 제1 커패시터(531)로 전달된다.
이는 종래의 4비트 제1 디코더(323) 및 제2 디코더(325) 각각에 대해 2개의 2비트 디코더(Decoder) 즉 제2, 제3의 2-to-4 디코더(523a, 523b) 및 제4, 제5의 2-to-4 디코더(525a, 525b)를 갖도록 구성을 변경한 것으로 실질적으로 각각의 커패시터에 보간(Interpolation)이 한 번 더 적용됨을 의미한다. 이는 [수학식10]의 2번째 항목(V4-V3)과 [수학식10]의 3번째 항목(V2-V1)의 식을 통해 확인 할 수 있다.
셋째, 전하 차감법(charge subtraction method) 또는 전하 합산법(charge summate method)이 본 발명의 DAC 회로에 적용되기 위해 새롭게 디지털 코드화된 D1, D2, D3, D4 , D5 가 적용되어야 한다.
클럭 clk에 의해 동작하는 제1페이즈에서, 상기 제 2,3커패시터(533,535)에 대하여 상기와 같은 전하 차감법을 위한 연산을 위해 상기 제 2,3커패시터(533,535)의 타단을 도 6에서와 같이 AC 접지부(30)와 연결할 필요가 있다. 하지만, 도 5b에서는 상기 제 2,3커패시터(533,535)에 타단에 아무런 스위치 소자가 구비되지 않은 것을 알 수 있는데, 이는 연산증폭기(540)의 가상접지(virtual ground)를 이용하기 때문이다. 즉, 상기 클럭 clk에 의해 동작하는 제1페이즈에서 상기 제 2,3커패시터(533,535)의 타단은 상기 연산증폭기(540)의 출력단자에 연결되고, 이때 상기 연산증폭기(540)의 출력단자는 접지전압을 유지하므로 별도의 스위치 소자를 사용할 필요가 없는 것이다.
도 7a는 본 발명의 전하 차감법(charge subtraction method) 또는 전하 합산법(charge summate method)이 적용되기 위해 제1페이즈와 제2페이즈에 디지털 코드(digital code)를 부여하기 위해 도시한 것이다.
도 7a를 참조하면, 본 발명은 전하 차감법(charge subtraction method) 또는 전하 합산법(charge summate method)을 DAC에 적용하기 위해 제1페이즈의 전하 충전단계의 경우 VMSB 에 상응하는 MSB 코드 작업이 수행되며, 제2페이즈 의 전하 전달 단계의 경우 VLSB 에 상응하는 LSB 코드 작업이 수행되어 종전의 VMSB , VLSB 과 동일한 전압 값을 갖도록 한다.
도 7b는 본 발명의 전하 차감법(charge subtraction method) 또는 전하 합산법(charge summate method)이 4bit 디코더에 적용되어 MSB 코드 작업 및 LSB 코드 작업을 구현하는 일실시 예를 나타낸 것이다.
도 7b를 참조하면, 4bit 디코더의 경우 24 의 (1, 2, ~ 15, 16)의 코드 블록이 존재하며, MSB 2bits의 경우 22 의 (1, 2, 3, 4)의 코드 블록이 존재하고, LSB 2bits의 경우 22의 (1, 2, 3, 4)의 코드 블록이 존재하며, 코드 블록의 크기에 상응하여 전하가 충전된다.
MSB 2bits의 경우 1번 코드 블록은 4bit 디코더의 (1, 2, 5, 6) 코드블록과 상응하며 이들 4개의 코드 블록을 합한 크기를 가지며, 마찬가지로 MSB 2bits의 2, 3, 4번 코드 블록은 4bit 디코더의 (3, 4, 7, 8), (9,10, 13,14), (11, 12, 15, 16)와 각각 상응하며 이들 각각의 4개의 코드 블록을 합한 크기를 갖는다.
LSB 2bits의 경우 (1, 2, 3, 4) 코드블록의 크기는 4bit 디코더의 (1, 2, ~ 15, 16)의 코드 블록의 크기와 동일하다.
[표1]은 본 발명의 전하 차감법(charge subtraction method)이 4bit 디코더에 적용될 경우 MSB 코드 및 LSB 코드 값을 나타낸 것이다.
Figure 112010030742449-pat00013
[표2]는 본 발명의 전하 합산법(charge summate method)이 4bit 디코더에 적용될 경우 MSB 코드 및 LSB 코드 값을 나타낸 것이다.
Figure 112010030742449-pat00014
도 7b, [표1] 및 [표2]를 참조하면, 4bit의 경우 진한 색으로 표시된 (1, 2 ~9)의 코드 블록은 전하가 충전된 것을 나타내며, 이는 진한 색으로 표시된 MSB 코드 블록 1, 2와 진한 색으로 표시된 LSB 코드 블록 1에 대한 전하 차감법(charge subtraction method) 또는 전하 합산법(charge summate method)을 적용하여 구현됨을 알 수 있다.
이를 테면, "9"의 코드 값은 전하 차감법(charge subtraction method)을 이용할 경우 [표1]의 MSB 2Bits의 코드값 "3"에서 LSB 2Bits의 코드값 "3"을 뺄셈(subtract) 함으로 구현할 수 있으며, 전하 합산법(charge summate method)을 이용할 경우 [표2]의 MSB 2Bits의 코드값 "2"와 LSB 2Bits의 코드값 "1"을 덧셈(summate) 함으로 구현할 수 있다.
이상에서는 본 발명에 대한 기술사상을 첨부 도면과 함께 서술하였지만 이는 본 발명의 바람직한 실시 예를 예시적으로 설명한 것이지 본 발명을 한정하는 것은 아니다. 또한 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 이라면 누구나 본 발명의 기술적 사상의 범주를 이탈하지 않는 범위 내에서 다양한 변형 및 모방이 가능함은 명백한 사실이다.
521, 523a, 523b, 525a, 525b :
제1, 제2, 제3, 제4, 제5의 2비트 2-to-4 디코더
531, 533, 535 : 제1, 제2, 제3 커패시터
540 : 연산 증폭기(OP-AMP)

Claims (9)

  1. 데이터에 해당하는 전압을 각각의 저항 디바이더에 의해 분배하는 저항 셀(Resistor Cell);
    상기 저항 셀에서 분배된 전압을 인가 받아 각각 X 비트 단위로 처리하여 상기 데이터에 상응하는 전압을 각기 출력하는 복수개의 디코더 그룹;
    제1페이즈에서 상기 디코더 그룹 중 제1디코더 그룹의 출력전압을 일단으로 인가받아 충전하고, 제2페이즈에서 상기 충전된 전압을 타단을 통해 다음 단으로 전송하는 제1커패시터 그룹, 제1페이즈에서 상기 디코더 그룹 중 제2디코더 그룹의 출력전압을 일단으로 인가받아 충전하고 제2페이즈에서 상기 디코더 중 제3그룹의 출력전압을 상기 일단으로 인가받아 상기 제1페이즈에서 충전된 전압과 차감되도록 한 후 상기 차감 결과를 타단을 통해 상기 다음 단으로 전송하는 제2커패시터 그룹을 구비하는 복수 개의 커패시터 그룹 및
    제1 입력단자(+)는 기준 전압(VL)을 인가받고, 제2 입력단자(-)는 상기 복수개의 커패시터 그룹에서 전송된 전하량에 상응하는 보간 전압을 인가 받아 출력전압(Vout)을 발생시키는 연산증폭기를 포함하는 것을 특징으로 하는 전하 차감법 및 전하 전송 보간 방법이 적용된 디지털-아날로그 컨버터.
  2. 제 1항에 있어서, 상기 저항 셀(Resistor Cell)은,
    제1 전압(V1), 제2 전압(V2)을 분배하여 상기 복수개의 디코더 그룹 중 제4, 제5 디코더(525a, 525b)에게 인가하는 제1 저항셀(511);
    제3 전압(V3), 제4 전압(V4)을 분배하여 상기 복수개의 디코더 그룹 중 제2, 제3 디코더(523a, 523b)에게 인가하는 제2 저항셀(512); 및
    제5 전압(V5)을 분배하여 상기 복수개의 디코더 그룹 중 제1디코더(521)에게 인가하는 제3 저항셀(513)을 구비하는 것을 특징으로 하는 전하 차감법 및 전하 전송 보간 방법이 적용된 디지털-아날로그 컨버터.
  3. 제 1항에 있어서, 상기 디코더 그룹은,
    상기 K= 10 비트 일 경우,
    상기 10 비트 중에서 최상위 2 비트에 해당하는 분배된 전압을 인가받아 스위칭 동작에 의해 상기 커패시터 그룹의 제1 커패시터(531)에게 제5 전압(V5)을 인가하는 제1디코더(521);
    하위 8비트 중 최상위의 2비트와 차상위의 2비트에 해당하는 분배된 전압을 인가받아 스위칭 동작에 의해 상기 커패시터 그룹의 제2 커패시터(533)에게 제4 전압(V4) 또는 제3 전압(V3)을 각각 인가하는 제2, 제3 디코더(523a, 523b); 및
    상기 하위 4비트 중 상위 2비트와 나머지 2비트에 해당하는 분배된 전압을 인가받아 스위칭 동작에 의해 상기 커패시터 그룹의 제3 커패시터(535)에게 제2 전압(V2) 또는 제1 전압(V1)을 각각 인가하는 제4, 제5 디코더(525a, 525b)를 구비하는 것을 특징으로 하는 전하 차감법 및 전하 전송 보간 방법이 적용된 디지털-아날로그 컨버터.
  4. 제 3항에 있어서, 상기 커패시터 그룹에 인가되는 전압이 VMSB > VXSB > VLSB 일 경우,
    상기 전하 차감법(charge subtraction method)에 의한 전하 충전은,
    상기 제1 커패시터(531)에 VMSB 전압을 인가하고, 상기 제2 커패시터(533)와 상기 제3 커패시터(535)에 VXSB 전압을 인가하여 구현되며,
    상기 전하 전송 보간(charge transfer interpolation) 방법에 의한 전하 전송은,
    상기 제2 커패시터(533)와 상기 제3 커패시터(535)에 VLSB 전압을 인가하여 상기 제1 커패시터(531)에 VXSB-VLSB 의 차감된 전압에 상응하는 전하량이 전송되도록 함으로 구현 되는 것을 특징으로 하는 전하 차감법 및 전하 전송 보간 방법이 적용된 디지털-아날로그 컨버터.
  5. 제 4항에 있어서, 상기 출력전압 (Vout)은,
    상기 복수개의 디코더 그룹에서 출력되는 제5, 제4, 제3, 제2, 제1 전압( V5, V4, V3, V2, V1 ) 각각에 대응되는 디지털 코드 값을 D1, D2, D3, D4, D5 라 하고, 상기 디지털-아날로그 컨버터(DAC)에 필요한 공급 전압(Supply Voltage)을 VDD 라 할 경우,
    Figure 112011089702316-pat00015

    수학식으로 표현되는 것을 특징으로 하는 전하 차감법 및 전하 전송 보간 방법이 적용된 디지털-아날로그 컨버터.
  6. 제 5항에 있어서, 상기 디지털 코드 값은,
    상기 VMSB 전압에 상응하는 MSB 코드 작업 및 상기 VLSB 전압에 상응하는 LSB 코드 작업을 통해 생성되는 것을 특징으로 전하 차감법 및 전하 전송 보간 방법이 적용된 디지털-아날로그 컨버터.
  7. 제 6항에 있어서,
    상기 전하 차감법(charge subtraction method)에 의한 전하 충전은,
    상기 MSB 코드 값에서 상기 LSB 코드 값을 뺀 값에 해당하는 전하량만큼 충전되는 것을 특징으로 하는 전하 차감법 및 전하 전송 보간 방법이 적용된 디지털-아날로그 컨버터.
  8. 제1항에 있어서, 상기 X 비트 단위는 2비트 단위를 포함하는 것을 특징으로 하는 전하 차감법 및 전하 전송 보간 방법이 적용된 디지털-아날로그 컨버터.
  9. 제1항에 있어서, 복수개의 디코더 그룹은 2-to-4 디코더 그룹을 포함하는 것을 특징으로 하는 전하 차감법 및 전하 전송 보간 방법이 적용된 디지털-아날로그 컨버터.
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