KR100845746B1 - 면적을 최소화하는 디지털-아날로그 변환기 및 그것을포함하는 소스 드라이버 - Google Patents

면적을 최소화하는 디지털-아날로그 변환기 및 그것을포함하는 소스 드라이버 Download PDF

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Abstract

여기에 개시된 디지털 아날로그 변환기는 디지털 데이터를 아날로그 전압으로 변환하는 디지털 아날로그 변환기에 있어서: 상기 디지털 데이터는 상위 비트 데이터, 컨트롤 비트 데이터 그리고 하위 비트 데이터로 구성되며; 상기 상위 비트 데이터와 상기 컨트롤 비트 데이터를 입력받는 컨트롤 로직과; 제 1 및 제 2 기준 전압들을 분배하여 복수의 제 1 분배 전압들을 출력하는 제 1 저항 회로와; 상기 컨트롤 로직에 의해서 제어되며, 상기 상위 비트 데이터에 대응하는 상기 제 1 분배 전압들 중 하나를 선택하는 제 1 디코더와; 상기 제 3 기준 전압과 제 4 기준 전압을 분배하여 복수의 제 2 분배 전압들을 출력하는 제 2 저항 회로와; 상기 하위 비트 데이터에 응답하여 상기 제 2 분배 전압들 중 하나를 선택하는 제 2 디코더와; 상기 컨트롤 비트 데이터에 따라 상기 제 2 및 제 3 기준 전압들 중 어느 하나를 선택하는 선택 회로와; 그리고 상기 제 1 디코더의 출력 전압, 상기 제 2 디코더의 출력 전압, 그리고 상기 선택 회로의 출력 전압에 응답하여 상기 아날로그 전압을 출력하는 샘플앤홀드회로를 포함하며, 상기 컨트롤 로직은, 상기 컨트롤 비트 데이터에 따라, 상기 제 1 디코더의 출력 전압이 선택적으로 소정 전압만큼 증가되도록 상기 제 1 디코더를 제어한다.

Description

면적을 최소화하는 디지털-아날로그 변환기 및 그것을 포함하는 소스 드라이버{DIGITAL TO ANALOG CONVERTER THAT MINIMISED AREA SIZE AND SOURCE DRIVER INCLUDING THEREOF}
도 1은 본 발명의 실시예를 도시한 블럭도이다.
도 2는 도 1에 도시된 DAC의 동작을 보여주는 순서도이다.
도 3은 도 1에 도시된 DAC의 동작을 보여주는 타이밍도이다.
도 4는 도 1에 도시된 DAC에 있어서 4비트의 디지털 데이터가 입력되는 경우 제 1 디코더, 제 2 디코더의 출력와 DAC의 출력을 샘플 모드 이전, 샘플모드, 제 1 홀드 모드, 제 2 홀드 모드별로 나누어 비교한 표이다.
도 5는 본 발명의 다른 실시예에 따른 DAC를 도시한 블럭도이다.
도 6은 도 5에 도시된 DAC의 동작을 보여주는 순서도이다.
도 7은 도 5에 도시된 DAC의 동작을 보여주는 타이밍도이다.
도 8은 도 5에 도시된 DAC에 있어서 4비트의 디지털 데이터가 입력되는 경우 제 1 디코더, 제 2 디코더의 출력와 DAC의 출력을 샘플 모드 이전, 샘플모드, 제 1 홀드 모드, 제 2 홀드 모드별로 나누어 비교한 표이다.
도 9는 본 발명에 따른 DAC를 이용한 LCD의 구성을 도시한 블럭도이다.
*도면의 주요 부분에 대한 부호의 설명*
11 : 제 1 저항회로 12 : 제 2 저항회로
21 : 제 1 디코더 22 : 제 2 디코더
30 : 콘트롤 로직 60 : OP-AMP
본 발명은 DAC(Digital to Analog Converter)에 관한 것으로, 구체적으로는 면적을 최소화하는 DAC에 관한 것이다.
디지털 양은 0 또는 1과 같이 두 가지 가능한 값 중 하나의 정해진 값을 가진다. 실제로 전압과 같은 디지털 양은 정해진 범위 내의 특정한 값이며, 주어진 범위 내에서 동일한 디지털 값으로 정의한다. 반면 아날로그 양은 연속적인 범위에 걸쳐 임의의 값을 취할 수 있다. 대부분의 물리적 변화량은 아날로그이며 연속적인 값을 가진다. 온도, 압력, 광도, 음성신호, 위치, 순환속도, 유동률 등이 그 예이다.
디지털 시스템으로 입력되어야 하는 모든 정보는 먼저 디지털 형태로 바뀌어야 한다. 마찬가지로 디지털 시스템의 출력 또한 항상 디지털 형태이다.
일반적인 D/A 변환은 디지털코드로 표현된 값을 취하여 이를 디지털 값에 비례하는 전압이나 전류로 바꾸는 과정이다. 이때 사용되는 기준전압은 Vref이며 이 입력은 D/A변환기가 만들어 내는 최대출력이나 최대값을 결정하는데 사용된다. 4비트로 표현되는 16개의 서로 다른 2진수는 각각의 입력에 대해 DAC의 출력전압으로 나타난다. 실제 아날로그 출력전압은 입력 2진수와 같은 크기의 전압이며 2진수의 배수이다. 정확하게는 Vref가 상수이면 Vout이 16가지 가능한 전압레벨로 표현되는 것과 같이 특정 값만을 가질 수 있으므로 DAC의 출력은 아날로그 양이 아니다. 그러나 입력 데이터의 비트 수를 증가시켜, 출력 가능한 값들의 수를 증가시킬 수도 있고 연속되는 출력 값의 차이를 줄일 수 있다.
디스플레이 장치에 고해상도의 출력을 지원하기 위해서는 입력되는 디지털 신호의 대역폭(즉, 비트 수)이 커야 한다. 디지털 신호의 비트 수가 커지게 되면 이를 아날로그로 변화하는 DAC의 면적이 비례하여 증가하는 문제점이 발생한다. 즉, 디지털 신호의 비트 수가 1비트 증가할 때마다 DAC내의 디코더의 면적은 2배씩 증가하게 된다. 따라서, 비트 수를 증가하게 되면 DAC의 칩(Chip) 사이즈가 커지게 되므로 DAC의 생산성이 떨어지게 되는 문제점이 발생한다.
예를 들면, 종래의 R-type DAC의 경우 입력 데이터의 비트수가 8비트라면 DAC는 28 개의 저항, 28 개의 메탈(Metal)과 한 개의 256x1 디코더로 구성된다. 메탈이란 DAC를 웨이퍼(Wafer) 또는 칩으로 구현할 때 입력 데이터가 디코더에 입력되어 디코딩된 입력신호들 각각에 연결되는 신호선(Signal line)을 의미한다. 10비트의 DAC를 만든다면 1024개의 저항, 1024개의 메탈과 한 개의 1024x1 디코더가 필요하다. 따라서, 8-비트 DAC의 디코더와 10-비트 DAC의 디코더를 비교한다면 사이즈는 4배가 커지고, 저항과 메탈의 수도 2배가 많아진다.
DAC를 구현함에 있어, 오피엠프(OP-AMP:Operational Amplifier)를 사용하여 구현한 샘플앤홀드(Sample&Hold) 회로를 이용할 때 오피엠프의 비반전입력단의 전압레벨을 조정하게 되면 오피엠프 입력단의 기생 캐패시터(Capacitor)의 영향으로 DAC의 출력에 영향을 미치게 되는 문제점이 발생한다.
따라서 본 발명의 목적은 높은 해상도를 갖는 DAC를 설계함에 있어 최소한의 점유면적을 갖는 디지털 아날로그 변환기를 제공한다.
또한 본 발명의 또 다른 목적은 DAC를 구현함에 있어, 오피엠프(OP-AMP:Operational Amplifier)를 사용하여 구현한 샘플앤홀드(Sample&Hold) 회로를 이용할 때 오피엠프의 비반전입력단의 전압레벨을 조정함으로써 발생하는 오피엠프 입력단의 기생 캐패시터(Capacitor)의 영향을 막아 디지털 아날로그 변환기의 출력 오차를 줄이기 위한 회로를 제공한다.
상기의 과제를 이루기 위하여 본 발명에 의한 디지털 아날로그 변환기는 디지털 데이터를 아날로그 전압으로 변환하는 디지털 아날로그 변환기에 있어서: 상기 디지털 데이터는 상위 비트 데이터, 컨트롤 비트 데이터 그리고 하위 비트 데이터로 구성되며; 상기 상위 비트 데이터와 상기 컨트롤 비트 데이터를 입력받는 컨트롤 로직과; 제 1 및 제 2 기준 전압들을 분배하여 복수의 제 1 분배 전압들을 출력하는 제 1 저항 회로와; 상기 컨트롤 로직에 의해서 제어되며, 상기 상위 비트 데이터에 대응하는 상기 제 1 분배 전압들 중 하나를 선택하는 제 1 디코더와; 상기 제 3 기준 전압과 제 4 기준 전압을 분배하여 복수의 제 2 분배 전압들을 출력 하는 제 2 저항 회로와; 상기 하위 비트 데이터에 응답하여 상기 제 2 분배 전압들 중 하나를 선택하는 제 2 디코더와; 상기 컨트롤 비트 데이터에 따라 상기 제 2 및 제 3 기준 전압들 중 어느 하나를 선택하는 선택 회로와; 그리고 상기 제 1 디코더의 출력 전압, 상기 제 2 디코더의 출력 전압, 그리고 상기 선택 회로의 출력 전압에 응답하여 상기 아날로그 전압을 출력하는 샘플앤홀드회로를 포함하며, 상기 컨트롤 로직은, 상기 컨트롤 비트 데이터에 따라, 상기 제 1 디코더의 출력 전압이 선택적으로 소정 전압만큼 증가되도록 상기 제 1 디코더를 제어한다.
이 실시예에 있어서, 상기 컨트롤 로직은, 상기 컨트롤 비트 데이터가 로직 '1'일 때, 상기 제 1 디코더의 출력 전압이 상기 소정 전압만큼 증가되도록 상기 제 1 디코더를 제어하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 컨트롤 로직은, 상기 컨트롤 비트 데이터가 로직 '0'일 때, 상기 제 1 디코더의 출력 전압이 증가없이 출력되도록 상기 제 1 디코더를 제어하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 컨트롤 비트 데이터가 로직 '1'일 때, 상기 제 1 디코더의 출력 전압은 상기 제 1 분배 전압들 사이의 전압차만큼 증가되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 샘플앤홀드회로는 샘플 모드 동안 상기 제 1 디코더의 출력 전압을 샘플링하고, 제 1 홀드 모드 동안 상기 선택 회로로부터의 기준 전압을 입력받고, 제 2 홀드 모드 동안 상기 제 1 홀드 모드 동안 입력된 기준 전압을 상기 제 2 디코더의 출력 전압만큼 증감하고 그리고 상기 샘플된 전압을 상기 증감된 전압만큼 증감하며, 상기 최종 증감된 전압을 상기 아날로그 전압으로서 출력하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 샘플앤홀드회로는 반전입력단자, 비반전입력단자, 그리고 출력단자를 갖는 연산증폭기와; 상기 샘플 모드 동안 상기 제 1 디코더의 출력 전압을 전달하는 제 2 스위치와; 상기 제 2 스위치와 상기 연산증폭기의 반전입력단자 사이에 연결된 커패시터와; 상기 샘플 모드 동안 상기 연산 증폭기의 반전입력단자 및 출력단자를 전기적으로 연결하는 제 1 스위치와; 상기 제 1 및 제 2 홀드 모드 동안 상기 제 2 스위치와 상기 연산 증폭기의 출력단자를 전기적으로 연결하는 제 3 스위치와; 상기 제 1 홀드 모드 동안 상기 선택 회로와 상기 연산 증폭기의 비반전입력단자를 전기적으로 연결하고, 상기 제 2 홀드 모드 동안 상기 제 2 디코더의 출력 전압을 상기 비반전입력단자로 전달하는 제 5 스위치를 포함한다.
이 실시예에 있어서, 상기 샘플앤홀드회로는 반전입력단자, 제 5 기준 전압을 입력받도록 연결된 비반전입력단자, 그리고 출력단자를 갖는 연산증폭기와; 상기 샘플 모드 동안 상기 제 1 디코더의 출력 전압을 전달하는 제 2 스위치와; 상기 제 2 스위치와 상기 연산증폭기의 반전입력단자 사이에 연결된 제 1 커패시터와; 상기 샘플 모드 동안 상기 연산 증폭기의 반전입력단자 및 출력단자를 전기적으로 연결하는 제 1 스위치와; 상기 제 1 및 제 2 홀드 모드 동안 상기 제 2 스위치와 상기 연산 증폭기의 출력단자를 전기적으로 연결하는 제 3 스위치와; 상기 연산증폭기의 반전입력단자와 상기 제 5 스위치 사이에 연결된 제 2 커패시터와; 상기 제 1 홀드 모드 동안 상기 선택 회로와 제 1 캐패시터를 전기적으로 연결하고, 상기 제 2 홀드 모드 동안 상기 제 2 디코더의 출력 전압을 상기 제 2 캐패시터로 전달하는 제 5 스위치를 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 1 저항 회로는 상기 제 1 기준 전압과 상기 제 2 기준 전압 사이에 직렬 연결되고 상기 상위 비트 데이터에 대응하는 복수의 저항들을 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 2 저항 회로는 상기 제 3 기준 전압과 상기 제 4 기준 전압 사이에 직렬 연결되고 상기 하위 비트 데이터에 대응하는 복수의 저항들을 포함하는 것을 특징으로 한다.
(실시예)
이하 본 발명에 실시예에 따른 첨부된 도면들을 참조하여 상세히 설명한다.
본 발명은 디지털 신호를 DAC 블럭에 입력하여 아날로그로 변환한다. 아날로그 출력은 디스플레이 장치로 출력된다. 이상과 같은 본 발명의 상세 구성 및 그 방법을 살펴보면 다음과 같다.
도 1은 본 발명의 실시예를 도시한 블럭도이다. 도 1의 DAC는 R-type의 DAC 구조를 변형한 것이다. 도 1를 참조하면, 제 1 기준전압(Vref)(이하 "Vref"라 한다.)은 아날로그 출력전압을 결정하는 기준 전압을 의미한다. 제 2 기준 전압(Vref_sh)(이하 "Vref_sh"라 한다.)과 제 4 기준 전압(Vref_L)(이하 "Vref_L"라 한다.)은 임의로 설정한 바닥 전압을 의미한다. Vref_sh와 Vref_L은 동일한 전압을 설정할 필요는 없다. 즉, Vref_sh와 Vref_L는 각각에 대하여 VSS로 설정할 수 있고, 임의의 전압으로 설정가능하다.
제 3 기준 전압(Vref_H)(이하 "Vref_H"라 한다.)은 디지털 데이터의 비트 수에 따라 세분되는 전압레벨을 의미한다. 예를 들면, n비트의 디지털 데이터를 상위비트인 n/2비트, 컨트롤 비트와 하위비트인 (n/2)-1비트로 나누어 디코딩한다면 제 1 디코더는 Vref와 Vref_sh의 전압차를 2n/2으로 나눈 전압레벨을 출력한다. 제 2 디코더는 제 1 디코더의 전압레벨을 다시 2(n/2)- 1으로 나눈 전압레벨을 출력한다. 즉, Vref이 16V이고, Vref_sh이 0V, Vref_L이 0V라면, Vref_H는 2V로 설정된다.
저항회로(11-12)는 Vref 또는 Vref_H을 저항에 비례하여 분압해 복수의 전압을 출력한다. 즉, 제 1 저항회로(11)는 Vref과 Vref_sh과의 전압 차이를 저항에 비례하여 균등한 레벨의 전압을 출력한다. 예를 들면 Vref이 16V이고, Vref_L이 0V라면, 제 1 저항회로는 0V, 4V, 8V, 12V와 16V를 출력한다. 제 2 저항회로(12)는 Vref_H과 Vref_L과의 전압 차이를 저항에 비례하여 복수의 전압을 출력한다. 예를 들면 Vref이 16V이고, Vref_sh이 0V, Vref_L이 0V라면, Vref_H는 2V이고, 제 2 저항회로(12)는 0V, 1V와 2V를 출력한다.
컨트롤 로직(30)은 디지털 데이터를 입력받아 그 중에서 콘트롤 비트의 상태에 따라 제 1 디코더(21)의 전압레벨을 조절하는 역할을 수행한다. 예를 들면, 콘트롤 비트가 1인 경우 제 1 디코더(21)의 전압레벨을 한 단계 높여서 출력한다. 그렇지 않은 경우 제 1 디코더(21)는 본래의 전압레벨을 출력한다. 만약 복수의 DAC가 있다면 컨트롤 로직(30)은 하나만 존재한다.
스위치(41-45)는 OP-AMP(60)의 출력을 초기화하거나 샘플 모드와 홀드 모드 를 결정하는 역할을 수행한다. 제 1 스위치(41)는 OP-AMP(60)의 출력을 초기화한다. 제 2 스위치(42)는 샘플앤홀드 회로에서 샘플 모드를 결정한다. 제 3 스위치(43)는 샘플앤홀드 회로에서 홀드 모드시 피드백을 형성한다. 제 4 스위치(44)는 디지털 데이터중 컨트롤 비트가 1인 경우 Vref_H에 연결되고, 그렇지 않은 경우 Vref_L에 연결하는 역할을 수행한다. 즉, 제 4 스위치(44)는 컨트롤 비트 데이터에 따라 Vref_H 및 Vref_L 중 어느 하나를 선택하는 선택회로이다. 제 5 스위치(45)는 샘플 모드와 제 1 홀드 모드시에는 OP-AMP(60)의 비반전입력단자(+ 단자)에 제 4 스위치(44)와 연결하고, 제 2 홀드 모드시에는 OP-AMP(60)의 비반전입력단자(+ 단자)에 제 2 디코더(22)와 연결하는 역할을 수행한다.
샘플앤홀드 회로는 캐패시터(50), OP-AMP(60)와 스위치(41, 42, 43, 45)들로 구성된다. 샘플앤홀드(SAMPLE-AND-HOLD) 회로란 서로 다른 소스로부터 신호를 전달받기 위하여 사용되는 회로이다. 즉, 샘플앤홀드 회로는 샘플 모드시에 어떤 소스로부터 입력받은 데이터와 홀드 모드시에 다른 소스로부터 입력받은 데이터를 결합시킬 수 있다.
본 발명의 샘플앤홀드 회로는 샘플 모드, 제 1 홀드 모드와 제 2 홀드 모드로 구분된다. 샘플앤홀드 회로는 제 1 홀드 모드시의 출력전압을 필요한 만큼 감소시키기 위하여 제 2 홀드 모드를 사용한다. 따라서, 샘플앤홀드회로는 샘플 모드 동안 상기 제 1 디코더의 출력 전압을 샘플링하고, 제 1 홀드 모드 동안 선택 회로로부터의 기준 전압을 입력받고, 제 2 홀드 모드 동안 제 1 홀드 모드 동안 입력된 기준 전압을 제 2 디코더의 출력 전압만큼 증감하고 그리고 샘플된 전압을 증감된 전압만큼 증감하며, 최종 증감된 전압을 상기 아날로그 전압으로서 출력한다.
도 2는 도 1에 도시된 DAC의 동작을 보여주는 순서도이다. 도 1와 도 2를 참조하면, DAC(100)는 4-비트의 디지털 데이터를 아날로그 전압으로 변환한다. DAC(100)의 면적을 최소화하기 위하여 디코더를 두 개로 나눈다. 즉, 디지털 데이터를 상위비트, 컨트롤 비트와 하위비트로 나눈다. 제 1 디코더(21)에는 디지털 데이터의 상위비트와 컨트롤 비트가 입력된다. 제 2 디코더(22)에는 디지털 데이터의 하위비트가 입력된다. 만약 4비트의 디지털 데이터를 디코딩한다면 24 = 16 개의 저항과 16x1의 디코더가 필요하지만 두 개의 디코더로 나누어 디코딩을 하게 된다면 22 + 22 = 8 개의 저항과 4x1의 디코더 2개만 있으면 된다. 또한 4비트의 디지털 데이터를 상위 2비트, 컨트롤 1비트와 하위 1비트로 나눈다면 22 + 21 = 6 개의 저항, 한 개의 4x1 디코더와 한 개의 2x1 디코더, 그리고 컨트롤 비트를 제어하는 컨트롤 로직으로 구성할 수 있다.
S110 단계에서 4비트의 디지털 데이터(Data[3:0])는 제 2 디코더(22)와 컨트롤 로직(30)에 입력된다. S120에서는 Data[1]이 1인가가 판단된다. 만약 Data[1]가 1인 경우 다음 단계는 S130이고, 그렇지 않은 경우 다음 단계는 S140이다. S130 단계에서 제 1 디코더(21)의 출력전압레벨을 한 단계 올린다. 제 4 스위치(44)는 Vref_H에 연결한다. 예를 들면, Vref가 16V이고, Vref_sh이 0V이고, Vref_L이 0V이면, Vref_H는 2V이다. 이 경우에 4비트의 디지털 데이터(Data[3:2] = "01")인 경우 제 1 디코더(21)의 본래의 전압레벨은 4V이지만 Data[1] = "1" 인 경우는 8V를 출 력한다. 즉, 4비트의 디지털 데이터(Data[3:0])를 아날로그 신호로 변환다면 Vref = 16V, Vref_sh이 0V, Vref_L = 0V로 가정한다면, Data[1]의 자리의 전압 레벨은 2V가 된다. 따라서, S130 단계에서 DAC의 출력은 Data[1]이 1인 경우에 제 1 디코더(21)의 전압레벨을 4V 만큼 더 올리고, 제 2 홀드 모드에서 2V 만큼 차감된다. S140 단계에서 제 1 디코더의 출력전압레벨을 그대로 유지하고, 제 4 스위치(44)는 Vref_L에 연결한다.
S150 단계는 샘플앤홀드 회로에 있어서 샘플 모드이다. 샘플 모드시에 제 1 디코더(21)의 출력전압은 캐패시터(50)를 통하여 OP-AMP(60)의 반전입력단자(- 단자)에 입력한다. 디지털 데이터의 컨트롤 비트가 1인 경우 제 4 스위치(44)는 Vref_H에 연결된다. 디지털 데이터의 컨트롤 비트가 0인 경우 제 4 스위치(44)는 Vref_L에 연결된다. 제 5 스위치(45)는 샘플 모드시에는 제 4 스위치(44)에 연결된다. 예를 들면, 4비트의 디지털 데이터가 "1010"이고, Vref는 16V이고, Vref_L는 0V인 경우, 상위 2비트는 "10"이고, 컨트롤 비트는 "1"이고, 하위비트는 "0"이다. 제 1 디코더는 상위 2비트를 입력받아 본래는 8V를 출력하지만 컨트롤 비트가 1인 경우는 12V를 출력한다. 제 1 디코더(21)의 출력은 제 2 스위치(42)를 거쳐 캐패시터(50)을 통하여 OP-AMP(60)의 반전입력단자에 입력된다. 이때 제 4 스위치(44)는 Vref_H에 연결되고 제 5 스위치(45)는 제 4 스위치(44)에 연결된 출력에 연결된다. 즉, OP-AMP(60)의 비반전입력단자에는 Vref_H가 입력된다. 이상적인 OP-AMP(60)의 비반전입력단자와 반전입력단자의 전압 차는 0이므로, DAC의 출력은 0V가 출력된다. S150 단계에서 제 1 스위치(41)는 "ON"상태, 제 2 스위치(42)는 "ON"상태, 제 3 스위치(43)는 "OFF" 상태, 그리고 제 5 스위치(45)는 제 4 스위치(44)에 연결된다. 즉, 제 1 디코더(21)의 출력은 OP-AMP(60)의 반전입력단자에 연결되고, 제 4 스위치는 OP-AMP(60)의 비반전입력단자에 연결된다. DAC의 출력은 Data[1]가 0인 경우는 Vref_L을 출력하고, Data[1]가 1인 경우는 Vref_H을 출력한다.
홀드 모드는 제 5 스위치(45)의 연결에 따라 제 1 홀드 모드와 제 2 홀드 모드로 나뉘게 된다. 제 1 홀드 모드는 제 5 스위치(45)가 제 4 스위치(44)에 연결된 출력과 연결된 경우이고, 제 2 홀드 모드는 제 5 스위치(45)가 제 2 디코더(22)에 연결된 출력과 연결된 경우이다.
S160 단계는 샘플앤홀드 회로에 있어서 제 1 홀드 모드이다. 제 1 홀드 모드시에는 캐패시터(50)에 저장된 출력전압 즉, 제 1 디코더(21)의 출력전압이 그대로 출력된다. S160 단계에서 제 1 스위치(41)는 "ON"상태, 제 2 스위치(42)는 "ON"상태, 제 3 스위치(43)는 "OFF"상태, 그리고 제 5 스위치(45)는 제 4 스위치(41)에 연결된 출력과 연결된다. DAC의 출력은 제 1 디코더(21)의 출력과 동일하다.
S170 단계는 샘플앤홀드 회로에 있어서 제 2 홀드 모드이다. 제 2 홀드 모드시에는 제 5 스위치에 의한 전압강하 즉, 제 4 스위치(44)의 연결된 출력 전압과 제 2 디코더(22)의 전압의 차이 만큼 제 1 홀드 모드시의 출력전압에서 감소하여 출력된다.
S170 단계에서 제 5 스위치(45)는 제 2 디코더(22)에 연결된다. 즉, DAC의 출력은 제 1 홀드 모드시의 출력에 제 5 스위치(45)가 제 2 디코더(22)에 연결되는 순간 차감되는 전압레벨만큼 차감되어 출력된다.
도 3은 도 1에 도시된 DAC의 동작을 보여주는 타이밍도이다. 도 3에서는 DAC의 스위치의 구체적인 동작과 제 1 디코더와 제 2 디코더의 출력 및 최종출력을 도시한다. 도 1과 도 3을 참조하면, 디지털 신호 "1011"이 입력되는 경우 제 1 디코더(21)의 출력은 12V이고, 제 2 디코더(22)의 출력은 1V이다. 샘플 모드시 DAC의 출력은 2V이다. 제 1 홀드 모드시 DAC의 출력은 12V이다. 최종출력인 제 2 홀드 모드시 DAC의 출력은 11V이다.
도 4는 도 1에 도시된 DAC에 있어서 4비트의 디지털 데이터가 입력되는 경우 제 1 디코더, 제 2 디코더의 출력와 DAC의 출력을 샘플 모드 이전, 샘플모드, 제 1 홀드 모드, 제 2 홀드 모드별로 나누어 비교한 표이다. 도 1와 도 4을 참조하면, 샘플 모드 이전의 제 1 디코더(21)의 출력은 Data[1]의 값이 1인 경우 본래의 출력값에 한 단계 높은 전압레벨이 출력되고, Data[1]의 값이 0 경우 제 1 디코더(21)의 출력은 본래의 출력값이 출력된다. 샘플 모드 이전의 제 2 디코더(22)의 출력은 data[0]의 값에 따라 0V 또는 1V가 출력된다.
DAC의 출력은 샘플 모드시에는 Data[1]이 값이 1인 경우 2V가 출력되고, Data[1]의 값이 0 경우 0V가 출력된다. 제 5 스위치(45)가 제 4 스위치에 연결된 출력에 연결된 경우(즉, 제 1 홀드 모드) DAC의 출력은 제 1 디코더(21)의 출력과 동일하게 출력된다. 제 5 스위치(45)가 제 2 디코더(22)의 출력에 연결된 경우(즉, 제 2 홀드 모드) DAC의 출력은 제 5 스위치(45)에 의한 전압강하 (즉, 제 4 스위치(44)의 연결된 출력 전압과 제 2 디코더의 전압의 차이)만큼이 제 1 홀드 모드시의 DAC의 출력전압에서 감소하여 출력된다.
OP-AMP을 이용하여 샘플앤홀드 회로를 구현하는 경우 OP-AMP의 입력단에 존재하는 기생 캐패시터의 영향으로 DAC의 출력에 오차를 발생할 수 있다. 따라서, 기생 캐패시터의 영향을 받지 않는 DAC가 필요하다. 도 5에서는 OP-AMP를 이용한 샘플앤홀드 회로에 있어서 기생 캐패시터의 영향을 막을 수 있는 DAC의 또 다른 실시예를 도시한다.
도 5는 본 발명의 다른 실시예에 따른 DAC를 도시한 블럭도이다. 도 5의 DAC(100')는 도 1의 DAC(100)과 기본적으로 동일하므로 중복되는 설명은 생략한다. 도 5를 참조하면, OP-AMP(60)의 입력단은 기생 캐패시터(53)를 포함한다. 본 발명은 기생 캐패시터(53)의 영향을 막기 위하여 OP-AMP(60)의 비반전입력단자를 제 5 기준 전압(Vref_sh_L)에 연결한다. 제 5 기준 전압은 Vref_sh 또는 Vref_L과 마찬가지로 임의로 설정한 전압이다.
제 5 스위치(45)는 제 2 캐패시터(52)에 연결된다. 제 2 캐패시터(52)는 제 1 캐패시터(51)에 연결된다. DAC(100')는 샘플 모드 이전의 동작은 도 1의 DAC(100)의 동작과 동일하다.
도 6은 도 5에 도시된 DAC의 동작을 보여주는 순서도이다. S210 단계부터 S240 단계는 샘플 모드이전의 단계로서 도 2의 S110 단계부터 S140 단계와 동일하다. 도 6은 도 2와 기본적으로 동일하므로 중복되는 설명은 생략한다. 도 5와 도 6를 참조하면, S250 단계는 샘플앤홀드 회로에 있어서 샘플 모드이다.
샘플 모드시에 제 1 디코더(21)의 출력전압은 캐패시터(50)를 통하여 OP-AMP(60)의 반전입력단자(- 단자)에 입력한다. DAC의 출력은 제 1 디코더(21)의 출 력과 동일하다. S250 단계에서 제 1 스위치(41)는 "ON"상태, 제 2 스위치(42)는 "ON"상태, 제 3 스위치(43)는 "OFF" 상태, 그리고 제 5 스위치(45)는 제 4 스위치(44)에 연결된다. 즉, 제 1 디코더(21)의 출력은 OP-AMP(60)의 반전입력단자에 연결되고, 제 4 스위치는 제 2 캐패시터(52)에 연결된다. DAC(100')의 출력은 제 1 캐패시터(51)와 제 1 스위치(41)을 통하여 제 1 디코더(21)의 출력전압과 동일한 전압을 출력한다.
S260 단계는 샘플앤홀드 회로에 있어서 제 1 홀드 모드이다. 제 1 홀드 모드시에는 제 1 캐패시터(51)에 저장된 출력전압 즉, 제 1 디코더(21)의 출력전압이 그대로 출력된다. 제 2 홀드 모드시에는 DAC(100')는 제 1 캐패시터(51)에 의한 전압과 제 5 스위치(45)에 연결된 제 2 캐패시터(52)를 통하여 출력된다. S260 단계에서 제 1 스위치(41)는 "ON"상태, 제 2 스위치(42)는 "ON"상태, 제 3 스위치(43)는 "OFF"상태, 그리고 제 5 스위치(45)는 제 4 스위치(41)에 연결된 출력과 연결된다. DAC의 출력은 제 1 디코더(21)의 출력과 동일하다.
S270 단계는 샘플앤홀드 회로에 있어서 제 2 홀드 모드이다. 제 2 홀드 모드시에는 DAC(100')는 제 1 캐패시터(51)에 의한 전압과 제 5 스위치(45)에 연결된 제 2 캐패시터(52)를 통하여 출력된다. 제 2 홀드 모드시 DAC(100')의 출력은 제 5 스위치(45)에 의한 전압강하 (즉, 제 4 스위치(44)의 연결된 출력 전압과 제 2 디코더(22)의 전압의 차이)만큼이 제 1 홀드 모드시 DAC(100')의 출력전압에서 감소하여 출력된다.
도 7은 도 5에 도시된 DAC의 동작을 보여주는 타이밍도이다. 도 5에서는 DAC 의 스위치의 구체적인 동작과 제 1 디코더와 제 2 디코더의 출력 및 최종출력을 도시한다. 도 5, 도 6와 도 7을 참조하면, 디지털 신호 "1011"이 입력되는 경우 제 1 디코더(21)의 출력은 12V이고, 제 2 디코더(22)의 출력은 1V이다. 샘플 모드시 DAC의 출력은 0V이다. 제 1 홀드 모드시 DAC의 출력은 12V이다. 최종출력인 제 2 홀드 모드시 DAC의 출력은 11V이다.
도 8은 도 5에 도시된 DAC에 있어서 4비트의 디지털 데이터가 입력되는 경우 제 1 디코더, 제 2 디코더의 출력와 DAC의 출력을 샘플 모드 이전, 샘플모드, 제 1 홀드 모드, 제 2 홀드 모드별로 나누어 비교한 표이다. 도 5와 도 8을 참조하면, 샘플 모드 이전의 제 1 디코더(21)와 제 2 디코더(22)의 출력은 도 4과 동일하다. DAC의 출력은 샘플 모드시에는 제 1 디코더(21)의 출력과 동일하다. 제 1 홀드 모드와 제 2 홀드 모드시의 DAC의 출력은 도 4과 동일하다.
도 9는 본 발명에 따른 DAC를 이용한 LCD의 구성을 도시한 블럭도이다. 도 1, 도 5와 도 9에 따르면, 본 발명의 DAC는 LCD의 구성에서 소스 드라이버(100)에 사용된다. 타이밍 컨트롤러(300)는 소스 드라이버(100)와 게이트 드라이버(200)를 제어한다.
소스 드라이버(100)는 NMOS(401)의 소스(Source)에 연결된다. 게이트 드라이버(200)는 NMOS(401)의 게이트(Gate)에 연결된다. NMOS(401)의 드레인(Drain)에는 픽셀 일렉트로드(Pixel Electrode:451)에 연결된다. LCD(400)는 복수의 픽셀 일렉트로드로 구성된다.
소스 드라이버(100)는 복수의 DAC와 하나의 컨트롤 로직(30)을 포함한다.
본 발명은 디지털 데이터를 아날로그 신호로 변환하는 DAC에 있어서 단순히 디코더를 여러개로 나누는 방법에 비하여 1 비트(즉, 2배)을 더 감소할 수 있는 DAC를 제공한다. 또한 오피엠프를 사용하여 구현한 샘플앤홀드 회로를 이용할 때 오피엠프의 비반전입력단의 전압레벨을 조정함으로써 발생하는 오피엠프 입력단의 기생 캐패시터(Capacitor)의 영향을 막아 디지털 아날로그 변환기의 출력 오차를 줄이기 위한 회로를 제공한다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 것을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명에 의하면, 디지털 데이터를 아날로그 신호로 변환하는 DAC에 있어서 최소의 면적으로 구현할 수 있는 디지털 아날로그 변환기를 제공한다. 또한 최소의 면적을 제공하는 DAC를 구현함에 있어서 내재하는 기생 캐패시터의 영향을 막을 수 있는 디지털 아날로그 변환기를 제공한다.

Claims (12)

  1. 디지털 데이터를 아날로그 전압으로 변환하는 디지털 아날로그 변환기에 있어서:
    상기 디지털 데이터는 상위 디지털 데이터, 컨트롤 비트 데이터 및 하위 디지털 데이터로 구성되며:
    상기 상위 디지털 데이터에 비례하는 전압을 출력하는 제1 디코더;
    상기 컨트롤 비트 데이터에 따라, 상기 제1 디코더로부터 출력되는 전압을 선택적으로 제1 소정 전압만큼 증가시키는 컨트롤 로직;
    하위 디지털 데이터에 비례하는 전압과 제2 소정 전압을 출력하는 제2 디코더; 및
    샘플 모드 동안 상기 제1 디코더의 출력 전압을 샘플링하고, 제1 홀드 모드 동안 상기 제2 디코더로부터 상기 제2 소정 전압을 입력받고, 그리고 제2 홀드 모드 동안 상기 제1 디코더의 출력 전압과 상기 제2 디코더의 출력 전압을 합산하고, 상기 합산된 출력 전압에서 상기 제2 소정 전압이 차감된 아날로그 전압 신호를 입력받는 샘플앤홀드 회로를 포함하되,
    상기 샘플앤홀드 회로는 상기 아날로그 전압 신호를 입력받는 반전입력단자와 상기 반전입력단자에 존재하는 기생 캐패시터의 영향을 차단하기 위하여 기준전압을 입력받는 비반전입력단자를 포함하는 연산증폭기를 포함하는 디지털 아날로그 변환기.
  2. 제 1 항에 있어서,
    제1 및 제2 기준전압들을 분배하여 상기 상위 디지털 데이터에 각각 대응하는 복수의 제1 분배 전압들을 출력하는 제1 저항 회로를 더 포함하되,
    상기 제1 디코더는 상기 상위 디지털 데이터에 응답하여 상기 제1 저항 회로의 상기 복수의 제1 분배 전압들 중 어느 하나를 출력하는 디지털 아날로그 변환기.
  3. 제 2 항에 있어서,
    제3 및 제4 기준전압들을 분배하여 상기 하위 디지털 데이터에 각각 대응하는 복수의 제2 분배 전압들과 상기 제2 소정 전압을 출력하는 제2 저항 회로를 더 포함하되,
    상기 제2 디코더는 상기 하위 디지털 데이터에 응답하여 상기 제2 저항 회로의 상기 복수의 제2 분배 전압들 중 어느 하나를 출력하는 디지털 아날로그 변환기.
  4. 제 1 항에 있어서,
    상기 컨트롤 로직은, 상기 컨트롤 비트 데이터가 로직 '1'일 때, 상기 제 1 디코더의 출력 전압이 상기 제1 소정 전압만큼 증가되도록 상기 제 1 디코더를 제어하는 것을 특징으로 하는 디지털 아날로그 변환기.
  5. 제 1 항에 있어서,
    상기 샘플앤홀드회로는 샘플 모드 동안 상기 제 1 디코더의 출력 전압을 샘플링하고, 제 1 홀드 모드 동안 상기 선택 회로로부터의 기준 전압을 입력받고, 제 2 홀드 모드 동안 상기 제 1 홀드 모드 동안 입력된 기준 전압을 상기 제 2 디코더의 출력 전압만큼 증감하고 그리고 상기 샘플된 전압을 상기 증감된 전압만큼 증감하며, 상기 최종 증감된 전압을 상기 아날로그 전압으로서 출력하는 것을 특징으로 하는 디지털 아날로그 변환기.
  6. 제 5 항에 있어서,
    상기 샘플앤홀드회로는
    반전입력단자, 비반전입력단자, 그리고 출력단자를 갖는 연산증폭기와;
    상기 샘플 모드 동안 상기 제 1 디코더의 출력 전압을 전달하는 제 2 스위치와;
    상기 제 2 스위치와 상기 연산증폭기의 반전입력단자 사이에 연결된 커패시터와;
    상기 샘플 모드 동안 상기 연산 증폭기의 반전입력단자 및 출력단자를 전기적으로 연결하는 제 1 스위치와;
    상기 제 1 및 제 2 홀드 모드 동안 상기 제 2 스위치와 상기 연산 증폭기의 출력단자를 전기적으로 연결하는 제 3 스위치와;
    상기 제 1 홀드 모드 동안 상기 선택 회로와 상기 연산 증폭기의 비반전입력 단자를 전기적으로 연결하고, 상기 제 2 홀드 모드 동안 상기 제 2 디코더의 출력 전압을 상기 비반전입력단자로 전달하는 제 5 스위치를 포함하는 것을 특징으로 하는 디지털 아날로그 변환기.
  7. 제 3 항에 있어서,
    상기 샘플앤홀드회로는
    반전입력단자, 비반전입력단자, 그리고 및 상기 샘플앤홀드 회로의 출력이 연결된 출력단자를 포함하는 상기 연산증폭기와;
    상기 샘플 모드 동안 상기 제 1 디코더의 출력 전압을 전달하는 제 2 스위치와;
    상기 제 2 스위치와 상기 연산증폭기의 반전입력단자 사이에 연결된 커패시터와;
    상기 샘플 모드 동안 상기 연산 증폭기의 반전입력단자 및 출력단자를 전기적으로 연결하는 제 1 스위치와;
    상기 제 1 및 제 2 홀드 모드 동안 상기 제 2 스위치와 상기 연산 증폭기의 출력단자를 전기적으로 연결하는 제 3 스위치와;
    상기 제 1 홀드 모드 동안 상기 선택 회로와 상기 연산 증폭기의 비반전입력단자를 전기적으로 연결하고, 상기 제 2 홀드 모드 동안 상기 제 2 디코더의 출력 전압을 상기 비반전입력단자로 전달하는 제 5 스위치를 포함하는 디지털 아날로그 변환기.
  8. 제 2 항에 있어서,
    상기 제1 소정 전압은 상기 복수의 제1 분배 전압들 사이의 전압차인 디지털 아날로그 변환기.
  9. 제 3 항에 있어서,
    상기 제2 소정 전압은 상기 컨트롤 비트 데이터에 대응하는 디지털 아날로그 변환기.
  10. 제 3 항에 있어서,
    상기 샘플앤홀드회로는
    반전입력단자, 제 5 기준 전압을 입력받도록 연결된 비반전입력단자, 그리고 출력단자를 갖는 연산증폭기와;
    상기 샘플 모드 동안 상기 제1 디코더의 출력 전압을 전달하는 제2 스위치와;
    상기 제2 스위치와 상기 연산증폭기의 반전입력단자 사이에 연결된 제1 커패시터와;
    상기 샘플 모드 동안 상기 연산 증폭기의 반전입력단자 및 출력단자를 전기적으로 연결하는 제1 스위치와;
    상기 제1 및 제2 홀드 모드 동안 상기 제2 스위치와 상기 연산 증폭기의 출력단자를 전기적으로 연결하는 제3 스위치와;
    상기 연산증폭기의 반전입력단자와 상기 제 5 스위치 사이에 연결된 제2 커패시터와;
    상기 제1 홀드 모드 동안 상기 선택 회로와 제1 캐패시터를 전기적으로 연결하고, 상기 제2 홀드 모드 동안 상기 제2 디코더의 출력 전압을 상기 제2 캐패시터로 전달하는 제5 스위치를 포함하는 것을 특징으로 하는 디지털 아날로그 변환기.
  11. 청구항 1에 기재된 여러 개의 디지털 아날로그 변환기와 상기 하나의 컨트롤 로직을 포함하는 소오스 드라이버 회로.
  12. 청구항 11에 기재된 소오스 드라이버 회로를 포함하는 액정 표시 장치.
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