KR100513906B1 - 디지털-아날로그변환기및전류합산형디지털-아날로그변환기 - Google Patents

디지털-아날로그변환기및전류합산형디지털-아날로그변환기 Download PDF

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Abstract

액정 디스플레이 구동기의 N개의 전류 합산형 디지털-아날로그(D/A) 변환기들(23) 각각은 픽셀 비디오 정보를 제공하는 아날로그 신호(OUT)를 발생시킨다. D/A 변환기의 에러 샘플링 기간에, 변환될 데이타가 풀 스케일(full scale)에 있을 때 발생된 D/A 변환기의 출력 신호는 비교기(131)에서 기준 전압(VREF)과 비교된다. 에러 신호(ERROR)는 샘플링되어 커패시터에서 발생된 제어 전압(VCP2)을 변화시키는데 사용된다. 제어 전압은 전류 미러 방식으로 D/A 변환기의 전류원들(120)을 제어한다. 기준 전압은 D/A 변환기들의 비교기들 각각에 공통으로 연결된다. 이 방식으로, D/A 변환기들간의 매칭과 각각의 정밀도가 개선된다.

Description

디지털-아날로그 변환기 및 전류 합산형 디지털-아날로그 변환기
본 발명은 일반적으로 휘도 신호(brightness signal)들을 디스플레이 장치의 픽셀, 특히, 액정 디스플레이(LCD)의 픽셀에 인가하기 위해 사용되는 디지털-아날로그 변환기들에 관한 것이다.
LCD들과 같은, 디스플레이 장치들은 매트릭스 또는 수평으로 로우들(row) 및 수직으로 칼럼들(column)에 배열된 픽셀들의 어레이로 구성된다. 디스플레이될 비디오 정보는 각 칼럼의 픽셀들과 개별적으로 연관된 데이타 라인들에 휘도(그레이 스케일) 신호들로서 인가된다. 로우의 픽셀들은 순차적으로 주사되며, 활성화된 로우내의 픽셀들의 용량(capacitance)은 개개의 칼럼들에 인가된 휘도 신호들의 레벨들에 따라 다양한 휘도 레벨들로 변화된다.
플러스(Plus) 등(Plus et al.)에 의한, 발명의 명칭이 "휘도 신호들을 디스플레이 장치에 인가하기 위한 시스템 및 그것에 의한 비교기(System for Applying Brightness Signals To A Display Device And Comparator Therefor)"인 미국 특허번호 제 5,170,155호에는 LCD 어레이의 데이타 라인 또는 칼럼 구동기들의 예가 기재되어 있다. 플러스 등에 의한, 예의 배치에서, 비디오 정보는 출력 라인들을 갖는 메모리내에 디지털 포맷으로 저장된다. 각 그룹의 출력 라인들은 저장된 디지털 정보를 대응하는 디지털-아날로그(D/A) 변환기에 인가한다. 하나의 주어진 D/A 변환기의 출력 신호는 LCD 어레이의 대응하는 데이타 라인을 구동하는 대응하는 데이타 라인 구동기에 연결된다.
스가와(Sugawa) 등에 의한, 발명의 명칭이 "디지털-아날로그 변환기(DIGITAL-TO-ANALOG CONVERTER)"인 미국 특허 번호 제 4,827,260호에는 전류-세그먼트 또는 전류-합산형(current-summation type) D/A 변환기로 불리는 비디오 신호 처리용 D/A 변환기가 기재되어 있다. 이러한 n-비트 데이타 워드용 D/A 변환기의 예에서는, 2n-1개의 동일한 전류원들이 2n-1개의 스위치들에 의해 제어된다. 그 스위치들은 데이타 워드의 비트들의 상태들에 따라 선택적으로 턴 온된다. 도전 스위치들과 연관된 전류원들의 전류들은 전류 합산 저항(current summing resistor)에서 조합되어 합산 전류를 생성한다. 합산 전류의 값은 데이타 워드의 값이 1씩 증가할 때, 한 전류원의 전류의 값만큼 증가한다. 합산 전류에 비례하는 아날로그 출력 전압은 저항에서 발생된다.
예를 들어, 비교적 다수의 전류-합산형 D/A 변환기들, 예를 들어, 40개의 전류-합산형 D/A 변환기들은 비디오 정보를 대응하는 40개의 데이타 라인 구동기들에 동시에 인가하는데 사용될 수 있다. 이러한 D/A 변환기들의 병렬 동작은 하나의 주어진 로우와 연관된 픽셀 정보를 업데이트하기 위해 짧은 사이클 시간을 제공한다는 이점이 있다.
LCD 디스플레이용의 D/A 변환기는 예를 들어, 0.25% 보다 큰 정밀도를 필요로 할 수 있다. 그러나, 하나의 주어진 데이타 워드용 D/A 변환기들의 출력 전압들은 훨씬 높은 정밀도로 매칭될 필요가 있다. 이러한 매칭 정밀도는 일정하다고 추정되는 디스플레이된 이미지의 일부에 불쾌하게 인식되는(objectionable perception) 칼라 톤이나 그레이 스케일 변화들을 막기 위해 필요할 수 있다.
전형적으로, 전류 합산형의 단일 D/A 변환기는 전류원 D/A 변환기 사이에서 처리 파라미터들의 현저한 편향(deviation)을 방지하기 위해 공통 중심 레이아웃 기술(common centroid layout technique)을 사용하여 구성될 수 있다. 그러나, LCD의 구동 회로에는 다수의 D/A 변환기들이 필요하기 때문에, 이러한 D/A 변환기들의 전류원들 전부에 관하여 상술된 공통 중심 레이아웃을 행하는 것은 실용적이지 않다. 게다가, 상이한 D/A 변환기들의 합산 저항들은 일치하지 않을 수 있다. 왜냐하면, 그 변환기들 각각이 예를 들어, 1% 보다 큰 부정밀도를 따를 수 있기 때문이다. D/A 변환기들의 정밀도를 개선하기 위해서 LCD 디스플레이의 동작 동안 자동적이고 주기적으로 D/A 변환기들을 교정하는 것이 바람직할 수 있다.
본 발명의 특징을 구현하는, 하나의 주어진 D/A 변환기에서, 전류원들은 제어 신호에 의해 전류 미러 배치에서 공통으로 제어된다. D/A 변환기는 풀 스케일(full scale)의 그 출력 전압을 기준 전압과 비교하여 자동적으로 교정된다. 발생된 에러 신호는 샘플-홀드 배치(sample-and-hold arrangement)에 인가된다. 샘플-홀드 배치의 커패시터에서 발생된 전압은 피드백 또는 서보-루프내에 전류원 제어 신호를 발생시키는데 사용된다. 제어 신호의 변화는 일정한 전류비를 유지하기 위한 방식으로 동일 비에 의해 전류원들의 각 전류들을 변화시킨다.
본 발명의 특징에 따라, 동일한 기준 전압은 D/A 변환기들 각각에 공통으로 사용된다. 그러므로, D/A 변환기들간의 임의의 정밀도 불일치가 실질적으로 감소된다는 이점이 있다.
본 발명의 양태를 구현하는 다수의 디지털-아날로그 변환기들은 비디오 디스플레이 장치의 다수의 데이타 라인 구동기들에 인가되는 다수의 아날로그 출력 신호들을 발생시킨다. 다수의 스위칭된(switched) 네트워크들이 포함된다. 하나의 주어진 스위칭된 네트워크는 하나의 주어진 디지털-아날로그 변환기와 연관되고, 대응하는 입력 데이타 워드에 응답한다. 주어진 스위칭된 네트워크는 데이타 워드의 비트들의 가중치(weight)에 따라 대응하는 아날로그 출력 신호를 생성한다. 주어진 디지털-아날로그 변환기와 연관된 비교기는 기준 신호와, 주어진 디지털-아날로그 변환기의 아날로그 출력 신호를 나타내는 신호에 응답하여 그 사이의 차에 따라 에러 신호를 발생시킨다. 동일한 기준 신호는 다수의 디지털-아날로그 변환기들 각각에 각 에러 신호를 발생시키는데 사용된다. 주어진 디지털-아날로그 변환기와 연관된 에러 신호는 서보-루프 방식으로 주어진 디지털-아날로그 변환기의 출력 신호를 자동으로 조절하기 위해 주어진 디지털-아날로그 변환기의 스위칭된 네트워크에 연결된다.
본 발명의 다른 양태에 따라, 전류 합산형 디지털-아날로그 변환기는 전류 미러 배치에서 공통으로 제어되고 입력 데이타 워드에 따라 선택되는 다수의 스위칭된 전류원들을 포함한다. 아날로그 출력 신호는 선택된 전류원들의 전류들로부터 생성된다. 비교기는 기준 신호와, 출력 신호를 나타내는 신호에 응답하여 그 사이의 차에 따라 에러 신호를 발생시킨다. 에러 신호는 서보-루프 방식으로 아날로그 출력 신호를 자동으로 조절하기 위해 전류 미러 배치에 연결된다.
도 1에서, 디스플레이될 화상 정보를 나타내는 비디오 신호는 예를 들어, 안테나(12)로부터 수신된다. 아날로그 회로(11)는 입력 신호로서 라인(13)상의 비디오 신호를 아날로그-디지털 변환기(A/D; 14)에 제공한다. 아날로그 회로(11)로부터의 텔레비전 신호는, 수평으로 m = 560 로우들, 수직으로 n = 960 칼럼들이 배열된 액정 셀(16a)과 같은, 대다수의 픽셀 요소로 구성된 액정 어레이(16)상에 디스플레이된다. 액정 어레이(16)는 n=960 칼럼들의 데이타 라인들(17)과, m=560 로우들의 선택 라인(18)을 포함하며, 그 컬럼들 각각은 액정 셀들(16a)에 대해 수직이고, 그 로우들 각각은 액정 셀들(16a)에 대해 수평이다.
A/D 변환기(14)는 휘도 레벨들 또는 그레이 스케일 코드들을, 출력 라인들(22)의 40개 그룹을 갖는 메모리(21)에 제공하기 위한 출력 버스 바(19)를 포함한다. 메모리(21)의 출력 라인들(22)의 각 그룹은 저장된 디지털 정보를 본 발명의 특징을 구현하는, 대응하는 디지털-아날로그(D/A) 변환기(23)에 인가한다. 출력 라인들(22)의 40개 그룹에 각각 대응하는 40개의 D/A 변환기들(23)이 존재한다. 하나의 주어진 D/A 변환기(23)의 출력 신호(OUT)는 대응하는 라인(31)을 통해 신호(OUT)를 저장하는 대응하는 디멀티플렉서 및 데이타 라인 구동기(100)에 연결된다.
하나의 주어진 비디오 라인 시간 중 13 마이크로초의 기간 동안, 40개의 D/A 변환기들(23)의 신호들(OUT)이 생성되어 24개의 연속 변환 사이클들 각각에 저장된다. 그 결과로서, 신호들(OUT)은 960개의 디멀티플렉서 및 데이타 라인 구동기들(100) 각각에 저장된다. 연속 사이클들간의 시간은 대략 1.24 마이크로초이다.
선택 라인 스캐너(60)는 종래의 방식으로, 어레이(16)의 하나의 주어진 로우를 선택하기 위해 라인들(18)에 로우 선택 신호들을 생성한다. 960개의 데이타 라인들(17)에서 발생된 전압들은 32 마이크로초의 라인 시간 동안, 선택된 로우의 픽셀들(16a)에 인가된다.
앞서 나타낸 바와 같이, 하나의 주어진 디멀티플렉서 및 데이타 라인 구동기(100)는 대응하는 신호(OUT)를 저장하고 저장된 신호(OUT)를 대응하는 데이타 라인(17)에 전송하는데 사용된다. 각 데이타 라인(17)은 픽셀 셀들(16a)의 560개의 로우들에 인가된다. 디멀티플렉서 및 데이타 라인 구동기(100)는 초프드 램프 증폭기(chopped ramp amplifier)로서 동작한다. 기준 램프 신호(REF-RAMP) 및 신호(OUT)는 출력 트랜지스터(MN6)를 제어하는 비교기(24)에 인가된다. 데이타 램프 전압(DATA-RAMP)은 각 비디오 라인 시간 동안, 비교기(24)가 트랜지스터(MN6)를 디스에이블하는 시점까지 트랜지스터(MN6)에 의해 데이타 라인(17)에 인가된다. 비교기(24)가 트랜지스터(MN6)를 디스에이블하는 시점은 신호(OUT)의 크기에 의해 결정된다. 따라서, 픽셀 전압은 신호(OUT)에 의해 결정된다. 디멀티플렉서 및 데이타 라인 구동기(100)와 유사할 수 있는 배치의 예가 상기 플러스(Plus) 등에 의한 특허에 상세히 설명된다.
도 2는 본 발명의 특징을 구현하는, 도 1의 자기-교정 D/A 변환기들(23) 중 하나를 상세히 도시한다. 도 1 및 도 2에서 유사한 기호들 및 숫자들은 유사한 항목들 또는 기능들을 나타낸다.
도 2의 자기-교정 D/A 변환기들(23) 각각은 픽셀 비디오 정보를 포함하는 8-비트 데이타 워드 W를 아날로그 전압(OUT)으로 변환한다. 이는 예를 들어, 공통 중심 레이아웃을 사용하여 서로 매칭하도록 구성된 예를 들어, 28 - 1 = 255개의 스위칭된 전류원들(120)을 포함한다. 각 스위칭된 전류원(120)은 P-형 금속 산화물 반도체(PMOS) 트랜지스터에 의해 형성된 비스위칭된(non-switched) 전류원 트랜지스터(110)를 포함한다. 각 트랜지스터(110)는 공통 라인(110a)을 통해 공급 전압 +5V에 연결되는 소스 전극, 및 라인(110b)을 통해 다른 트랜지스터들(110)의 게이트 전극들과 공통으로 연결되는 게이트 전극을 갖는다. 라인(110b)은 전류 제어 PMOS 트랜지스터(111)의 드레인 전극에 연결된다. 트랜지스터(111)는 서로 연결된 게이트 전극 및 드레인 전극을 갖는다. 트랜지스터(111)의 제어 전류(I111)는 전류 미러 방식으로 각 트랜지스터(110)의 전류(I110)의 크기를 제어한다. 각 전류(I110)는 동일한 크기를 가지며 D/A 변환기(23)의 다른 트랜지스터들(110)의 각 전류(I110)를 추적한다.
하나의 주어진 스위칭된 전류원(120)에서, 전류원 트랜지스터(110)는 대응하는 PMOS 스위치 트랜지스터(113)의 소스 전극 및 대응하는 PMOS 스위치 트랜지스터(114)의 소스 전극에 연결된다. 트랜지스터들(114)의 드레인 전극들은 전류 미러 배치(117)의 전류 합산 N-형 금속 산화물 반도체(NMOS) 트랜지스터(116)의 드레인 전극에 공통으로 연결된다. 트랜지스터들(113) 각각의 드레인 전극들은 접지 기준 단자(118)에 연결된다.
스위칭된 전류원들(120)은 워드 W의 8비트에 의해 각각 제어되는 8개의 그룹들로 구성된다. 하나의 주어진 그룹에 포함되는 스위칭된 전류원들(120)의 수는 그 그룹의 스위칭된 전류원들(120)을 제어하는 워드 W의 대응하는 비트의 가중치에 의해 결정된다. 따라서, 예를 들어, 127개의 스위칭된 전류원들(120)은 워드 W의 최상위 비트 MSB에 의해 제어되는 반면에, 1개의 스위칭된 전류원(120)은 워드 W의 최하위 비트 LSB에 의해 제어된다. D/A 변환기(23)에는 총 255개의 스위칭된 전류원들(120)이 존재한다.
하나의 주어진 그룹의 스위칭된 전류원들(120)의 트랜지스터들(114) 각각의 게이트 전극들은 대응하는 인버터 게이트(121)의 출력에 공통으로 연결된다. 인버터 게이트(121)는 워드 W의 대응하는 비트가 논리 레벨 HIGH에 있을 때, 트랜지스터들(114)을 턴 온하는 방식으로 논리 레벨 LOW을 인가한다. 따라서, 각 트랜지스터(110)의 전류(I110)는 대응하는 트랜지스터(114)를 통해 전류 합산 트랜지스터(116)에 연결되고 트랜지스터(116)내의 전류(I116)에 기여한다. 따라서, 트랜지스터(116)의 전류(I116)는 워드 W의 제어 비트의 가중치에 의해 결정된 양만큼 증가된다.
이러한 스위칭된 전류원들(120)의 그룹의 트랜지스터들(113) 각각의 게이트 전극들은 대응하는 인버터 게이트(122)의 출력에 공통으로 연결된다. 인버터 게이트(122)는 워드 W의 대응하는 비트가 논리 레벨 HIGH에 있을 때, 논리 레벨 HIGH을 인가한다. 따라서, 트랜지스터들(113)은 턴 오프된다.
한편, 대응하는 인버터 게이트(121)는 워드 W의 대응하는 비트가 논리 레벨 LOW에 있을 때, 논리 레벨 HIGH을 인가한다. 따라서, 전류 합산 트랜지스터(116)로부터 각 트랜지스터(110)의 전류(I110)를 분리시키는 방식으로, 트랜지스터들(114)이 턴 오프되고 트랜지스터들(113)이 턴 온된다. 따라서, 전류들(I110)은 워드 W의 비트가 논리 레벨 LOW에 있을 때 트랜지스터(116)내의 전류(I116)에 기여하지 못한다.
전류(I110)는 워드 W의 제어하는 비트의 상태와 관계없이 트랜지스터들(113 및 114) 중 하나에 방해받지 않고 계속 흐른다는 이점이 있다. 이 방식으로 모든 전류 스위칭 방해가 감소된다는 이점이 있다.
D/A 변환기(23)의 각 전류(I110)가 트랜지스터(116)에 연결될 때 풀 스케일의 전압(OUT)이 발생한다. 이 상태는 워드 W의 8 비트들 모두가 HIGH 상태에 있을때 발생한다. 어떠한 전류(I110)도 트랜지스터(116)에 연결되지 않을 때 제로 스케일이 발생한다. 이 상태는 워드 W의 8 비트들이 LOW 상태에 있을 때 발생한다.
합 전류(I116)는 전류 미러 방식으로 트랜지스터(123)의 합 전류(I123)를 제어한다. 데이타 워드 W의 값이 1씩 증가하면, 합 전류(I123)가 전류(I110)에 비례하는 값만큼 증가하게 된다.
전류(I123)는 반전 증폭기(125)의 반전 단자(124)에 연결된다. 반전 증폭기(125)의 출력 단자(126)는 저항(R)을 통해 단자(124)에 연결된다. 1,5V의 레벨 시프팅 전압은 증폭기(125)의 비반전 입력 단자에 연결된다. 따라서, 증폭기(125)의 아날로그 출력 전압(OUT)은 1.5V+(저항(R) 값이 곱해진 합 전류(I123)의 값)와 동일하다. 워드 W의 각 비트의 값이 제로일 때, 전압(OUT)은 1.5V와 동일하다. 따라서, 전압 1.5V는 전압(OUT)의 제로 스케일 레벨을 결정한다.
본 발명의 특징을 구현하는, 자기-교정 회로(130)는 증폭기(125)의 출력 단자(126)에 연결되는 반전 입력 단자와, 도 1에 도시된 VREF에 대응하는 기준 전압(VREF)의 소스(도시되지 않은)에 연결되는 비반전 입력 단자를 갖는 차동 에러 증폭기(131)를 포함한다. 증폭기(131)는 한 쌍의 NMOS 부하 트랜지스터들(138 및 139)에 각각 연결된 차동 쌍의 PMOS 트랜지스터들(132 및 133)을 포함한다. 직렬로 연결된 PMOS 트랜지스터(135), 전류 제어 저항(137) 및 트랜지스터(134)는 전류 미러 방식으로 트랜지스터(136)를 통해 트랜지스터들(132 및 133)의 전류들의 합을 제어한다.
에러 증폭기(131)의 출력 단자(140)는 에러 샘플링 스위칭 NMOS 트랜지스터(141)를 통해 기생 용량일 수 있는 작은 샘플링 용량(CP1)에 연결된다. 용량(CP1)은 스위칭 NMOS 트랜지스터(142)를 통해 제 2 적분 용량(CP2)에 연결된다. 트랜지스터들(141 및 142)은 상보성 제어 신호들(SAMP 및 SAMP-INVERSE)에 의해 각각 제어된다. 클램프 트랜지스터(150)는 단자(140)와 접합 단자(151) 사이에 연결된다. 접합 단자(151)는 트랜지스터들(132 및 139) 사이에 연결된다.
D/A 변환기(23)의 주기적인 에러 샘플링은 연속적인 디지털-아날로그 변환기간들(161)간의 신호(SAMP-INVERSE)의 에러 샘플링 기간(160) 동안 발생한다. 에러 샘플링 기간(160) 동안, 샘플링 제어 신호(SAMP)의 펄스는 트랜지스터(141)를 턴 온하고 샘플링 제어 신호(SAMP-INVERSE)의 상보성 펄스는 트랜지스터(142)를 턴 오프한다. 샘플링 기간(160) 동안, 신호(SAMP)는 논리 HIGH 상태에 있는 모든 비트를 갖는 워드 W를 생성하기 위해 도 1의 메모리(21)의 출력단(도시되지 않은)에 인가된다. 신호(SAMP-INVERSE)는 단자(140)에서 에러 신호(ERROR)가 발생하도록 하는 방식으로 트랜지스터(150)를 턴 오프한다. 따라서, 용량(CP1)은 풀 스케일의 전압(OUT)과 전압(VREF)간의 차에 비례하는 에러 정정 전압(VCP1)을 발생시킨다.
샘플링 기간(160) 후, 샘플링 제어 신호(SAMP)는 트랜지스터(141)를 턴 오프하고, 샘플링 제어 신호(SAMP-INVERSE)는 트랜지스터(142)를 턴 온한다. 따라서, 풀 스케일의 전압(OUT)의 에러를 나타내는 용량(CP1)에 저장된 전하는 제어 전압(VCP2)을 발생시키는 에러 적분 커패시터(CP2)에 인가된다. 안정 상태(stead state) 동작에서, 전압(VCP2)은 전압(OUT)을 전압(VREF)의 레벨에 근접한 상태로 유지하는 경향이 있다.
클램프 트랜지스터(150)는 기간(160)을 제외한 모든 시간에 도통한다. 그러므로, 샘플링 기간(160) 외에, 단자(140)에 발생된 신호는 노이즈 신호의 용량들(CP1 및 CP2)로의 유입을 방지하도록 일정하다는 이점이 있다.
전압(VCP2)은 소스 플로워 NMOS 트랜지스터(143)를 통해 저항(R1) 및 NMOS 트랜지스터(144)의 직렬 배치에 의해 형성된 전압-전류 변환기에 연결된다. 트랜지스터(144)는 드레인 전극에 연결된 게이트 전극을 갖는다. 트랜지스터(144)의 드레인/게이트가 전류 미러 배치를 형성하기 위해 NMOS 트랜지스터(145)의 게이트에 연결된다. 트랜지스터(145)의 전류(I145)는 제어 전압(VCP2)에 비례한다. 전류(I145)는 트랜지스터(111)의 합 전류(I111)로 흐르도록 트랜지스터(147)의 일정 전류(I147)와 합산되는 가변 전류이다. 전류(I147)는 트랜지스터(146)에 흐르는 전류(I146)에 의해 전류 미러 방식으로 확정된다. 전류(I111)는 전류 미러 방식으로 전류들(I110) 각각을 제어한다.
전압들(OUT 및 VREF)간의 차 또는 에러는 전류(I145)를 발생시키므로 전류(I111)가 변한다. 따라서, 각각의 전류들(I111)에 변화가 생긴다. 따라서, 전류(I111)의 에러는 서보-루프 방식으로 정정된다. 에러는 하나의 주어진 샘플링 기간(160) 동안 적어도 부분적으로 정정될 수 있다. 큰 에러는 완전한 정정을 위해 몇몇 샘플링 기간들을 필요로 할 수 있다.
본 발명의 특징에 따라, D/A 변환기들(23) 각각의 에러는 동일한 기준 전압(VREF)을 사용하여 정정된다. 그러므로, D/A 변환기들(23)간의 저항들(R)의 값들 또는 전류들(I110)의 값들의 차는 풀 스케일의 전압(OUT)의 매칭에 두드러지게 영향을 미치지 못한다. 전류들(I110)이 제로 스케일로 제로이기 때문에, 제로 스케일의 전압(OUT)은 저항들(R) 또는 전류들(I110)에 의해 두드러지게 영향을 미치지 못한다. 각 D/A 변환기(23)에서, 전류들(I110)이 서로 동일하기 때문에, 워드 W의 임의의 중간 값으로 정밀도가 유지된다. D/A 변환기(23)의 각 트랜지스터는 바이폴라 트랜지스터 기술을 사용하여 구현될 수 있다.
도 1은 본 발명의 양태를 구현하는 자기-교정 D/A 변환기들(self-calibrated D/A converter)을 포함하는 액정 디스플레이 배치를 도시한 도면.
도 2는 도 1의 자기-교정 D/A 변환기들의 상세도.
* 도면의 주요 부분에 대한 부호의 설명 *
11 : 아날로그 회로 12 : 안테나
16 : 액정 어레이 23 : 디지털-아날로그 변환기
24 : 비교기 32 : 디멀티플렉서
60 : 선택 라인 스캐너

Claims (13)

  1. 비디오 디스플레이 장치의 다수의 데이타 라인 구동기들(100)에 인가된 다수의 아날로그 출력 신호들(OUT)을 발생시키는 다수의 디지털-아날로그 변환기(23)로서,
    다수의 스위칭된 네트워크들(120, 121, 122)로서, 하나의 주어진 스위칭된 네트워크는 하나의 주어진 디지털-아날로그 변환기와 연관되며, 대응하는 입력 데이타 워드에 응답하여, 상기 데이타 워드의 비트들의 가중치에 따라 대응하는 아날로그 출력 신호(124에서의 전압)를 생성하는, 상기 다수의 스위칭된 네트워크들(120, 121, 122)과,
    기준 레벨(VREF)의 기준 신호원을 포함하는, 상기 다수의 디지털-아날로그 변환기에 있어서,
    다수의 비교기들(131)로서, 하나의 주어진 비교기(131)는 상기 주어진 디지털-아날로그 변환기와 연관되며, 상기 기준 신호와 상기 주어진 디지털-아날로그 변환기의 상기 아날로그 출력 신호(OUT)를 나타내는 신호(133의 전압)에 응답하여, 그 사이의 차에 따라 에러 신호(ERROR)를 발생시키며, 동일한 기준 신호(도 1의 VREF)는 상기 다수의 디지털-아날로그 변환기들 각각에 각 에러 신호를 발생시키는데 사용되며, 상기 주어진 디지털-아날로그 변환기와 연관된 상기 에러 신호는 서보-루프 방식으로 상기 주어진 디지털-아날로그 변환기의 상기 출력 신호를 자동으로 조절하기 위해 상기 주어진 디지털-아날로그 변환기의 상기 스위칭된 네트워크에 연결되는, 상기 다수의 비교기들을 더 포함하는 것을 특징으로 하는, 다수의 디지털-아날로그 변환기.
  2. 제 1 항에 있어서, 상기 주어진 디지털-아날로그 변환기(23)는,
    주기적인 스위치 제어 신호(SAMP)에 응답하고, 제 1 용량(CP1)과 상기 비교기에 연결되어, 에러 샘플링 기간 동안 상기 에러 신호를 샘플링하고 변환 스케일을 제어하기 위해 상기 주어진 디지털-아날로그 변환기의 상기 주어진 스위칭된 네트워크에 연결된 변환 스케일 제어 신호(I145)를 생성하기 위해 상기 제 1 용량에 상기 샘플링된 에러 신호를 저장하는, 제 1 스위치(141)를 더 포함하는 것을 특징으로 하는, 다수의 디지털-아날로그 변환기.
  3. 제 2 항에 있어서, 상기 제 1 용량(CP1)을 제 2 용량에 결합하기 위한 제 2 용량을 더 포함하고, 상기 에러 샘플링 기간 외에는, 상기 샘플링된 에러신호(VCP1)를 상기 제 2 용량에 적분시키는 것을 특징으로 하는, 다수의 디지털-아날로그 변환기.
  4. 제 2 항에 있어서, 상기 에러 샘플링 기간 동안, 상기 데이타 워드(W)는 상기 기준 신호의 상기 레벨과 연관된 미리 결정된 값(11...1)을 가지며, 상기 에러 샘플링 기간 외에는, 상기 데이타 워드가 픽셀 비디오 정보를 포함하는 것을 특징으로 하는, 다수의 디지털-아날로그 변환기.
  5. 제 4 항에 있어서, 상기 에러 샘플링 기간 동안, 상기 주어진 디지털-아날로그 변환기에 인가된 상기 입력 데이타 워드(W)의 값은 풀 스케일 출력 신호(11...1)에 대응하는 것을 특징으로 하는, 다수의 디지털-아날로그 변환기.
  6. 제 1 항에 있어서, 상기 스위칭된 네트워크(120, 121, 122)는 전류 합산형 디지털-아날로그 변환기의 다수의 스위칭된 전류원들(120)을 포함하며, 상기 다수의 스위칭된 전류원들 각각은 전류 미러 배치(111, 110)에서 상기 에러 신호에 의해 조절되는 것을 특징으로 하는, 다수의 디지털-아날로그 변환기.
  7. 제 6 항에 있어서, 상기 스위칭된 전류원들(120)은 상기 에러 신호에 의해 공통으로 제어된 다수의 비스위칭된 전류원들(110)과, 상기 스위칭된 전류원들을 형성하기 위해 상기 비스위칭된 전류원들에 연결된 다수의 스위치들(114, 113)을 포함하는 것을 특징으로 하는, 다수의 디지털-아날로그 변환기.
  8. 제 1 항에 있어서, 상기 주어진 디지털-아날로그 변환기는 저항에서 전압을 발생시키기 위해 전류 합산 저항(R)에서 조합된 전류들을 발생시키기 위해 다수의 스위칭된 전류원들(120)을 포함하며, 상기 저항에서의 전압은 상기 저항 값에 대한 상기 출력 신호의 의존성을 감소시키는 방식으로 상기 에러 신호(ERROR)를 발생시키기 위해 상기 비교기(131)에 연결되는 것을 특징으로 하는, 다수의 디지털-아날로그 변환기.
  9. 전류 합산형 디지털-아날로그 변환기에 있어서,
    사이클의 에러 샘플링 기간 동안 제 1 값을 가지며 상기 에러 샘플링 기간 외에는 정상 동작 값을 갖는 입력 데이타 워드의 소스와,
    전류 미러 배치에서 공통으로 제어되고 선택된 전류원들의 전류들로부터 아날로그 출력 신호를 생성하기 위해 상기 데이타 워드에 따라 선택되는 다수의 스위칭된 전류원들로서, 상기 에러 샘플링 기간 동안 그리고 상기 에러 샘플링 기간 외에, 상기 스위칭된 전류원들 각각의 전류가 상기 출력 신호의 대응하는 부분을 생성하도록 하는, 상기 다수의 스위칭된 전류원들과,
    기준 레벨의 기준 신호원 및,
    상기 기준 신호와 상기 출력 신호에 응답하여 상기 에러 샘플링 기간 동안, 그 사이의 차에 따라 에러 신호를 발생시키는 비교기로서, 상기 에러 신호는 상기 에러 샘플링 기간 외에는, 서보 루프 방식으로 공통으로 상기 스위칭된 전류원들 각각의 전류들을 자동으로 조절하기 위해 상기 전류 미러 배치에 연결되는, 상기 비교기를 포함하는 전류 합산형 디지털-아날로그 변환기.
  10. 제 9 항에 있어서, 주기적인 스위치 제어 신호에 응답하며 제 1 용량과 상기 비교기에 연결되어, 에러 샘플링 기간 동안 상기 에러 신호를 샘플링하고 변환 스케일을 제어하기 위해 상기 디지털-아날로그 변환기의 상기 전류 미러 배치에 연결된 변환 스케일 제어 신호를 생성하기 위해 상기 제 1 용량에 상기 샘플링된 에러 신호를 저장하는, 제 1 스위치를 더 포함하는 전류 합산형 디지털-아날로그 변환기.
  11. 제 10 항에 있어서, 상기 제 1 용량에 연결된 제 2 용량을 더 포함하고, 상기 에러 샘플링 기간 외에는 상기 샘플링된 에러 신호를 상기 제 2 용량에 적분시키는 전류 합산형 디지털-아날로그 변환기.
  12. 제 10 항에 있어서, 상기 에러 샘플링 기간 동안, 상기 데이타 워드는 상기 기준 신호의 상기 레벨과 연관된 값을 가지며, 상기 에러 샘플링 기간 외에는, 상기 데이타 워드는 픽셀 비디오 정보를 포함하는 전류 합산형 디지털-아날로그 변환기.
  13. 제 12 항에 있어서, 상기 에러 샘플링 기간 동안, 상기 디지털-아날로그 변환기에 인가되는 상기 입력 데이타 워드의 값은 풀 스케일 출력 신호에 대응하는 전류 합산형 디지털-아날로그 변환기.
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