JPH1188178A - ディジタル／アナログ変換器 - Google Patents

Abstract

(57)【要約】 【課題】 回路面積と消費電流の増加を抑えながら多ビ
ット化が可能な高精度の電流加算型ディジタル／アナロ
グ変換器を提供する。 【解決手段】 アナログ電圧出力端子２３と所定の電位
２４との間に接続された負荷抵抗が、抵抗値の等しい４
個の抵抗器２５ａ〜２５ｄを直列接続した直列抵抗体で
構成され、電流源ブロック２０を構成する複数の定電流
源のうちの２つがディジタル入力値Ｄ１〜Ｄｘに応じて
直列抵抗体の内部接続点２６ａ又は２６ｂに選択的に接
続される。例えば、ディジタル入力値の最下位ビットＤ
１によって切り換え制御されるスイッチ２１ａが１個の
定電流源を接続点２６ａ又は接地電位に接続し、次のビ
ットＤ２によって切り換え制御されるスイッチ２１ｂが
別の定電流源を接続点２６ｂ又は接地電位に接続する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はディジタル／アナロ
グ変換器、特に、ＰＣＭ放送受信装置、ＤＶＤ再生装置
などのオーディオ機器、又はＱＰＳＫ変調器、ＣＤＭＡ
変調器などの通信機器に使用される半導体集積回路化さ
れたディジタル／アナログ変換器に関する。

【０００２】

【従来の技術】従来のディジタル／アナログ変換器の中
で、特開昭６２−１４５２６号公報に開示されている、
抵抗による電圧分圧回路を用いたディジタル／アナログ
変換器の例を図８に示す。図８において、８０は基準電
圧、８１ａ〜８１ｉはスイッチ、８２はデコーダ回路、
８３はアナログ出力端子、８４は接地電位、８５ａ〜８
５ｄは抵抗器である。抵抗による電圧分圧回路を用いた
構成は一般に抵抗分圧型もしくは電圧ポテンショメータ
型と呼ばれ、最も基本的な構造のディジタル／アナログ
変換器である。

【０００３】図８の回路構成を例にとって動作を説明す
る。図８において、基準電圧８０の電圧をＶ、抵抗器８
５ａ〜８５ｄの抵抗値を全てＲとする。スイッチ８１ａ
及び８１ｄを閉じた場合、接続点８６ａ、８６ｂ、８６
ｃの電位はそれぞれ、基準電圧８０の電圧Ｖの３／４、
１／２、１／４となる。また、スイッチ８１ｂ及び８１
ｄを閉じた場合、接続点８６ａの電位は基準電圧８０の
電圧Ｖに等しくなり、接続点８６ｂ、８６ｃの電位はそ
れぞれ基準電圧８０の電圧Ｖの２／３、１／３となる。
したがって、図８の回路構成では４つの大きさの等しい
抵抗器を用いて、０Ｖを含む７通りの電圧を出力するこ
とができる。

【０００４】このような抵抗分圧型ディジタル／アナロ
グ変換器の高精度化や省面積化に関する発明は、他にも
特開平４−３５８４１８号公報、特開平８−３３０９６
９号公報等に開示されている。

【０００５】しかし、基準電圧を抵抗器で分圧して出力
電圧を得る回路構成の場合には、出力端子の寄生容量に
対する充放電が、基準電圧から出力端子までの抵抗値
Ｒ、寄生容量Ｃ、及び時間ｔによって算出される値（１
−ｅｘｐ（−ｔ／ＲＣ））に比例して受動的に行われる
ために高速化が困難である。また高精度化のためには多
数の抵抗器が必要となるが、製造段階で抵抗値がばらつ
くために高精度化も困難である。

【０００６】このような抵抗分圧型の欠点を補う回路構
成として、能動素子である定電流源を用いた電流加算型
と呼ばれるディジタル／アナログ変換器がある。この回
路構成を図９に示す。この図において、９０は複数の定
電流源で構成される電流源ブロック、９１は複数のスイ
ッチで構成されるスイッチ回路、９２はディジタル入力
値をスイッチ制御信号に変換するデコーダー回路、９３
はアナログ出力端子、９４は接地電位、９５は抵抗器で
ある。このような構成の電流加算型ディジタル／アナロ
グ変換器に対する関心は、近年のデジタル信号処理技術
の進歩に伴い年々高まっている。例えば、特開平５−２
５９９１５号公報又は特許−２５１２１０６号公報に、
電流加算型ディジタル／アナログ変換器の精度の改良方
法に関する発明が開示されている。

【０００７】１０ビットのディジタル／アナログ変換器
を例にとって説明を進める。図９において、電流源ブロ
ック９０は互いに電流値の等しい１０２３個の定電流源
で構成されている。またスイッチ回路９１は１０２３個
のスイッチで構成されている。デコーダー回路９２は、
ディジタル入力値に等しい数の定電流源をアナログ出力
端子９３に接続し、それ以外の定電流源を接地電位９４
に接続するようにスイッチ回路９１を制御する。

【０００８】１つの定電流源の電流値をＩ、抵抗器９５
の抵抗値をＲ、ディジタル入力値をｎとすると、アナロ
グ出力端子９３に現れる出力電圧はｎＩＲで表される。
電流源ブロック９０は１０２３個の電流源で構成されて
いるので、ｎは０から１０２３の範囲で変化させること
ができる。したがって、１０２４段階の電圧を出力する
ことができる１０ビットのディジタル／アナログ変換器
が実現される。

【０００９】このように、図９に示した従来の回路構成
によれば、（２のｎ乗−１）組の定電流源及びスイッチ
と１個の抵抗器を用いてｎビットの電流加算型ディジタ
ル／アナログ変換器を実現することができる。

【００１０】このような電流加算型ディジタル／アナロ
グ変換器の出力精度は電流源ブロック９０を構成する定
電流源相互の比精度で決まり、この比精度を上げること
によって容易に高精度のディジタル／アナログ変換器が
実現される。また電流源ブロック９０は１０２３個の同
一の定電流源で構成され、スイッチ回路９１は１０２３
個の同一のスイッチで構成されるので、このディジタル
／アナログ変換器はＬＳＩ化に適している。

【００１１】

【発明が解決しようとする課題】しかしながら、図９の
構成で１１ビットのディジタル／アナログ変換器を構成
するには２０４７組の定電流源及びスイッチが必要であ
り、更に１２ビットのディジタル／アナログ変換器を構
成するには４０９５組の定電流源及びスイッチが必要と
なる。

【００１２】このように従来の電流加算型ディジタル／
アナログ変換器では、ディジタル入力値のビット数が１
増加する毎に２倍の個数のスイッチと定電流源が必要と
なる。したがって、多ビットのディジタル／アナログ変
換器になると回路面積が非常に大きくなり、小面積化が
困難である。また定電流源の数が多くなるほど、素子の
加工精度に起因する定電流源相互間の電流ばらつきが大
きくなるため、高精度化が困難になる。

【００１３】本発明は上記のような従来の電流加算型デ
ィジタル／アナログ変換器の問題点を解決するために為
されたものであって、ビット数の増加に伴うスイッチ及
び定電流源の個数の増加を抑え、小面積化と高精度化を
共に実現することができるディジタル／アナログ変換器
を提供することを目的とする。

【００１４】

【課題を解決するための手段】本発明によるディジタル
／アナログ変換器は、アナログ電圧が出力される出力端
子と所定の電位との間に接続された負荷抵抗に対して、
複数の定電流源から個別のスイッチを介して選択的に定
電流を供給することにより所望ステップ数の出力電圧を
得る電流加算型ディジタル／アナログ変換器において、
負荷抵抗を、複数の抵抗器が直列接続された直列抵抗体
で構成し、複数の定電流源の一部又は全部を直列抵抗体
の内部接続点に選択的に接続するようにスイッチを構成
したことを特徴とする。なお、負荷抵抗が接続される所
定の電位として、接地電位、電源電位、又は基準電位が
好ましい。

【００１５】このような構成によれば、スイッチと定電
流源の数の増加を抑えながら、ビット数すなわち出力電
圧のステップ数を増加させることができるので、回路の
小面積化と高精度化が同時に実現される。

【００１６】具体的な構成として、ディジタル入力値の
うちの上位ビットによって切り換え制御されるスイッチ
は対応する定電流源をアナログ出力端子又は所定の電位
に接続し、ディジタル入力値のうちの下位ビットによっ
て切り換え制御されるスイッチは対応する定電流源を直
列抵抗体の内部接続点又は所定の電位に接続することが
好ましい。

【００１７】また、直列抵抗体を抵抗値の等しい２又は
４個の抵抗器で構成することが好ましい。あるいは、抵
抗値の異なる２個の抵抗器で構成してもよい。さらに、
直列抵抗体の内部接続点に選択的に接続される定電流源
の個数が、１つの接続点につき１つであることが好まし
い。直列抵抗体の内部接続点のうち、定電流源が選択的
に接続される接続点が１つに限定されていてもよい。

【００１８】さらに好ましくは、スイッチを制御するデ
コーダ回路を備え、前記デコーダ回路が出力電圧を補正
するための制御回路を含んでいる。

【００１９】

【発明の実施の形態】以下、本発明の実施形態につい
て、図１から図７を用いて説明する。 （実施形態１）図１は本発明の第１実施形態による電流
加算型ディジタル／アナログ変換器の回路を示してい
る。図中、１０は（２のｎ乗）個の定電流源で構成され
た電流源ブロック、１１は（２のｎ乗）個のスイッチで
構成されたスイッチ回路、１２はディジタル入力値をス
イッチ制御信号に変換するデコーダー回路、１３はアナ
ログ出力端子、１４は接地電位、Ｒ（１）〜Ｒ（ｍ）は
アナログ出力端子１３と接地電位１４との間に直列に接
続されたｍ個の抵抗値の等しい抵抗器、Ｐ（１）〜Ｐ
（ｍ−１）は抵抗器Ｒ（１）〜Ｒ（ｍ）の（ｍ−１）個
の接続点である。

【００２０】図１のディジタル／アナログ変換器は、ス
イッチ回路１１を制御することにより、電流源ブロック
１０を構成する個々の定電流源をアナログ出力端子１３
又は接地電位１４又は接続点Ｐ（１）〜Ｐ（ｍ−１）の
いずれか１つに接続する。

【００２１】電流源ブロック１０を構成する定電流源１
つ当たりの電流値をＩ、ｍ個の抵抗器Ｒ（１）〜Ｒ
（ｍ）のそれぞれの抵抗値をＲとする。接地電位１４か
らｊ番目の接続点Ｐ（ｊ）に接続された１個の定電流源
によってアナログ出力端子１３に現れる出力電圧はｊＩ
Ｒで表される。ｊは０からｍの範囲で変化させることが
できるため、１個の定電流源は０からｍＩＲまでの電圧
を１ＬＳＢ当たりの分解能ＩＲで出力することができ
る。

【００２２】また電流源ブロック１０は（２のｎ乗）個
の定電流源で構成されているので、アナログ出力端子１
３に現れる出力電圧は全ての定電流源がアナログ出力端
子１３に接続されたときに最大となり、その最大出力電
圧は（２のｎ乗）×ｍＩＲとなる。

【００２３】ここで、出力電圧のステップ数は最大出力
電圧を１ＬＳＢ当たりの分解能で割った商に等しい。よ
って、図１の回路構成を用いれば（２のｎ乗）個の定電
流源を用いて（２のｎ乗）×ｍステップの出力電圧を得
ることができる。

【００２４】このように本実施形態の回路構成によれ
ば、従来の構成の電流加算型ディジタル／アナログ変換
器と同じステップ数の出力電圧が、ｍ個の抵抗器と従来
の構成の１／ｍの個数の定電流源とで得られる。この結
果、従来の構成に比べてチップ面積が小さいディジタル
／アナログ変換器を得ることができる。

【００２５】また図１のディジタル／アナログ変換器の
出力精度は電流源ブロック１０を構成する定電流源相互
の電流値の比精度及び直列抵抗体を構成するｍ個の抵抗
器Ｒ（１）〜Ｒ（ｍ）の抵抗値の比精度で決まるが、電
流値の比精度については従来の電流加算型ディジタル／
アナログ変換器よりも少ない個数の定電流源で同じビッ
ト精度のディジタル／アナログ変換器が実現できるため
素子の加工精度に起因する定電流源相互間の電流ばらつ
きを小さくし易い。また抵抗値の比精度についても、集
積回路内での方向や形状を統一し、又は集中して配置す
るといった方法により比精度を上げることができる。こ
のようにして高精度のＤ／Ａ変換器を実現することがで
きる。

【００２６】更に、電流源ブロック１０は（２のｎ乗）
個の同一の定電流源で構成し、スイッチ回路１１は（２
のｎ乗）個の同一のスイッチで構成し、Ｒ（１）〜Ｒ
（ｍ）の抵抗器はｍ個の同一の抵抗器で構成するので、
集積回路化に適している。

【００２７】（実施形態２）図２に本発明の第２の実施
形態による電流加算型ディジタル／アナログ変換器の回
路構成を示す。この構成では、直列抵抗体は抵抗値の等
しい４個の抵抗器で構成され、ディジタル入力値のうち
の下位２ビットによって切り換え制御されるスイッチが
それぞれの各定電流源を直列抵抗体の２箇所の接続点又
は接地側端部に接続する。

【００２８】図２において、２０は（２のｎ乗＋２）個
の定電流源で構成された電流源ブロック、Ｄ１、Ｄ２は
ディジタル入力値の下位２ビット、Ｄ３〜Ｄｘはディジ
タル入力値の上位ビット、２１ａ，２１ｂはディジタル
入力値の下位２ビットによって切り換え制御されるスイ
ッチ、２１ｃはディジタル入力値の上位ビットによって
切り換え制御される（２のｎ乗）個のスイッチで構成さ
れたスイッチ回路、２２はディジタル入力値の上位ビッ
トをスイッチ制御信号に変換するデコーダー回路、２３
はアナログ出力端子、２４は接地電位、２５ａ，２５
ｂ，２５ｃ，２５ｄは抵抗値の等しい抵抗器、２６ａ，
２６ｂ，２６ｃは抵抗器２５ａ〜２５ｄの接続点であ
る。

【００２９】図２のディジタル／アナログ変換器は、電
流源ブロック２０を構成する定電流源のうち、１個の定
電流源をスイッチ２１ａにより接続点２６ａ又は接地電
位２４に接続し、別の１個の定電流源をスイッチ２１ｂ
により接続点２６ｂ又は接地電位２４に接続する。それ
以外の定電流源はスイッチ回路２１ｃによりアナログ出
力端子２３又は接地電位２４に接続される。

【００３０】電流源ブロック２０を構成する定電流源１
つ当たりの電流値をＩ、抵抗器２５ａ〜２５ｄの抵抗値
をそれぞれＲとする。まず、ディジタル入力値の全ビッ
トが０のとき、全ての定電流源は接地電位２４に接続さ
れるため、アナログ出力端子２３に現れる出力電圧は０
である。

【００３１】つぎにディジタル入力値の最下位ビットＤ
１のみが１になると、１個の定電流源がスイッチ２１ａ
によって接続点２６ａに接続される。他の定電流源はス
イッチ２１ｂ及びスイッチ回路２１ｃによって接地電位
２４に接続されたままである。この結果、アナログ出力
端子２３に現れる出力電圧はＩＲとなる。

【００３２】つぎにディジタル入力値の最下位から２番
目のビットＤ２のみが１になると、１個の定電流源がス
イッチ２１ｂによって接続点２６ｂに接続され、それ以
外の定電流源はスイッチ２１ａ及びスイッチ回路２１ｃ
によって接地電位２４に接続される。したがって、アナ
ログ出力端子２３に現れる出力電圧は２ＩＲとなる。

【００３３】つぎにディジタル入力値のビットＤ１及び
Ｄ２が共に１になると、１個の定電流源がスイッチ２１
ａによって接続点２６ａに接続され、別の１個の定電流
源がスイッチ２１ｂによって接続点２６ｂに接続され、
それ以外の定電流源はスイッチ回路２１ｃによって接地
電位２４に接続される。したがって、アナログ出力端子
２３に現れる出力電圧は３ＩＲとなる。

【００３４】上記の４通りの場合の各スイッチの状態及
び出力電圧を表１に示す。この表において、記載されて
いない、ディジタル入力値のＤ３以上のビットはすべて
０であり、他の定電流源はすべてスイッチ回路２１ｃに
よって接地電位に接続されている。この表からもわかる
ように、図２の回路構成で得られるアナログ出力電圧の
１ＬＳＢ当たりの分解能はＩＲである。

【００３５】

【表１】

【００３６】また、アナログ出力端子２３に現れる出力
電圧は、電流源ブロック２０を構成する（２のｎ乗＋
２）個の定電流源のうちの１個がスイッチ２１ａによっ
て接続点２６ａに接続され、別の１個がスイッチ２１ｂ
によって接続点２６ｂに接続され、他の（２のｎ乗）個
の定電流源がスイッチ回路２１ｃによりアナログ出力端
子２３に接続されたときに最大となる。このときの最大
出力電圧は（２の（ｎ＋２）乗＋３）ＩＲである。

【００３７】出力電圧のステップ数は最大出力電圧を分
解能で割った商に等しいから、図２の回路構成によれ
ば、（２のｎ乗＋２）個の定電流源で（２の（ｎ＋２）
乗＋３）ステップのアナログ出力電圧を得ることができ
る。

【００３８】以上のように、本実施形態によれば、（ｎ
＋２）ビット精度の出力を有するディジタル／アナログ
変換器が、４個の抵抗器と従来の構成の１／４の個数の
定電流源で実現できる。その結果、従来の構成に比べて
小面積のディジタル／アナログ変換器を得ることができ
る。また、出力精度についても第１の実施形態で説明し
た理由により同様に向上することができるので、高精度
のディジタル／アナログ変換器が実現される。

【００３９】（実施形態３）図３に本発明の第３の実施
形態による電流加算型ディジタル／アナログ変換器の回
路構成を示す。図３において、３０は（２のｎ乗＋３）
個の定電流源で構成された電流源ブロック、Ｄ１、Ｄ２
はディジタル入力値の下位２ビット、Ｄ３〜Ｄｘはディ
ジタル入力値の上位ビット、３１ａ，３１ｂ，３１ｃは
ディジタル入力値の下位２ビットによって切り換え制御
されるスイッチ回路を構成するスイッチ、３１ｄはディ
ジタル入力値の上位ビットによって切り換え制御される
（２のｎ乗）個のスイッチで構成されたスイッチ回路、
３２ａはディジタル入力値の下位２ビットをスイッチ制
御信号に変換するデコーダー回路，３２ｂはディジタル
入力値の上位ビットをスイッチ制御信号に変換するデコ
ーダー回路、３３はアナログ出力端子、３４は接地電
位、３５ａ，３５ｂ，３５ｃ，３５ｄは抵抗値の等しい
抵抗器、３６ａ，３６ｂ，３６ｃは抵抗器３５ａ〜３５
ｄの接続点である。

【００４０】図３のディジタル／アナログ変換器は、電
流源ブロック３０を構成する定電流源のうち、３つの定
電流源をそれぞれのスイッチ３１ａ〜３１ｃによって接
続点３６ａ又は接地電位３４にそれぞれ接続し、それ以
外の定電流源をスイッチ回路３１ｄにより、アナログ出
力端子３３又は接地電位３４にそれぞれ接続する。

【００４１】電流源ブロック３０を構成する定電流源１
つ当たりの電流値をＩ、抵抗器３５ａ〜３５ｄの抵抗値
をそれぞれＲとする。まず、ディジタル入力値の全ビッ
トが０のとき、全ての定電流源は接地電位３４に接続さ
れるため、アナログ出力端子３３に現れる出力電圧は０
である。

【００４２】つぎにディジタル入力値の最下位ビットＤ
１のみが１になると、１個の定電流源がスイッチ３１ａ
によって接続点３６ａに接続され、それ以外の定電流源
はスイッチ３１ｂ，３１ｃ及びスイッチ回路３１ｄによ
って接地電位３４に接続されたままである。この結果、
アナログ出力端子３３に現れる出力電圧はＩＲとなる。

【００４３】つぎにディジタル入力値の最下位から２番
目のビットＤ２のみが１になると、２個の定電流源がス
イッチ３１ａ，３１ｂによって接続点３６ａに接続さ
れ、それ以外の定電流源はスイッチ３１ｃ及びスイッチ
回路３１ｄによって接地電位３４に接続されたままであ
る。この結果、アナログ出力端子３３に現れる出力電圧
は２ＩＲとなる。

【００４４】つぎにディジタル入力値のビットＤ１及び
Ｄ２が共に１になると、３個の定電流源がスイッチ３１
ａ〜３１ｃによって接続点３６ａに接続され、それ以外
の定電流源はスイッチ回路３１ｄによって接地電位３４
に接続されたままである。この結果、アナログ出力端子
３３に現れる出力電圧は３ＩＲとなる。

【００４５】上記の４通りの場合の各スイッチの状態及
び出力電圧を表２に示す。この表において、記載されて
いない、ディジタル入力値のＤ３以上のビットはすべて
０であり、他の定電流源はすべてスイッチ回路３１ｄに
よって接地電位に接続されている。この表からもわかる
ように、図３の回路構成で得られるアナログ出力電圧の
１ＬＳＢ当たりの分解能はＩＲである。

【００４６】

【表２】

【００４７】また、アナログ出力端子３３に現れる出力
電圧は、３個の定電流源がスイッチ３１ａ〜３１ｃによ
って接続点３６ａに接続され、他の（２のｎ乗）個の定
電流源がスイッチ回路３１ｂによってアナログ出力端子
３３に接続された場合に最大となり、その最大出力電圧
は｛２の（ｎ＋２）乗＋３｝ＩＲである。

【００４８】出力電圧のステップ数は最大出力電圧を分
解能で割った商に等しいから、図３の回路構成によれ
ば、（２のｎ乗＋４）個の定電流源で｛２の（ｎ＋２）
乗＋３｝ステップのアナログ出力電圧を得ることができ
る。

【００４９】以上のように、本実施形態によれば、（ｎ
＋２）ビット精度の出力を有するディジタル／アナログ
変換器が、４個の抵抗器と従来の構成の１／４の個数の
定電流源で実現できる。その結果、従来の構成に比べて
小面積のディジタル／アナログ変換器を得ることができ
る。また、出力精度についても第１の実施形態で説明し
た理由により向上することができるので、高精度のディ
ジタル／アナログ変換器が実現される。

【００５０】（実施形態４）図４に本発明の第４の実施
形態による電流加算型ディジタル／アナログ変換器の回
路構成を示す。この構成では、直列抵抗体は抵抗値の等
しい２個の抵抗器で構成され、ディジタル入力値のうち
の下位１ビットによって切り換え制御されるスイッチが
１つの定電流源を直列抵抗体の接続点又は接地側端部に
接続する。

【００５１】図４において、４０は（２のｎ乗＋１）個
の定電流源で構成された電流源ブロック、Ｄ１はディジ
タル入力値の下位１ビット、Ｄ２〜Ｄｘはディジタル入
力値の上位ビット、４１ａはディジタル入力値の下位１
ビットを入力するスイッチ、４１ｂは（２のｎ乗）個の
スイッチで構成されたスイッチ回路、４２はディジタル
入力値の上位ビットをスイッチ制御信号に変換するデコ
ーダー回路、４３はアナログ出力端子、４４は接地電
位、４５ａ，４５ｂは抵抗値の等しい抵抗器、４６は抵
抗器４５ａ，４５ｂの接続点である。

【００５２】図４のディジタル／アナログ変換器は、電
流源ブロック４０を構成する定電流源のうち、１つの定
電流源をスイッチ４１ａによる制御で接地電位４４又は
接続点４６に接続し、それ以外の定電流源をスイッチ回
路４１ｂの制御により、アナログ出力端子４３又は接地
電位４４にそれぞれ接続する。

【００５３】電流源ブロック４０を構成する定電流源１
つ当たりの電流値をＩ、抵抗器４５ａ，４５ｂの抵抗値
をそれぞれＲとする。まずディジタル入力値の全ビット
が０のとき、全ての定電流源は接地電位４４に接続され
るため、アナログ出力端子４３に現れる出力電圧は０で
ある。

【００５４】つぎにディジタル入力値の最下位ビットＤ
１のみが１になると、１個の定電流源がスイッチ回路４
１ａによって接続点４６に接続され、それ以外の定電流
源は全て接地電位３４に接続されたままである。したが
って、アナログ出力端子４３に現れる出力電圧はＩＲと
なる。したがって、図４の構成で出力できる電圧の１Ｌ
ＳＢあたりの分解能はＩＲとなる。表３に、上記の各ス
イッチの状態及び出力電圧を示す。

【００５５】

【表３】

【００５６】また、アナログ出力端子４３に現れる出力
電圧は、（２のｎ乗）個の定電流源がアナログ出力端子
４３に接続され、１個の定電流源がスイッチ４１ａによ
って接続点４６に接続された場合に最大となり、その最
大出力電圧は｛２の（ｎ＋１）乗＋１｝ＩＲとなる。

【００５７】出力電圧のステップ数は最大出力電圧を分
解能で割った商に等しいから、図４の回路構成によれ
ば、（２のｎ乗＋１）個の定電流源で｛２の（ｎ＋１）
乗＋１｝ステップのアナログ出力電圧を得ることができ
る。

【００５８】以上のように、本実施形態によれば、（ｎ
＋１）ビット精度の出力を有するディジタル／アナログ
変換器が、２個の抵抗器と従来の構成の１／２の個数の
定電流源で実現できる。その結果、従来の構成に比べて
小面積のディジタル／アナログ変換器を得ることが出来
る。また出力精度についても第１の実施形態で説明した
理由により同様に向上することができるので、高精度の
ディジタル／アナログ変換器が実現される。

【００５９】（実施形態５）図５に本発明の第５の実施
形態による電流加算型ディジタル／アナログ変換器の回
路構成を示す。この構成では、直列抵抗体が抵抗値の異
なる２個の抵抗器で構成されている。これによって、出
力電圧の補正が容易な、直線性が高い高精度の電流加算
型ディジタル／アナログ変換器を実現することができ
る。

【００６０】図５において、５０は（２のｎ乗＋２）個
の定電流源で構成された電流源ブロック、５１ａは（２
のｎ乗−１）個のスイッチで構成されたスイッチ回路、
５１ｂ、５１ｃ、５１ｄはディジタル入力値の下位２ビ
ットによって切り換え制御されるスイッチ、５２ａ，５
２ｂはディジタル入力値の上位又は下位ビットをスイッ
チ制御信号に変換するデコーダー回路、５３はアナログ
出力端子、５４は接地電位、５５ａ，５５ｂは抵抗器、
５６は抵抗器５５ａ，５５ｂの接続点である。

【００６１】電流源ブロック５０を構成する定電流源１
つ当たりの電流値をＩ、抵抗器５５ａの抵抗値を０．２
Ｒ、抵抗器５５ｂの抵抗値を０．８Ｒとする。図５のデ
ィジタル／アナログ変換器のうち、ディジタル入力値Ｄ
１〜Ｄｘ、電流源ブロック５０の（２のｎ乗−１）個の
定電流源、スイッチ回路５１ａ、デコーダー回路５２
ａ、アナログ出力端子５３、接地電位５４、抵抗器５５
ａ、５５ｂからなる部分は従来のｎビット精度の出力を
有するディジタル／アナログ変換器（図６参照）と同じ
構成であり、１ＬＳＢあたりＩＲの電圧分解能が実現で
きる。

【００６２】また電流源ブロック５０の３個の定電流源
とスイッチ５１ｂ〜５１ｄ、デコーダー回路５２ｂから
成る部分は、２ビットＰ１、Ｐ２で表されるディジタル
補正値と等しい数の定電流源を接続点５６に接続するよ
うにスイッチ回路５１ｂをデコーダー回路５２ｂで制御
する。

【００６３】まず、ディジタル入力値が０の場合を考え
る。ディジタル補正値のビットＰ１、Ｐ２が共に０の場
合、全ての定電流源は接地電位５４に接続されるため、
アナログ出力端子５３に現れる出力電圧は０である。

【００６４】つぎにディジタル補正値のビットＰ１のみ
が１であれば、１個の定電流源がスイッチ５１ｂによっ
て接続点５６に接続され、それ以外の定電流源はスイッ
チ回路５１ａ、スイッチ５１ｃ、５１ｄによって接地電
位５４に接続される。このとき、アナログ出力端子５３
に現れる出力電圧は０．２ＩＲとなる。

【００６５】つぎにディジタル補正値のビットＰ２のみ
が１になると、２個の定電流源がスイッチ５１ｂ，５１
ｃによって接続点５６に接続され、それ以外の定電流源
はスイッチ回路５１ａ、５１ｄによって接地電位５４に
接続されるため、アナログ出力端子５３に現れる出力電
圧は０．４ＩＲとなる。

【００６６】つぎにディジタル補正値のビットＰ１、Ｐ
２が共に１になると、３個の定電流源がスイッチ５１ｂ
〜５１ｄによって接続点５６に接続され、それ以外の定
電流源はスイッチ回路５１ａによって接地電位５４に接
続されるため、アナログ出力端子５３に現れる出力電圧
は０．６ＩＲとなる。

【００６７】上記の４通りの場合の各スイッチの状態及
び出力電圧を表４に示す。この表からもわかるように、
図５の回路構成によれば、（０．４±０．２）ＬＳＢの
範囲で出力電圧を増加する補正を行うことができる。

【００６８】

【表４】

【００６９】またこの回路で、ディジタル補正値のビッ
トＰ１、Ｐ２をディジタル入力値の最下位ビットと考え
れば、１ＬＳＢを０．２ＬＳＢ、０．４ＬＳＢ、又は
０．６ＬＳＢの３値のうちのいずれかで置き換えること
ができる。つまり、ビットＰ１、Ｐ２の組み合わせをデ
ィジタル入力値の最下位ビットとして用いることによ
り、出力電圧を（−０．６±０．２）ＬＳＢだけ減ずる
補正を行うことができる。

【００７０】以上のように本実施形態によれば、ディジ
タル補正値入力を用いることにより従来の構成に比べて
直線性に優れた高精度の電流加算型ディジタル／アナロ
グ変換器を実現することができる。

【００７１】（実施形態６）図６に本発明の第６の実施
形態による電流加算型ディジタル／アナログ変換器の回
路構成を示す。この構成では、直列抵抗体は抵抗値の等
しい２個の抵抗器で構成され、ディジタル入力値のうち
下位１ビットによって切り替え制御されるスイッチが１
つの定電流源を直列抵抗体の接続点または電源電位に接
続する。

【００７２】図６において６０は（２のｎ乗＋１）個の
定電流源で構成された定電流源ブロック、Ｄ１はディジ
タル入力値の下位１ビット、Ｄ２〜Ｄｘはディジタル入
力値の上位ビット、６１ａはディジタル入力値の下位１
ビットを入力するスイッチ、６１ｂは（２のｎ乗）個の
スイッチで構成されたスイッチ回路、６２はディジタル
入力値の上位ビットをスイッチ制御信号に変換するデコ
ーダ回路、６３はアナログ出力端子、６４は接地電位、
６５ａ，６５ｂは抵抗値の等しい抵抗器、６６は抵抗器
６５ａ及び６５ｂの接続点、６７は電源電位である。

【００７３】図６のディジタル／アナログ変換器は、電
流源ブロック６０を構成する定電流源のうち、１つの定
電流源をスイッチ６１ａによる制御で電源電位６７また
は接続点６６に接続し、それ以外の定電流源をスイッチ
６１ｂの制御により、アナログ出力端子６３または電源
電位６７にそれぞれ接続する。

【００７４】電流源ブロック６０を構成する定電流源１
つ当たりの電流値をＩ、抵抗器６５ａ，６５ｂの抵抗値
をそれぞれＲとする。まずディジタル入力値の全ビット
が０のとき、全ての定電流源は電源電位６７に接続され
るため、アナログ出力端子６３に表れる出力電圧は電源
電位に等しい。

【００７５】つぎにディジタル入力値の最下位ビットＤ
１のみが１になると、１個の定電流源がスイッチ回路６
１ａによって接続点６６に接続され、それ以外の定電流
源は電源電位６７に接続されたままである。従って、ア
ナログ出力端子６３に表れる出力電圧は（電源電位−Ｉ
Ｒ）となる。表５に、上記の各スイッチの状態及び出力
電圧を示す。

【００７６】また、アナログ出力端子６３に表れる出力
電圧は、（２のｎ乗）個の定電流源がアナログ出力端子
６３に接続され、１個の定電流源がスイッチ回路６１ａ
によって接続点６６に接続された場合に最小となり、そ
の最小出力電圧は（電源電位−（２の（ｎ＋１）乗＋
１）ＩＲ）となる。つまり図６の回路構成で出力できる
出力電圧の幅は（２の（ｎ＋１）乗＋１）ＩＲとなる。

【００７７】出力電圧のステップ数は出力電圧の幅を分
解能で割った商に等しいから、図６の回路構成によれ
ば、（２のｎ乗＋１）個の定電流源で（２の（ｎ＋１）
乗＋１）ステップのアナログ出力電圧を得ることができ
る。

【００７８】以上のように、本実施形態によれば、（ｎ
＋１）ビット精度の出力を有するディジタル／アナログ
変換器が、２個の抵抗器と従来の構成の１／２の個数の
定電流源で実現できる。その結果、従来の構成に比べて
小面積のディジタル／アナログ変換器を得ることができ
る。また出力精度についても第１の実施形態で説明した
理由により同様に向上することができるので、高精度の
ディジタル／アナログ変換器が実現される。

【００７９】（実施形態７）図７に本発明の第７の実施
形態による電流加算型ディジタル／アナログ変換器の回
路構成を示す。この構成では、直列抵抗体は抵抗値の異
なる２個の抵抗器で構成され、デコーダ回路に出力電圧
を補正するための補正回路を備えている。

【００８０】図７において７０は（２のｎ乗＋２）個の
定電流源で構成された定電流源ブロック、Ｄ１〜Ｄｘは
ディジタル入力値、７２はディジタル入力値をスイッチ
制御信号に変換するデコーダ回路、７７はロジック回路
やメモリ素子によって構成され、ディジタル入力値を出
力電圧を補正するためのスイッチ制御信号に変換する補
正回路、７１ａは（２のｎ乗−１）個のスイッチで構成
されたスイッチ回路、７１ｂ，７１ｃ，７１ｄは補正回
路によって切り替え制御されるスイッチ、７３はアナロ
グ出力端子、７４は接地電位、７５ａ，７５ｂは抵抗
器、７６は抵抗器７５ａ、７５ｂの接続点である。

【００８１】本構成は、実施形態５のディジタル補正信
号Ｐ１，Ｐ２とデコーダ回路５２ｂの部分を補正回路７
７で置き換えた構成に等しい。このため本構成は、
（０．４±０．２）ＬＳＢの範囲で出力電圧を増加する
補正と（−０．６±０．２）ＬＳＢの範囲で出力電圧を
減ずる補正が可能である。そして補正回路７７は、入力
ディジタル値に応じた最適な補正を前記補正値の範囲で
行う。

【００８２】補正回路７７の構成は、ＲＯＭ、ＲＡＭ、
ＥＰＲＯＭ、ＥＥＰＲＯＭといったメモリ素子、もしく
はそれらメモリ素子と同様の機能を有するハードロジッ
ク回路、もしくはアナログ出力端子７３の電位をＡ／Ｄ
変換し入力ディジタル値と比較して補正値を得る為のＡ
／Ｄ変換器、またはそれらの組み合わせ回路によって構
成される。

【００８３】補正回路７７の具体的な構成として補正回
路７７にＲＯＭを用いた例を説明する。まず、補正回路
７７による補正を行わない場合の実測値をＡ／Ｄ変換器
等を用いて測定する。つぎに、入力ディジタル値に等し
いＲＯＭのアドレスに、最適な補正値に対応するスイッ
制御データをＲＯＭデータとして書き込む。このような
操作の後に本構成を用いれば、詳細な補正が行われた極
めて精度の高いディジタル／アナログ変換器が実現され
る。

【００８４】以上のように、本実施形態によれば、補正
回路を用いることにより従来の構成に比べて直線性に優
れた高精度のディジタル／アナログ変換器を実現するこ
とができる。

【００８５】なお、上記の各実施形態では主に、２個又
は４個の抵抗器を用いて直列抵抗体を構成しているが、
抵抗器の数はこれに限らず、ディジタル／アナログ変換
器の用途等に応じて種々変更可能である。

【００８６】また、上記の各実施形態では、負荷抵抗が
出力端子と接地電位又は電源電位（所定の電位）との間
に接続されているが、負荷抵抗の接続先（所定の電位）
はこれらに限らず、特定の電圧を有する基準電位等、用
途に応じて種々変更可能である。

【００８７】

【発明の効果】以上説明したように、本発明によれば、
複数の定電流源を用いた電流加算型ディジタル／アナロ
グ変換器において、出力端子と接地電位との間に複数の
抵抗器を直列接続した直列抵抗体を接続し、直列抵抗体
のそれぞれの接続点に接続する定電流源の数を制御する
ことにより、定電流源の増加を抑えながら出力電圧のス
テップ数を増加させ、小面積、高精度のディジタル／ア
ナログ変換器を実現することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態によるディジタル／ア
ナログ変換器を示す回路図

【図２】本発明の第２の実施形態によるディジタル／ア
ナログ変換器を示す回路図

【図３】本発明の第３の実施形態によるディジタル／ア
ナログ変換器を示す回路図

【図４】本発明の第４の実施形態によるディジタル／ア
ナログ変換器を示す回路図

【図５】本発明の第５の実施形態によるディジタル／ア
ナログ変換器を示す回路図

【図６】本発明の第６の実施形態によるディジタル／ア
ナログ変換器を示す回路図

【図７】本発明の第７の実施形態によるディジタル／ア
ナログ変換器を示す回路図

【図８】従来の抵抗分圧型ディジタル／アナログ変換器
を示す回路図

【図９】従来の電流加算型ディジタル／アナログ変換器
を示す回路図

【符号の説明】

１０，２０，３０，４０，５０，６０，７０，９０ 電
流源ブロック １１，２１ｃ，３１ｄ，４１ｂ，５１ａ，６１ｂ，７１
ａ，９１ スイッチ回路 ２１ａ，２１ｂ，３１ａ〜３１ｃ，４１ａ，５１ｂ〜５
１ｄ，６１ａ，７１ｂ〜７１ｄ，８１ａ〜８１ｉ スイ
ッチ １２，２２，３２ａ，３２ｂ，４２，５２ａ，５２ｂ，
６２，７２，８２，９２ デコーダー回路 １３，２３，３３，４３，５３，６３，７３，８３，９
３ アナログ出力端子 １４，２４，３４，４４，５４，６４，７４ａ，７４
ｂ，８４，９４ 接地電位 Ｒ（１）〜Ｒ（ｍ），２５ａ，２５ｂ，２５ｃ，２５
ｄ，３５ａ，３５ｂ，３５ｃ，３５ｄ，４５ａ，４５
ｂ，５５ａ，５５ｂ，６５ａ，６５ｂ，７５ａ，７５
ｂ，８５ａ〜８５ｄ，９５ 抵抗器 Ｐ（１）〜Ｐ（ｍ−１），２６ａ，２６ｂ，２６ｃ，３
６ａ，３６ｂ，３６ｃ，４６，５６，６６，７６，８６
ａ〜８６ｃ 接続点 ６７ 電源電位 ７７ 補正回路 ８０ 基準電位

Claims (10)

【特許請求の範囲】
1. 【請求項１】 アナログ電圧が出力される出力端子と所
   定の電位との間に接続された負荷抵抗に対して、複数の
   定電流源から個別のスイッチを介して選択的に定電流を
   供給することにより所望ステップ数の出力電圧を得る電
   流加算型ディジタル／アナログ変換器において、 前記負荷抵抗を、複数の抵抗器が直列接続された直列抵
   抗体で構成し、前記複数の定電流源の一部又は全部を前
   記直列抵抗体の内部接続点に選択的に接続するように前
   記スイッチを構成したことを特徴とするディジタル／ア
   ナログ変換器。
2. 【請求項２】 ディジタル入力値のうちの上位ビットに
   よって切り換え制御されるスイッチは対応する定電流源
   をアナログ出力端子又は所定の電位に接続し、ディジタ
   ル入力値のうちの下位ビットによって切り換え制御され
   るスイッチは対応する定電流源を前記直列抵抗体の内部
   接続点又は所定の電位に接続する請求項１記載のディジ
   タル／アナログ変換器。
3. 【請求項３】 前記直列抵抗体が抵抗値の等しい２又は
   ４個の抵抗器で構成されている請求項１記載のディジタ
   ル／アナログ変換器。
4. 【請求項４】 前記直列抵抗体が抵抗値の異なる２個の
   抵抗器で構成されている請求項１記載のディジタル／ア
   ナログ変換器。
5. 【請求項５】 前記負荷抵抗が接続される所定の電位が
   接地電位である請求項１記載のディジタル／アナログ変
   換器。
6. 【請求項６】 前記負荷抵抗が接続される所定の電位が
   電源電位である請求項１記載のディジタル／アナログ変
   換器。
7. 【請求項７】 前記負荷抵抗が接続される所定の電位が
   基準電位である請求項１記載のディジタル／アナログ変
   換器。
8. 【請求項８】 前記直列抵抗体の内部接続点に選択的に
   接続される定電流源の個数が、１つの接続点につき１つ
   である請求項１記載のディジタル／アナログ変換器。
9. 【請求項９】 前記直列抵抗体の内部接続点のうち、定
   電流源が選択的に接続される接続点が１つに限定されて
   いる請求項１記載のディジタル／アナログ変換器。
10. 【請求項１０】 前記スイッチを制御するデコーダ回路
    を備え、前記デコーダ回路が出力電圧を補正するための
    制御回路を含んでいる請求項１記載のディジタル／アナ
    ログ変換器。