JPH11261420A - ディジタル／アナログ変換器 - Google Patents

Abstract

(57)【要約】 【課題】 外部負荷の直接駆動が可能で、回路面積と消
費電流の増加を抑えながら多ビット化が可能な、高精度
の電流加算型ディジタル／アナログ変換器を提供する。 【解決手段】 オペアンプ２７が外部負荷を直接駆動す
る。また第１のノード２３ａと接地電位２４との間に接
続された負荷抵抗が、抵抗値の等しい２個の抵抗器２５
ａ，２５ｂを直列接続した直列抵抗体で構成され、ディ
ジタル入力値の最下位ビットＤ１によって切り換え制御
されるスイッチ２１ａが定電流源ブロック２０のうち１
個の定電流源を接続点２６又は接地電位に接続する。第
１のノード２３ａはオペアンプ２７の反転入力端子と出
力抵抗２８に接続され、各定電流源の接続制御に応じて
アナログ出力端子２９の電圧が変化する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はディジタル／アナロ
グ変換器、特に、ＰＣＭ放送受信装置、ＤＶＤ再生装置
などのオーディオ機器、又はＱＰＳＫ変調器、ＣＤＭＡ
変調器などの通信機器に使用される半導体集積回路化さ
れたディジタル／アナログ変換器に関する。

【０００２】

【従来の技術】従来のディジタル／アナログ変換器の中
で、特開昭６２−１４５２６号公報に開示されている、
抵抗による電圧分圧回路を用いたディジタル／アナログ
変換器の例を図３に示す。図３において、３０は基準電
圧、３１ａから３１ｉまではスイッチ、３２はデコーダ
回路、３３はアナログ出力端子、３４は接地電位、３５
ａから３５ｄまでは抵抗器を示す。抵抗による電圧分圧
回路を用いた構成は一般に抵抗分圧型もしくは電圧ポテ
ンショメータ型と呼ばれ、最も基本的な構造のディジタ
ル／アナログ変換器である。

【０００３】図３の回路構成を例にとって動作を説明す
る。図３において、基準電圧３０の電圧をＶ、抵抗器３
５ａから３５ｄまでの抵抗値を全てＲとする。スイッチ
３１ａ及び３１ｄを閉じた場合、接続点３６ａ、３６
ｂ、３６ｃの電位はそれぞれ、基準電圧３０の電圧Ｖの
３／４、１／２、１／４となる。また、スイッチ３１ｂ
及び３１ｄを閉じた場合、接続点３６ａの電位は基準電
圧３０の電圧Ｖに等しくなり、接続点３６ｂ、３６ｃの
電位はそれぞれ基準電圧３０の電圧Ｖの２／３、１／３
となる。したがって、図３の回路構成では４つの大きさ
の等しい抵抗器を用いて、０Ｖを含む７通りの電圧を出
力することができる。

【０００４】このような抵抗分圧型ディジタル／アナロ
グ変換器の高精度化や省面積化に関する発明は、他にも
特開平４−３５８４１８号公報、特開平８−３３０９６
９号公報等に開示されている。

【０００５】しかし、基準電圧を抵抗器で分圧して出力
電圧を得る回路構成の場合には、出力端子の寄生容量に
対する充放電が、基準電圧から出力端子までの抵抗値
Ｒ、寄生容量Ｃ、及び時間ｔによって算出される値（１
−ｅｘｐ（−ｔ／ＲＣ））に比例して受動的に行われる
ために高速化が困難である。また高精度化のためには多
数の抵抗器が必要となるが、製造段階で抵抗値がばらつ
くために高精度化も困難である。

【０００６】このような抵抗分圧型の欠点を補う回路構
成として、能動素子である定電流源を用いた電流加算型
と呼ばれるディジタル／アナログ変換器がある。この回
路構成を図４に示す。この図において、４０は複数の定
電流源で構成される電流源ブロック、４１は複数のスイ
ッチで構成されるスイッチ回路、４２はディジタル入力
値をスイッチ制御信号に変換するデコーダー回路、４３
はアナログ出力端子、４４は接地電位、４５は抵抗器を
示す。このような構成の電流加算型ディジタル／アナロ
グ変換器に対する関心は、近年のデジタル信号処理技術
の進歩に伴い年々高まっている。例えば、特開平５−２
５９９１５号公報又は特許第２５１２１０６号に、電流
加算型ディジタル／アナログ変換器の精度の改良方法に
関する発明が開示されている。

【０００７】１０ビットのディジタル／アナログ変換器
を例にとって説明を進める。図４において、電流源ブロ
ック４０は互いに電流値の等しい１０２３個の定電流源
で構成する。またスイッチ回路４１は１０２３個のスイ
ッチで構成する。デコーダー回路４２は、ディジタル入
力値に等しい数の定電流源をアナログ出力端子４３に接
続し、それ以外の定電流源を接地電位４４に接続するよ
うにスイッチ回路４１を制御する。

【０００８】１つの定電流源の電流値をＩ、抵抗器４５
の抵抗値をＲ、ディジタル入力値をｎとすると、アナロ
グ出力端子４３に現れる出力電圧はｎＩＲで表される。
電流源ブロック４０は１０２３個の電流源で構成されて
いるので、ｎは０から１０２３の範囲で変化させること
ができる。したがって、１０２４段階の電圧を出力する
ことができる１０ビットのディジタル／アナログ変換器
を実現できる。

【０００９】このように、図４に示した従来の回路構成
によれば、（２のｎ乗−１）組の定電流源及びスイッチ
と１個の抵抗器を用いてｎビットの電流加算型ディジタ
ル／アナログ変換器を実現することができる。

【００１０】かかる電流加算型ディジタル／アナログ変
換器の出力精度は電流源ブロック４０を構成する定電流
源相互の比精度で決まり、この比精度を上げることによ
って容易に高精度のディジタル／アナログ変換器が実現
される。また電流源ブロック４０は１０２３個の同一の
定電流源で構成され、スイッチ回路４１は１０２３個の
同一のスイッチで構成されるので、このディジタル／ア
ナログ変換器はＬＳＩ化に適している。

【００１１】

【発明が解決しようとする課題】しかしながら、図４の
構成で１１ビットのディジタル／アナログ変換器を構成
するには２０４７組の定電流源及びスイッチが必要であ
り、更に１２ビットのディジタル／アナログ変換器を構
成するには４０９５組の定電流源及びスイッチが必要と
なる。

【００１２】このように従来の電流加算型ディジタル／
アナログ変換器では、ディジタル入力値のビット数が１
増加する毎に２倍の個数のスイッチと定電流源が必要と
なる。したがって、多ビットのディジタル／アナログ変
換器になると回路面積が非常に大きくなり、小面積化が
困難である。また定電流源の数が多くなるほど、素子の
加工精度に起因する定電流源相互間の電流ばらつきが大
きくなるため、高精度化も困難である。

【００１３】また図３及び図４の構成では、アナログ出
力端子から外部負荷への電流の入出力がある場合、この
電流がアナログ出力端子からディジタル／アナログ変換
器内の抵抗器に作用するため、出力電圧に誤差が生じ
る。

【００１４】このため、従来構成のディジタル／アナロ
グ変換器では外部負荷を直接駆動することができない。
本発明は上記のような従来の電流加算型ディジタル／ア
ナログ変換器の問題点を解決するために為されたもので
あって、ビット数の増加に伴うスイッチ及び定電流源の
個数の増加を抑え、小面積化と高精度化を共に実現し、
外部負荷を直接駆動することができるディジタル／アナ
ログ変換器を提供することを目的とする。

【００１５】

【課題を解決するための手段】本発明によるディジタル
／アナログ変換器は、第１のノードと第１の基準電位と
の間に接続された負荷抵抗に対して、複数の電流源から
個別のスイッチを介して選択的に電流を供給することに
より所望ステップ数の出力電圧を得る電流加算型ディジ
タル／アナログ変換器において、負荷抵抗を、複数の抵
抗器が直列接続された直列抵抗体で構成し、複数の電流
源の一部又は全部を、第１のノード、第１の基準電位、
直列抵抗体の内部接続点の３つ以上のノードのうち何れ
か１つに選択的に接続するようにスイッチを構成し、更
に第１のノードは、アナログバッファの入力端子、又は
正転入力端子が第１の基準電位に接続され抵抗器が反転
入力端子と出力端子の間に接続されたオペアンプの反転
入力端子に入力されたことを特徴とする。なお負荷抵抗
が接続される所定の電位としては、接地電位、電源電
位、又は第２の基準電位が好ましい。特定の電位を有し
ていれば同等の効果が見込めるため、限定する必要がな
いからである。

【００１６】かかる構成により、スイッチと電流源の数
の増加を抑えながら、ビット数すなわち出力電圧のステ
ップ数を増加させることが可能となるので、回路の小面
積化と高精度化を同時に実現することができる。また、
外部負荷の駆動をアナログバッファ又はオペアンプで行
なうので、外部負荷への電流の入出力による出力電圧誤
差が生じないという効果も生じる。

【００１７】具体的な構成として、ディジタル入力値の
うちの上位ビットによって切り換え制御されるスイッチ
は対応する電流源を第１のノード又は第１の基準電位に
接続し、ディジタル入力値のうちの下位ビットによって
切り換え制御されるスイッチは対応する電流源を直列抵
抗体の内部接続点又は所定の電位に接続することが好ま
しい。スイッチと電流源の数の増加を抑えながら、ビッ
ト数すなわち出力電圧のステップ数を増加させるためで
ある。

【００１８】また、電流源を全て電流値の等しい定電流
源で構成することが好ましい。出力電圧の１ＬＳＢ（Ｌ
ｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ 最小有効ビ
ット）あたりの分解能を一定値にするためである。さら
に、直列抵抗体を抵抗値の等しい２又は４個の抵抗器で
構成することが好ましい。（２のｎ乗＋１）個の定電流
源で（２の（ｎ＋１）乗＋１）ステップのアナログ出力
電圧、又は（２の（ｎ＋２）乗＋１）ステップのアナロ
グ出力電圧を得るためである。さらに、直列抵抗体の内
部接続点に選択的に接続される電流源の個数が、１つの
接続点につき１つであることが好ましい。ビット単位に
対応して選択することが可能だからである。

【００１９】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図１から図２を用いて説明する。 （実施の形態１）図１に本発明の実施の形態１における
電流加算型ディジタル／アナログ変換器の回路構成を示
す。この構成では第１のノードはアナログバッファの入
力端子に接続され、また直列抵抗体は抵抗値の等しい２
個の抵抗器で構成されており、ディジタル入力値のうち
下位１ビットによって切り替え制御されるスイッチが１
つの定電流源を直列抵抗体の接続点または電源電位に接
続する。

【００２０】図１において１０は（２のｎ乗＋１）個の
定電流源で構成された定電流源ブロック、Ｄ１はディジ
タル入力値の下位１ビット、Ｄ２からＤｘまではディジ
タル入力値の上位ビット、１１ａはディジタル入力値の
下位１ビットを入力するスイッチ、１１ｂは（２のｎ
乗）個のスイッチで構成されたスイッチ回路、１２はデ
ィジタル入力値の上位ビットをスイッチ制御信号に変換
するデコーダ回路、１３はアナログバッファの入力端子
に接続された第１のノード、１４は接地電位、１５ａ，
１５ｂは抵抗値の等しい抵抗器、１６は抵抗器１５ａ及
び１５ｂの接続点、１７は電源電位、１８はアナログバ
ッファ、１９はアナログ出力端子である。

【００２１】図１のディジタル／アナログ変換器は、電
流源ブロック１０を構成する定電流源を、第１のノード
１３、接続点１６、電源電位１７の３つのノードのうち
何れか１つにそれぞれ接続する構成を持つ。具体的に
は、１つの定電流源をスイッチ１１ａによる制御で電源
電位１７または接続点１６に接続し、それ以外の定電流
源をスイッチ１１ｂの制御により、アナログ出力端子１
３または電源電位１７にそれぞれ接続する。

【００２２】電流源ブロック１０を構成する定電流源１
つ当たりの電流値をＩ、抵抗器１５ａ，１５ｂの抵抗値
をそれぞれＲとする。まずディジタル入力値の全ビット
が０のとき、全ての定電流源は電源電位１７に接続され
るため、第１のノード１３及びアナログ出力端子１９に
表れる出力電圧は電源電圧に等しい。

【００２３】つぎにディジタル入力値の最下位ビットＤ
１のみが１になると、１個の定電流源がスイッチ回路１
１ａによって接続点１６に接続され、それ以外の定電流
源は電源電位１７に接続されたままである。従って、ア
ナログ出力端子１３に表れる出力電圧は（電源電位−Ｉ
Ｒ）となる。表１に、上記の各スイッチの状態及び出力
電圧を示す。

【００２４】

【表１】

【００２５】また、第１のノード１３及びアナログ出力
端子１９に表れる出力電圧は、（２のｎ乗）個の定電流
源が第１のノード１３に接続され、１個の定電流源がス
イッチ回路１１ａによって接続点１６に接続された場合
に最小となり、その最小出力電圧は（電源電位−（２の
（ｎ＋１）乗＋１）ＩＲ）となる。つまり図１の回路構
成で出力できる出力電圧の幅は（２の（ｎ＋１）乗＋
１）ＩＲとなる。

【００２６】出力電圧のステップ数は出力電圧の幅を分
解能で割った商に等しいから、図１の回路構成によれ
ば、（２のｎ乗＋１）個の定電流源で（２の（ｎ＋１）
乗＋１）ステップのアナログ出力電圧を得ることができ
る。

【００２７】以上のように、本実施形態によれば、（ｎ
＋１）ビット精度の出力を有するディジタル／アナログ
変換器が、２個の抵抗器と１個のアナログバッファ、及
び従来の構成の１／２の個数の定電流源で実現できる。
その結果、従来の構成に比べて小面積のディジタル／ア
ナログ変換器を得ることができる。

【００２８】また図１のディジタル／アナログ変換器の
出力精度は電流源ブロック１０を構成する定電流源相互
の電流値の比精度及び直列抵抗体を構成する２個の抵抗
器１５ａ，１５ｂの抵抗値の比精度で決まるが、電流値
の比精度については従来の電流加算型ディジタル／アナ
ログ変換器よりも少ない個数の定電流源で同じビット精
度のディジタル／アナログ変換器が実現できるため素子
の加工精度に起因する定電流源相互間の電流ばらつきを
小さくし易い。また抵抗値の比精度についても、集積回
路内での方向や形状を統一し、又は集中して配置すると
いった方法により比精度を上げることができる。このよ
うにして高精度のＤ／Ａ変換器を実現することができ
る。

【００２９】更に、電流源ブロック１０は（２のｎ乗）
個の同一の定電流源で構成し、スイッチ回路１１は（２
のｎ乗）個の同一のスイッチで構成し、抵抗器１５ａ，
１５ｂは２個の同一の抵抗器で構成するので、集積回路
化に適している。

【００３０】（実施の形態２）図２は、本発明の実施の
形態２における電流加算型ディジタル／アナログ変換器
の回路構成を示す。この構成では、第１のノードは正転
入力端子が基準電位に接続され抵抗器が反転入力端子と
出力端子の間に接続されたオペアンプの反転入力端子に
接続され、また直列抵抗体は抵抗値の等しい２個の抵抗
器で構成されており、ディジタル入力値のうちの下位１
ビットによって切り換え制御されるスイッチが１つの定
電流源を直列抵抗体の接続点又は接地側端部に接続す
る。

【００３１】図２において、２０は（２のｎ乗＋１）個
の定電流源で構成された電流源ブロック、Ｄ１はディジ
タル入力値の下位１ビット、Ｄ２からＤｘまではディジ
タル入力値の上位ビット、２１ａはディジタル入力値の
下位１ビットを入力するスイッチ、２１ｂは（２のｎ
乗）個のスイッチで構成されたスイッチ回路、２２はデ
ィジタル入力値の上位ビットをスイッチ制御信号に変換
するデコーダー回路、２３ａはオペアンプの反転入力端
子に接続された第１のノード、２３ｂはオペアンプの正
転入力端子、２４は接地電位、２５ａ，２５ｂは抵抗値
の等しい第１及び第２の抵抗器、２６は抵抗器２５ａ，
２５ｂの接続点、２７はオペアンプ、２８は第３の抵抗
器、２９はアナログ出力端子である。

【００３２】図２のディジタル／アナログ変換器は、電
流源ブロック２０を構成する定電流源を、第１のノード
２３ａ、接地電位２４、接続点２６の３つのノードのう
ち何れか１つにそれぞれ接続する構成を持つ。具体的に
は、１つの定電流源をスイッチ２１ａによる制御で接地
電位２２又は接続点２６に接続し、それ以外の定電流源
をスイッチ回路２１ｂの制御により、第１のノード２３
ａ又は接地電位２４にそれぞれ接続する。

【００３３】電流源ブロック２０を構成する定電流源１
つ当たりの電流値をＩ、オペアンプの正転入力端子２３
ｂに入力する基準電位の電圧をＶｒ、第１の抵抗器２５
ａ及び第２の抵抗器２５ｂの抵抗値をそれぞれＲとし、
第３の抵抗器２８の抵抗値を２Ｒとする。

【００３４】まずディジタル入力値の全ビットが０のと
き、全ての定電流源は接地電位２４に接続される。従っ
てオペアンプ２７が無い場合には、第１のノード２３ａ
の電圧は０である。

【００３５】オペアンプ２７は第１のノード２３ａの電
圧がオペアンプの正転入力端子２３ｂの電圧Ｖｒと等し
くなるようアナログ出力端子２９の電位を変化させる。
また第１のノード２３ａの電圧は第１のノード２３ａか
ら接地電位２４までの抵抗器に電流が流れることによっ
てＶｒになるが、第２の抵抗器２５ｂ及び第１の抵抗器
２５ａの大きさは共にＲであるので、第１のノード２３
ａから接地電位２４までの抵抗値は（２Ｒ）となる。

【００３６】よって、アナログ出力端子２９から第３の
抵抗器２８を通って第１のノード２３ａに流れ込む電流
の大きさは、第１のノード２３ａから接地電位２４まで
の電流と同じく（Ｖｒ／２Ｒ）となり、この電流によっ
て第３の抵抗器２８に表われる電位差はＶｒとなる。こ
のためアナログ出力端子２９の電圧は、第１のノード２
３ａの電圧Ｖｒと第３の抵抗器２８に表われる電位差の
和（２Ｖｒ）となる。

【００３７】つぎにディジタル入力値の最下位ビットＤ
１のみが１になると、１個の定電流源がスイッチ回路２
１ａによって接続点２６に接続され、それ以外の定電流
源は全て接地電位２４に接続されたままである。従っ
て、オペアンプ２７が無い場合には、接続点２６及び第
１のノード２３ａの電圧は（ＩＲ）である。

【００３８】オペアンプ２７は第１のノード２３ａの電
圧がオペアンプの正転入力端子２３ｂの電圧Ｖｒと等し
くなるようアナログ出力端子２９の電位を変化させる。
よって、オペアンプを接続することにより発生する、ア
ナログ出力端子２９から第３の抵抗器２８及び第２の抵
抗器２５ｂ及び第１の抵抗器２５ａを通って接地電位２
４に流れ込む電流の大きさは、２３ａで発生する電位差
（Ｖｒ−ＩＲ）と接地電位２４までの負荷抵抗値の総和
（２Ｒ）から（Ｖｒ／２Ｒ−０．５Ｉ）と算出され、接
続点２６から第１の抵抗器２５ａを通って接地電位２４
に流れる電流の総和は、定電流Ｉとアナログ出力端子２
９から第３の抵抗器２８及び第２の抵抗器２５ｂ及び第
１の抵抗器２５ａを通って接地電位２４に流れ込む電流
の大きさ（Ｖｒ／２Ｒ−０．５Ｉ）との和となり（Ｖｒ
／２Ｒ＋０．５I）と算出される。したがって、第３の
抵抗器２８に表われる電位差は、第３の抵抗器２８上を
流れる電流の大きさがアナログ出力端子２９から第３の
抵抗器２８及び第２の抵抗器２５ｂ及び第１の抵抗器２
５ａを通って接地電位２４に流れ込む電流の大きさ（Ｖ
ｒ／２Ｒ−０．５Ｉ）と等しいことから、第３の抵抗器
２８の抵抗値（２Ｒ）との積で（Ｖｒ−ＩＲ）と算出さ
れる。

【００３９】このためアナログ出力端子２９の電圧は、
第１のノード２３ａの電圧Ｖｒと第３の抵抗器２８に表
われる電位差の和（２Ｖｒ−ＩＲ）となる。したがっ
て、図２の構成で出力できる電圧の１ＬＳＢ（Ｌｅａｓ
ｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ 最小有効ビット）
あたりの分解能はＩＲとなる。表２に、上記の各スイッ
チの状態及び出力電圧を示す。

【００４０】

【表２】

【００４１】オペアンプ２７が無い場合、（２のｎ乗）
個の定電流源が第１のノード２３ａに接続され、１個の
定電流源がスイッチ２１ａによって接続点２６に接続さ
れた場合に第１のノード２３ａの出力電圧は最大値｛２
の（ｎ＋１）乗＋１｝ＩＲとなる。しかしオペアンプ２
７は第１のノード２３ａの電圧がオペアンプの正転入力
端子２３ｂの電圧Ｖｒと等しくなるようアナログ出力端
子２９の電位を変化させるため、アナログ出力端子２９
から第３の抵抗器２８を通って第１のノード２３ａに流
れ込む電流の大きさは｛Ｖｒ／２Ｒ−（２のｎ乗＋０．
５）Ｉ｝となり、第３の抵抗器２８に表われる電位差は
［Ｖｒ−｛２の（ｎ＋１）乗＋１｝ＩＲ］となる。

【００４２】このためアナログ出力端子２９の電圧は、
第１のノード２３ａの電圧Ｖｒと第３の抵抗器２８に表
われる電位差の和［２Ｖｒ−｛２の（ｎ＋１）乗＋１｝
ＩＲ］となる。

【００４３】出力電圧のステップ数は出力電圧範囲を分
解能で割った商に等しい。図２の回路構成によれば、出
力電圧範囲は（２Ｖｒ）から［２Ｖｒ−｛２の（ｎ＋
１）乗＋１｝ＩＲ］までの［｛２の（ｎ＋１）乗＋１｝
ＩＲ］であり、分解能はＩＲである。よって、（２のｎ
乗＋１）個の定電流源で｛２の（ｎ＋１）乗＋１｝ステ
ップのアナログ出力電圧を得ることができる。

【００４４】以上のように、本実施の形態によれば、
（ｎ＋１）ビット精度の出力を有するディジタル／アナ
ログ変換器が、３個の抵抗器と１個のオペアンプ、及び
従来の構成の１／２の個数の定電流源で実現できる。そ
の結果、従来の構成に比べて小面積のディジタル／アナ
ログ変換器を得ることが出来る。また出力精度について
も第１の実施形態で説明した理由により同様に向上する
ことができるので、高精度のディジタル／アナログ変換
器が実現される。

【００４５】なお、上記の各実施形態では主に２個の抵
抗器を用いて直列抵抗体を構成しているが、抵抗器の数
はこれに限らず、ディジタル／アナログ変換器の用途等
に応じて種々変更可能である。

【００４６】また、上記の各実施形態では、負荷抵抗が
出力端子と接地電位又は電源電位（第１の基準電位）と
の間に接続されているが、負荷抵抗の接続先（第１の基
準電位）はこれらに限らず、特定の電圧を有する基準電
位等、用途に応じて種々変更可能である。

【００４７】

【発明の効果】以上説明したように、本発明によれば、
複数の定電流源を用いた電流加算型ディジタル／アナロ
グ変換器において、第１のノードと第１の基準電位との
間に複数の抵抗器を直列接続した直列抵抗体を接続し、
直列抵抗体のそれぞれの接続点に接続する定電流源の数
を制御することにより、定電流源の増加を抑えながら出
力電圧のステップ数を増加させ、小面積化、高精度化を
実現することができる。また、第１のノードをアナログ
バッファの入力端子、又は正転入力端子が第１の基準電
位に接続され抵抗器が反転入力端子と出力端子の間に接
続されたオペアンプの反転入力端子に入力することによ
り、外部負荷への電流の入出力による出力電圧誤差が生
じないディジタル／アナログ変換器を実現することがで
きる。

【図面の簡単な説明】

【図１】 本発明の実施の形態１におけるディジタル／
アナログ変換器を示す回路図

【図２】 本発明の実施の形態２におけるディジタル／
アナログ変換器を示す回路図

【図３】 従来の抵抗分圧型ディジタル／アナログ変換
器を示す回路図

【図４】 従来の電流加算型ディジタル／アナログ変換
器を示す回路図

【符号の説明】

１０，２０ 電流源ブロック １１ｂ，２１ｂ スイッチ回路 １１ａ，２１ａ スイッチ １２，２２ デコーダー回路 １３，２３ａ 第１のノード １９，２９ アナログ出力端子 １４，２４ 接地電位 １５ａ，１５ｂ，２５ａ，２５ｂ，２８ 抵抗器 １６，２６ 接続点 １７ 電源電位 １８ アナログバッファ ２３ｂ オペアンプの正転入力端子 ２７ オペアンプ

Claims (10)

【特許請求の範囲】
1. 【請求項１】 第１のノードと第１の基準電位との間に
   接続された負荷抵抗に対して、複数の電流源から個別の
   スイッチを介して選択的に定電流を供給することにより
   所望ステップ数の出力電圧を得る電流加算型ディジタル
   ／アナログ変換器において、 前記負荷抵抗を、複数の抵抗器が直列接続された直列抵
   抗体で構成し、前記複数の電流源の一部又は全部を前記
   直列抵抗体の内部接続点に選択的に接続するように前記
   スイッチを構成したことを特徴とするディジタル／アナ
   ログ変換器。
2. 【請求項２】 前記複数の電流源の個々の接続先を、前
   記第１のノード、もしくは前記第１の基準電位、もしく
   は前記直列抵抗体の内部接続点の３つ以上のノードのう
   ちの何れかに選択的に接続することを特徴とする請求項
   １記載のディジタル／アナログ変換器。
3. 【請求項３】 前記第１のノードがバッファ回路の入力
   端子に接続され、前記バッファ回路の出力端子をアナロ
   グ出力とすることを特徴とする請求項１記載のディジタ
   ル／アナログ変換器。
4. 【請求項４】 前記第１のノードが演算増幅器の反転入
   力端子に接続され、第２の基準電位が前記演算増幅器の
   正転入力端子に接続され、前記演算増幅器の反転入力端
   子と出力端子が前記直列抵抗体とは別の抵抗器によって
   接続され、前記演算増幅器の出力端子をアナログ出力と
   することを特徴とする請求項１記載のディジタル／アナ
   ログ変換器。
5. 【請求項５】 ディジタル入力値のうちの上位ビットに
   よって切り換え制御されるスイッチは対応する電流源を
   第１のノード又は第１の基準電位に接続し、ディジタル
   入力値のうちの下位ビットによって切り換え制御される
   スイッチは対応する電流源を前記直列抵抗体の内部接続
   点又は所定の電位に接続する請求項１記載のディジタル
   ／アナログ変換器。
6. 【請求項６】 前記複数の電流源の値が全て等しいこと
   を特徴とする請求項１記載のディジタル／アナログ変換
   器。
7. 【請求項７】 前記直列抵抗体が抵抗値の等しい２又は
   ４個の抵抗器で構成されている請求項１記載のディジタ
   ル／アナログ変換器。
8. 【請求項８】 前記負荷抵抗が接続される所定の電位が
   電源電位である請求項１記載のディジタル／アナログ変
   換器。
9. 【請求項９】 前記負荷抵抗が接続される所定の電位が
   接地電位である請求項１記載のディジタル／アナログ変
   換器。
10. 【請求項１０】 前記負荷抵抗が接続される所定の電位
    が第２の基準電位である請求項１記載のディジタル／ア
    ナログ変換器。