JPH10215179A - Ｄ／ａコンバータ - Google Patents
Ｄ／ａコンバータInfo
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- JPH10215179A JPH10215179A JP1616297A JP1616297A JPH10215179A JP H10215179 A JPH10215179 A JP H10215179A JP 1616297 A JP1616297 A JP 1616297A JP 1616297 A JP1616297 A JP 1616297A JP H10215179 A JPH10215179 A JP H10215179A
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- Japan
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- resistors
- resistor
- selection circuit
- resistance
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Abstract
(57)【要約】
【課題】 出力電圧のリニアリティを悪化させることな
く、抵抗の数を減らしたＤ／Ａコンバータを提供する。 【解決手段】 抵抗Ｒ1、Ｒ2、Ｒ3、Ｒ4とスイッチング
素子Ｔ1、Ｔ2、Ｔ3、Ｔ4とからなり、入力するデジタル
データに応じてスイッチング素子Ｔ1、Ｔ2、Ｔ3、Ｔ4に
より抵抗Ｒ1、Ｒ2、Ｒ3、Ｒ4を選択する選択回路Ｓと、
基準抵抗Ｒkとを有し、選択回路Ｓと基準抵抗Ｒkとが所
定電圧ＶCC間に直列に接続されて、選択回路Ｓ内にて選
択された抵抗と、基準抵抗Ｒkとにより、所定電圧ＶCC
を分圧して出力するＤ／Ａコンバータにおいて、選択回
路Ｓが、抵抗Ｒ1、Ｒ2、Ｒ3、Ｒ4が高電位側から抵抗値
の大きいものから順に直列に接続されるとともに、各抵
抗Ｒ1、Ｒ2、Ｒ3、Ｒ4の両端にそれぞれスイッチング素
子Ｔ1、Ｔ2、Ｔ3、Ｔ4が接続された構成であることを特
徴とする。
く、抵抗の数を減らしたＤ／Ａコンバータを提供する。 【解決手段】 抵抗Ｒ1、Ｒ2、Ｒ3、Ｒ4とスイッチング
素子Ｔ1、Ｔ2、Ｔ3、Ｔ4とからなり、入力するデジタル
データに応じてスイッチング素子Ｔ1、Ｔ2、Ｔ3、Ｔ4に
より抵抗Ｒ1、Ｒ2、Ｒ3、Ｒ4を選択する選択回路Ｓと、
基準抵抗Ｒkとを有し、選択回路Ｓと基準抵抗Ｒkとが所
定電圧ＶCC間に直列に接続されて、選択回路Ｓ内にて選
択された抵抗と、基準抵抗Ｒkとにより、所定電圧ＶCC
を分圧して出力するＤ／Ａコンバータにおいて、選択回
路Ｓが、抵抗Ｒ1、Ｒ2、Ｒ3、Ｒ4が高電位側から抵抗値
の大きいものから順に直列に接続されるとともに、各抵
抗Ｒ1、Ｒ2、Ｒ3、Ｒ4の両端にそれぞれスイッチング素
子Ｔ1、Ｔ2、Ｔ3、Ｔ4が接続された構成であることを特
徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、入力するデジタル
データに応じてアナログ出力を行うＤ／Ａコンバータに
関するものである。
データに応じてアナログ出力を行うＤ／Ａコンバータに
関するものである。
【０００２】
【従来の技術】従来のＤ／Ａコンバータの一例を図２に
示す。同図において、Ｉ’0、Ｉ’1、Ｉ’2、…、Ｉ’
15は入力端子、Ｏ’は出力端子、Ｒkは基準抵抗、
Ｒ’1、Ｒ’2、…、Ｒ’15はそれぞれ抵抗値が異なる抵
抗、ＳＷ0、ＳＷ1、ＳＷ2、…、ＳＷ15はスイッチング
素子であって、基準抵抗Ｒkの抵抗値を１５Ｒとする
と、抵抗Ｒ’t（ｔ＝１、２、…、１５）の抵抗値はＲ
×ｔとなっている。
示す。同図において、Ｉ’0、Ｉ’1、Ｉ’2、…、Ｉ’
15は入力端子、Ｏ’は出力端子、Ｒkは基準抵抗、
Ｒ’1、Ｒ’2、…、Ｒ’15はそれぞれ抵抗値が異なる抵
抗、ＳＷ0、ＳＷ1、ＳＷ2、…、ＳＷ15はスイッチング
素子であって、基準抵抗Ｒkの抵抗値を１５Ｒとする
と、抵抗Ｒ’t（ｔ＝１、２、…、１５）の抵抗値はＲ
×ｔとなっている。
【０００３】そして、入力端子Ｉ’m（ｍ＝０、１、
２、…、１５）からの入力はスイッチング素子ＳＷmに
与えられており、スイッチング素子ＳＷmはハイレベル
が与えられるとＯＮするようになっている。また、抵抗
Ｒ’t及びスイッチング素子ＳＷ0の一端は、その一端が
電源電圧ＶCCに接続される基準抵抗Ｒkの他端に接続さ
れており、抵抗Ｒ’t及びスイッチング素子ＳＷ0の他端
は、抵抗Ｒ’tはスイッチング素子ＳＷtを介し、スイッ
チング素子ＳＷ0は直接、基準電位点（今の場合はグラ
ンド電位点）に接続される。また、出力端子Ｏ’は基準
抵抗Ｒkと選択回路Ｓ’との接続点に接続されている。
２、…、１５）からの入力はスイッチング素子ＳＷmに
与えられており、スイッチング素子ＳＷmはハイレベル
が与えられるとＯＮするようになっている。また、抵抗
Ｒ’t及びスイッチング素子ＳＷ0の一端は、その一端が
電源電圧ＶCCに接続される基準抵抗Ｒkの他端に接続さ
れており、抵抗Ｒ’t及びスイッチング素子ＳＷ0の他端
は、抵抗Ｒ’tはスイッチング素子ＳＷtを介し、スイッ
チング素子ＳＷ0は直接、基準電位点（今の場合はグラ
ンド電位点）に接続される。また、出力端子Ｏ’は基準
抵抗Ｒkと選択回路Ｓ’との接続点に接続されている。
【０００４】尚、選択回路Ｓ’とは、抵抗Ｒ’t及びス
イッチング素子ＳＷmからなる回路を意味している。ま
た、選択回路Ｓ’においては、スイッチング素子ＳＷt
がＯＮすることにより、抵抗Ｒ’tが選択されるが、以
下、必要に応じて、この選択された抵抗を選択抵抗Ｒ’
Sと呼ぶとともに、選択抵抗Ｒ’Sの抵抗値を｜Ｒ’S｜
と表す。
イッチング素子ＳＷmからなる回路を意味している。ま
た、選択回路Ｓ’においては、スイッチング素子ＳＷt
がＯＮすることにより、抵抗Ｒ’tが選択されるが、以
下、必要に応じて、この選択された抵抗を選択抵抗Ｒ’
Sと呼ぶとともに、選択抵抗Ｒ’Sの抵抗値を｜Ｒ’S｜
と表す。
【０００５】以上の構成のＤ／Ａコンバータでは、１６
ビットのデジタルデータ（Ｂ0、Ｂ1、Ｂ2、…、Ｂ15）
のビットＢmを入力端子Ｉmから入力し、出力端子Ｏ’に
は、入力デジタルデータに応じて決定する選択抵抗Ｒ’
Sと、基準抵抗Ｒkとで、電源電圧ＶCCを分圧した｛｜
Ｒ’S｜／（｜Ｒ’S｜＋１５Ｒ）｝×ＶCCが得られる。
ビットのデジタルデータ（Ｂ0、Ｂ1、Ｂ2、…、Ｂ15）
のビットＢmを入力端子Ｉmから入力し、出力端子Ｏ’に
は、入力デジタルデータに応じて決定する選択抵抗Ｒ’
Sと、基準抵抗Ｒkとで、電源電圧ＶCCを分圧した｛｜
Ｒ’S｜／（｜Ｒ’S｜＋１５Ｒ）｝×ＶCCが得られる。
【０００６】そして、選択抵抗Ｒ’Sの抵抗値｜Ｒ’S｜
は、入力デジタルデータ（Ｂ0、Ｂ1、Ｂ2、…、Ｂ15）
が（１、０、０、…、０）、（０、１、０、…、０）、
（０、０、１、…、０）、…、（０、０、０、…、１）
のとき、それぞれ、０、Ｒ、２Ｒ、…、１５Ｒとなるの
で、１６ビットのうちのどれか１つのビットがハイレベ
ルである、１６種類の入力デジタルデータに対して、Ｖ
CC／２をほぼ均等に１６段階に分割した、リニアリティ
に優れた電圧値が得られる。
は、入力デジタルデータ（Ｂ0、Ｂ1、Ｂ2、…、Ｂ15）
が（１、０、０、…、０）、（０、１、０、…、０）、
（０、０、１、…、０）、…、（０、０、０、…、１）
のとき、それぞれ、０、Ｒ、２Ｒ、…、１５Ｒとなるの
で、１６ビットのうちのどれか１つのビットがハイレベ
ルである、１６種類の入力デジタルデータに対して、Ｖ
CC／２をほぼ均等に１６段階に分割した、リニアリティ
に優れた電圧値が得られる。
【０００７】
【発明が解決しようとする課題】このように、従来の構
成のＤ／Ａコンバータでは、その理由は後述するが、出
力電圧のリニアリティを確保するためには、（出力電圧
の段階数−１）個の抵抗、及び、（出力電圧の段階数）
個のスイッチング素子が必要であり、コストがかかると
ともに、回路面積が大きくなってしまう。
成のＤ／Ａコンバータでは、その理由は後述するが、出
力電圧のリニアリティを確保するためには、（出力電圧
の段階数−１）個の抵抗、及び、（出力電圧の段階数）
個のスイッチング素子が必要であり、コストがかかると
ともに、回路面積が大きくなってしまう。
【０００８】ところで、上記従来例の構成において、選
択回路Ｓ’にそれぞれ抵抗値の異なる抵抗をｎ個設けて
いる場合、スイッチング素子のＯＮ／ＯＦＦの全ての組
み合わせにより、選択回路Ｓ’において選択される抵抗
の合成抵抗値は２n種類の抵抗値をとるようになるの
で、２n段階の電圧値を得ることも可能である。
択回路Ｓ’にそれぞれ抵抗値の異なる抵抗をｎ個設けて
いる場合、スイッチング素子のＯＮ／ＯＦＦの全ての組
み合わせにより、選択回路Ｓ’において選択される抵抗
の合成抵抗値は２n種類の抵抗値をとるようになるの
で、２n段階の電圧値を得ることも可能である。
【０００９】しかしながら、このようにすると、抵抗の
数は少なくて済むが、選択回路Ｓ’内の各抵抗は互いに
並列に接続されているため、選択回路Ｓ’により得られ
る２n種類の合成抵抗値は均等な間隔で分布したものと
はなり得ないので、出力電圧のリニアリティが悪化して
しまう。
数は少なくて済むが、選択回路Ｓ’内の各抵抗は互いに
並列に接続されているため、選択回路Ｓ’により得られ
る２n種類の合成抵抗値は均等な間隔で分布したものと
はなり得ないので、出力電圧のリニアリティが悪化して
しまう。
【００１０】したがって、上記構成においては、優れた
リニアリティの出力電圧を得るためには、２つ以上のス
イッチング素子を同時にＯＮさせる（２つ以上の抵抗を
同時に選択する）ことはできないので、多くの抵抗及び
スイッチング素子が必要となるのである。
リニアリティの出力電圧を得るためには、２つ以上のス
イッチング素子を同時にＯＮさせる（２つ以上の抵抗を
同時に選択する）ことはできないので、多くの抵抗及び
スイッチング素子が必要となるのである。
【００１１】そこで、本発明は、出力電圧のリニアリテ
ィを悪化させることなく、抵抗の数を減らしたＤ／Ａコ
ンバータを提供することを目的とする。
ィを悪化させることなく、抵抗の数を減らしたＤ／Ａコ
ンバータを提供することを目的とする。
【００１２】
【課題を解決するための手段】上記の目的を達成するた
め、本発明のＤ／Ａコンバータでは、複数の抵抗と複数
のスイッチング素子とからなり、入力するデジタルデー
タに応じて前記スイッチング素子により前記複数の抵抗
を選択する選択回路と、基準抵抗とを有し、前記選択回
路と基準抵抗とが所定電圧間に直列に接続されて、前記
選択回路内にて選択された抵抗と、前記基準抵抗とによ
り、前記所定電圧を分圧して出力するＤ／Ａコンバータ
において、前記選択回路が、複数の抵抗が高電位側から
抵抗値の大きいものから順に直列に接続されるととも
に、各抵抗の両端にスイッチング素子が接続された構成
であることを特徴としている。
め、本発明のＤ／Ａコンバータでは、複数の抵抗と複数
のスイッチング素子とからなり、入力するデジタルデー
タに応じて前記スイッチング素子により前記複数の抵抗
を選択する選択回路と、基準抵抗とを有し、前記選択回
路と基準抵抗とが所定電圧間に直列に接続されて、前記
選択回路内にて選択された抵抗と、前記基準抵抗とによ
り、前記所定電圧を分圧して出力するＤ／Ａコンバータ
において、前記選択回路が、複数の抵抗が高電位側から
抵抗値の大きいものから順に直列に接続されるととも
に、各抵抗の両端にスイッチング素子が接続された構成
であることを特徴としている。
【００１３】以上の構成において、選択回路にそれぞれ
異なる適切な抵抗値を有するｎ個の抵抗を設けた場合、
選択回路において選択された抵抗の合成抵抗値には２n
種類のものが得られ、これらの合成抵抗値はそれぞれ均
等な間隔で分布したものとなるため、リニアリティに優
れた２n段階の電圧値を得ることができる。
異なる適切な抵抗値を有するｎ個の抵抗を設けた場合、
選択回路において選択された抵抗の合成抵抗値には２n
種類のものが得られ、これらの合成抵抗値はそれぞれ均
等な間隔で分布したものとなるため、リニアリティに優
れた２n段階の電圧値を得ることができる。
【００１４】具体的な例を示すと、例えば、基準抵抗の
抵抗値を１５Ｒとした場合、選択回路に抵抗値としてそ
れぞれＲ、２Ｒ、４Ｒ、８Ｒを有する４つの抵抗を設け
ることによって、選択回路において選択される抵抗の合
成抵抗値がとり得る値は、スイッチング素子のＯＮ抵抗
を無視できるものとすると、０、Ｒ、２Ｒ、３Ｒ、…、
１５Ｒとなり、抵抗の数が４つであるにもかかわらず、
従来技術の一例として示した１５個の抵抗を有するＤ／
Ａコンバータと同一の出力が得られる、すなわち、リニ
アリティが悪化することはない。
抵抗値を１５Ｒとした場合、選択回路に抵抗値としてそ
れぞれＲ、２Ｒ、４Ｒ、８Ｒを有する４つの抵抗を設け
ることによって、選択回路において選択される抵抗の合
成抵抗値がとり得る値は、スイッチング素子のＯＮ抵抗
を無視できるものとすると、０、Ｒ、２Ｒ、３Ｒ、…、
１５Ｒとなり、抵抗の数が４つであるにもかかわらず、
従来技術の一例として示した１５個の抵抗を有するＤ／
Ａコンバータと同一の出力が得られる、すなわち、リニ
アリティが悪化することはない。
【００１５】尚、選択回路内の複数の抵抗が高電位側か
ら抵抗値の大きいものから順に直列に接続されているた
めに、選択回路においてどの組み合わせの抵抗を選択し
ても、スイッチング素子のＯＮ抵抗が選択回路内におい
て選択された抵抗の合成抵抗値に比べて十分小さい値を
とることになるので、リニアリティのある電圧値を得る
ことができる。
ら抵抗値の大きいものから順に直列に接続されているた
めに、選択回路においてどの組み合わせの抵抗を選択し
ても、スイッチング素子のＯＮ抵抗が選択回路内におい
て選択された抵抗の合成抵抗値に比べて十分小さい値を
とることになるので、リニアリティのある電圧値を得る
ことができる。
【００１６】
【発明の実施の形態】以下に、本発明の実施形態を図面
を参照しながら説明する。図１は本発明の一実施形態で
あるＤ／Ａコンバータの構成を示す図であって、Ｉ1、
Ｉ2、Ｉ3、Ｉ4は入力端子、Ｏは出力端子、Ｒkは基準抵
抗、Ｒ1、Ｒ2、Ｒ3、Ｒ4はそれぞれ抵抗値が異なる抵
抗、Ｔ1、Ｔ2、Ｔ3、Ｔ4はスイッチング素子としてのｎ
チャネルＭＯＳ型ＦＥＴ（以下、ｎＭＯＳと略記する）
であって、基準抵抗Ｒkの抵抗値は１５Ｒ、抵抗Ｒ1、Ｒ
2、Ｒ3、Ｒ4の抵抗値はそれぞれ８Ｒ、４Ｒ、２Ｒ、Ｒ
となっており、また、ｎＭＯＳＴ1、Ｔ2、Ｔ3、Ｔ4のＯ
Ｎ抵抗は抵抗値Ｒに比べて十分に無視できる値となって
いる。
を参照しながら説明する。図１は本発明の一実施形態で
あるＤ／Ａコンバータの構成を示す図であって、Ｉ1、
Ｉ2、Ｉ3、Ｉ4は入力端子、Ｏは出力端子、Ｒkは基準抵
抗、Ｒ1、Ｒ2、Ｒ3、Ｒ4はそれぞれ抵抗値が異なる抵
抗、Ｔ1、Ｔ2、Ｔ3、Ｔ4はスイッチング素子としてのｎ
チャネルＭＯＳ型ＦＥＴ（以下、ｎＭＯＳと略記する）
であって、基準抵抗Ｒkの抵抗値は１５Ｒ、抵抗Ｒ1、Ｒ
2、Ｒ3、Ｒ4の抵抗値はそれぞれ８Ｒ、４Ｒ、２Ｒ、Ｒ
となっており、また、ｎＭＯＳＴ1、Ｔ2、Ｔ3、Ｔ4のＯ
Ｎ抵抗は抵抗値Ｒに比べて十分に無視できる値となって
いる。
【００１７】そして、入力端子Ｉ1、Ｉ2、Ｉ3、Ｉ4から
の入力は、それぞれｎＭＯＳＴ1、Ｔ2、Ｔ3、Ｔ4のゲー
トに与えられている。また、抵抗Ｒ1、Ｒ2、Ｒ3、Ｒ
4は、その一端が電源電圧ＶCCに接続される基準抵抗Ｒk
の他端と基準電位点（今の場合はグランド電位点）との
間に、抵抗Ｒ1を基準抵抗Ｒk側にし、抵抗Ｒ4を基準電
位点側にして、抵抗Ｒ1、Ｒ2、Ｒ3、Ｒ4の順に直列に接
続されている。また、ｎＭＯＳＴ1、Ｔ2、Ｔ3、Ｔ4のド
レイン−ソース間は、それぞれ抵抗Ｒ1、Ｒ2、Ｒ3、Ｒ4
の両端に接続されている。また、出力端子Ｏは基準抵抗
Ｒkと選択回路Ｓとの接続点に接続されている。
の入力は、それぞれｎＭＯＳＴ1、Ｔ2、Ｔ3、Ｔ4のゲー
トに与えられている。また、抵抗Ｒ1、Ｒ2、Ｒ3、Ｒ
4は、その一端が電源電圧ＶCCに接続される基準抵抗Ｒk
の他端と基準電位点（今の場合はグランド電位点）との
間に、抵抗Ｒ1を基準抵抗Ｒk側にし、抵抗Ｒ4を基準電
位点側にして、抵抗Ｒ1、Ｒ2、Ｒ3、Ｒ4の順に直列に接
続されている。また、ｎＭＯＳＴ1、Ｔ2、Ｔ3、Ｔ4のド
レイン−ソース間は、それぞれ抵抗Ｒ1、Ｒ2、Ｒ3、Ｒ4
の両端に接続されている。また、出力端子Ｏは基準抵抗
Ｒkと選択回路Ｓとの接続点に接続されている。
【００１８】尚、電源電圧ＶCCは、ｎＭＯＳＴ1、Ｔ2、
Ｔ3、Ｔ4をコントロールする電圧よりも高いものとする
（例えば、電源電圧ＶCC＝１２ｖ、ｎＭＯＳのゲートへ
の印加電圧＝５ｖ）。また、選択回路Ｓとは、抵抗
Ｒ1、Ｒ2、Ｒ3、Ｒ4及びｎＭＯＳＴ1、Ｔ2、Ｔ3、Ｔ4か
らなる回路を意味している。また、選択回路Ｓにおいて
は、ｎＭＯＳＴ1、Ｔ2、Ｔ3、Ｔ4がＯＮすることによ
り、それぞれ、抵抗Ｒ1、Ｒ2、Ｒ3、Ｒ4が選択される
が、以下、必要に応じて、この選択された抵抗を選択抵
抗ＲSと呼ぶとともに、選択抵抗ＲSの合成抵抗値を｜Ｒ
S｜と表す。
Ｔ3、Ｔ4をコントロールする電圧よりも高いものとする
（例えば、電源電圧ＶCC＝１２ｖ、ｎＭＯＳのゲートへ
の印加電圧＝５ｖ）。また、選択回路Ｓとは、抵抗
Ｒ1、Ｒ2、Ｒ3、Ｒ4及びｎＭＯＳＴ1、Ｔ2、Ｔ3、Ｔ4か
らなる回路を意味している。また、選択回路Ｓにおいて
は、ｎＭＯＳＴ1、Ｔ2、Ｔ3、Ｔ4がＯＮすることによ
り、それぞれ、抵抗Ｒ1、Ｒ2、Ｒ3、Ｒ4が選択される
が、以下、必要に応じて、この選択された抵抗を選択抵
抗ＲSと呼ぶとともに、選択抵抗ＲSの合成抵抗値を｜Ｒ
S｜と表す。
【００１９】以上の構成のＤ／Ａコンバータは、４ビッ
トのデジタルデータ（Ｂ1、Ｂ2、Ｂ3、Ｂ4）のビットＢ
1、Ｂ2、Ｂ3、Ｂ4をそれぞれ入力端子Ｉ1、Ｉ2、Ｉ3、
Ｉ4から入力し、出力端子Ｏには、入力デジタルデータ
に応じて決定する選択抵抗ＲSと、基準抵抗Ｒkとで、電
源電圧ＶCCを分圧した｛｜ＲS｜／（｜ＲS｜＋１５
Ｒ）｝×ＶCCが得られる。
トのデジタルデータ（Ｂ1、Ｂ2、Ｂ3、Ｂ4）のビットＢ
1、Ｂ2、Ｂ3、Ｂ4をそれぞれ入力端子Ｉ1、Ｉ2、Ｉ3、
Ｉ4から入力し、出力端子Ｏには、入力デジタルデータ
に応じて決定する選択抵抗ＲSと、基準抵抗Ｒkとで、電
源電圧ＶCCを分圧した｛｜ＲS｜／（｜ＲS｜＋１５
Ｒ）｝×ＶCCが得られる。
【００２０】そして、選択抵抗ＲSの抵抗値｜ＲS｜は、
入力デジタルデータ（Ｂ1、Ｂ2、Ｂ3、Ｂ4）が（０、
０、０、０）、（０、０、０、１）、（０、０、１、
０）、…、（１、１、１、０）、（１、１、１、１）の
とき、それぞれ、１５Ｒ、１４Ｒ、１３Ｒ、…、Ｒ、０
というように、入力する４ビットのデジタルデータの全
ての組み合わせにより、０、Ｒ、２Ｒ、３Ｒ、…、１５
Ｒの１６種類の抵抗値をとり得るので、ＶCC／２をほぼ
均等に１６段階に分割した、リニアリティに優れた電圧
値が得られる。
入力デジタルデータ（Ｂ1、Ｂ2、Ｂ3、Ｂ4）が（０、
０、０、０）、（０、０、０、１）、（０、０、１、
０）、…、（１、１、１、０）、（１、１、１、１）の
とき、それぞれ、１５Ｒ、１４Ｒ、１３Ｒ、…、Ｒ、０
というように、入力する４ビットのデジタルデータの全
ての組み合わせにより、０、Ｒ、２Ｒ、３Ｒ、…、１５
Ｒの１６種類の抵抗値をとり得るので、ＶCC／２をほぼ
均等に１６段階に分割した、リニアリティに優れた電圧
値が得られる。
【００２１】ここで、選択回路Ｓ内の複数の抵抗は、高
電位側から抵抗値の高いものから順に接続する必要があ
る。というのは、もし、これとは逆に、図１において、
抵抗Ｒ1の抵抗値がＲ、抵抗Ｒ2の抵抗値が２Ｒ、抵抗Ｒ
3の抵抗値が４Ｒ、抵抗Ｒ4の抵抗値が８Ｒであるという
ように、高電位側から抵抗値の低いものから順に接続さ
れていると、例えば、入力４ビットが（１、０、０、
０）となった場合、ｎＭＯＳＴ2、Ｔ3、Ｔ4がＯＦＦと
なり、抵抗Ｒ1とＲ2との接続点であるＡ点の電位が上昇
し、その電位がｎＭＯＳＴ1をコントロールする電圧に
近づくので、ｎＭＯＳＴ1のソース−ゲート間の電位差
が小さくなって、ｎＭＯＳＴ1が完全にはＯＮしきれな
くなって、非常に大きなＯＮ抵抗を示すようになり、そ
の結果、ｎＭＯＳＴ1と抵抗Ｒ1との合成抵抗と基準抵抗
Ｒkとで電源電圧ＶCCを分圧することになり、リニアリ
ティがとれないからである。
電位側から抵抗値の高いものから順に接続する必要があ
る。というのは、もし、これとは逆に、図１において、
抵抗Ｒ1の抵抗値がＲ、抵抗Ｒ2の抵抗値が２Ｒ、抵抗Ｒ
3の抵抗値が４Ｒ、抵抗Ｒ4の抵抗値が８Ｒであるという
ように、高電位側から抵抗値の低いものから順に接続さ
れていると、例えば、入力４ビットが（１、０、０、
０）となった場合、ｎＭＯＳＴ2、Ｔ3、Ｔ4がＯＦＦと
なり、抵抗Ｒ1とＲ2との接続点であるＡ点の電位が上昇
し、その電位がｎＭＯＳＴ1をコントロールする電圧に
近づくので、ｎＭＯＳＴ1のソース−ゲート間の電位差
が小さくなって、ｎＭＯＳＴ1が完全にはＯＮしきれな
くなって、非常に大きなＯＮ抵抗を示すようになり、そ
の結果、ｎＭＯＳＴ1と抵抗Ｒ1との合成抵抗と基準抵抗
Ｒkとで電源電圧ＶCCを分圧することになり、リニアリ
ティがとれないからである。
【００２２】尚、本発明は、上記実施形態に限定される
ものではなく、選択回路Ｓ内の抵抗の数を増やして、出
力電圧の段階数を多くしてもよい。
ものではなく、選択回路Ｓ内の抵抗の数を増やして、出
力電圧の段階数を多くしてもよい。
【００２３】
【発明の効果】以上説明したように、本発明のＤ／Ａコ
ンバータによれば、出力電圧のリニアリティを悪化させ
ることなく、抵抗及びスイッチング素子の数を減らすこ
とができ、コストの削減、及び、回路面積の縮小化に貢
献することができる。
ンバータによれば、出力電圧のリニアリティを悪化させ
ることなく、抵抗及びスイッチング素子の数を減らすこ
とができ、コストの削減、及び、回路面積の縮小化に貢
献することができる。
【図面の簡単な説明】
【図１】 本発明の一実施形態であるＤ／Ａコンバータ
の構成を示す図である。
の構成を示す図である。
【図２】 Ｄ／Ａコンバータの一従来例の構成を示す図
である。
である。
Ｉ1、Ｉ2、Ｉ3、Ｉ4 入力端子 Ｏ 出力端子 Ｒk 基準抵抗 Ｒ1、Ｒ2、Ｒ3、Ｒ4 抵抗 Ｔ1、Ｔ2、Ｔ3、Ｔ4 ｎチャネルＭＯＳ型ＦＥＴ Ｓ 選択回路 Ｉ’0、Ｉ’1、Ｉ’2、…、Ｉ’15 入力端子 Ｏ’ 出力端子 Ｒk 基準抵抗 Ｒ’1、Ｒ’2、…、Ｒ’15 抵抗 ＳＷ0、ＳＷ1、ＳＷ2、…、ＳＷ15 スイッチング素
子 Ｓ’ 選択回路
子 Ｓ’ 選択回路
Claims (1)
- 【請求項１】 複数の抵抗と複数のスイッチング素子と
からなり、入力するデジタルデータに応じて前記スイッ
チング素子により前記複数の抵抗を選択する選択回路
と、基準抵抗とを有し、前記選択回路と基準抵抗とが所
定電圧間に直列に接続されて、前記選択回路内にて選択
された抵抗と、前記基準抵抗とにより、前記所定電圧を
分圧して出力するＤ／Ａコンバータにおいて、 前記選択回路が、複数の抵抗が高電位側から抵抗値の大
きいものから順に直列に接続されるとともに、各抵抗の
両端にスイッチング素子が接続された構成であることを
特徴とするＤ／Ａコンバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1616297A JPH10215179A (ja) | 1997-01-30 | 1997-01-30 | Ｄ／ａコンバータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1616297A JPH10215179A (ja) | 1997-01-30 | 1997-01-30 | Ｄ／ａコンバータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10215179A true JPH10215179A (ja) | 1998-08-11 |
Family
ID=11908823
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1616297A Pending JPH10215179A (ja) | 1997-01-30 | 1997-01-30 | Ｄ／ａコンバータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10215179A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004079158A (ja) * | 2002-08-09 | 2004-03-11 | Samsung Electronics Co Ltd | 温度感知器及び偏移温度検出方法 |
| JP2011039471A (ja) * | 2009-08-18 | 2011-02-24 | Samsung Mobile Display Co Ltd | 電源供給装置、これを含む表示装置、及びその駆動方法 |
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1997
- 1997-01-30 JP JP1616297A patent/JPH10215179A/ja active Pending
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