JP2680940B2 - Ｄ／ａ変換器 - Google Patents
Ｄ／ａ変換器Info
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- JP2680940B2 JP2680940B2 JP9093191A JP9093191A JP2680940B2 JP 2680940 B2 JP2680940 B2 JP 2680940B2 JP 9093191 A JP9093191 A JP 9093191A JP 9093191 A JP9093191 A JP 9093191A JP 2680940 B2 JP2680940 B2 JP 2680940B2
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はＤ／Ａ変換器に関する。
【０００２】
【従来の技術】従来のＲストリング型Ｄ／Ａ変換器の例
を図３に示す。図３において、電源端子５７と接地電位
との間にはｎ（正整数）個の同一抵抗値の抵抗器１２−
１〜１２−ｎが接続されており、電源電圧はこれらの抵
抗器の接続点ならびに末端の抵抗器１２−ｎの接地点と
アナログ信号出力端子６２の間には、ｎ個のスイッチン
グ素子１１−１〜１１−ｎが挿入接続され、これらのス
イッチング素子１１−１〜１１−ｎに対する制御線がデ
コーダ１３に対して、それぞれ個別に接続されている。
デコーダ１３に対しては、デジタル信号入力端子５８〜
６１よりＤ／Ａ変換対象のデジタル信号が入力され、こ
れらのデジタル信号の論理レベルの組合わせを介して、
デコーダ１３よりスイッチング素子のオン・オフを制御
する“Ｈ”レベルまたは“Ｌ”レベル論理信号が出力さ
れる。これらのスイッチング素子がデコーダ１３の論理
信号出力を介してオンすると、対応する抵抗器の接続点
に対応する分割電圧が、当該スイッチング素子を経由し
てアナログ信号出力端子６２に出力される。即ち、デコ
ーダ１３に対して、デジタル信号入力端子５８〜６１よ
り入力されるデジタル信号は、Ｄ／Ａ変換されてアナロ
グ信号出力端子より出力される。なお、この場合におい
ては、デジタル信号入力端子の数が４個であるため、抵
抗分割数は、ｎ＝２4 となる。
を図３に示す。図３において、電源端子５７と接地電位
との間にはｎ（正整数）個の同一抵抗値の抵抗器１２−
１〜１２−ｎが接続されており、電源電圧はこれらの抵
抗器の接続点ならびに末端の抵抗器１２−ｎの接地点と
アナログ信号出力端子６２の間には、ｎ個のスイッチン
グ素子１１−１〜１１−ｎが挿入接続され、これらのス
イッチング素子１１−１〜１１−ｎに対する制御線がデ
コーダ１３に対して、それぞれ個別に接続されている。
デコーダ１３に対しては、デジタル信号入力端子５８〜
６１よりＤ／Ａ変換対象のデジタル信号が入力され、こ
れらのデジタル信号の論理レベルの組合わせを介して、
デコーダ１３よりスイッチング素子のオン・オフを制御
する“Ｈ”レベルまたは“Ｌ”レベル論理信号が出力さ
れる。これらのスイッチング素子がデコーダ１３の論理
信号出力を介してオンすると、対応する抵抗器の接続点
に対応する分割電圧が、当該スイッチング素子を経由し
てアナログ信号出力端子６２に出力される。即ち、デコ
ーダ１３に対して、デジタル信号入力端子５８〜６１よ
り入力されるデジタル信号は、Ｄ／Ａ変換されてアナロ
グ信号出力端子より出力される。なお、この場合におい
ては、デジタル信号入力端子の数が４個であるため、抵
抗分割数は、ｎ＝２4 となる。
【０００３】
【発明が解決しようとする課題】上述した従来のＤ／Ａ
変換器においては、所望のアナログ電圧を抽出する抵抗
分割回路としては、デジタル入力信号が８ビットの場合
には２５６個の抵抗器、４ビットの場合には１６個の抵
抗器が必要となる。従って、デジタル入力信号のビット
数が増大するな伴ない、抵抗器の数を増さなければなら
なくなり、Ｄ／Ａ変換器における抵抗器の占有するレイ
アウト面積の割合が増大してしまうという欠点がある。
変換器においては、所望のアナログ電圧を抽出する抵抗
分割回路としては、デジタル入力信号が８ビットの場合
には２５６個の抵抗器、４ビットの場合には１６個の抵
抗器が必要となる。従って、デジタル入力信号のビット
数が増大するな伴ない、抵抗器の数を増さなければなら
なくなり、Ｄ／Ａ変換器における抵抗器の占有するレイ
アウト面積の割合が増大してしまうという欠点がある。
【０００４】
【課題を解決するための手段】本発明のＤ／Ａ変換器
は、デジタル入力信号の最上位ビットの論理レベルを入
力して、Ｄ／Ａ変換用として供給される所定の基準電圧
を、高電位側の基準電圧と低電位側の基準電圧とに２分
して出力する基準電圧分割手段と、前記高電位側の基準
電圧ならびに低電位側の基準電圧を基準電圧として、前
記デジタル入力信号の次位以降のビットの論理レベルに
対応して、前記デジタル入力信号に対応するアナログ変
換信号を出力するＮビットＲストリング型Ｄ／Ａ変換器
と、を備えて構成される。
は、デジタル入力信号の最上位ビットの論理レベルを入
力して、Ｄ／Ａ変換用として供給される所定の基準電圧
を、高電位側の基準電圧と低電位側の基準電圧とに２分
して出力する基準電圧分割手段と、前記高電位側の基準
電圧ならびに低電位側の基準電圧を基準電圧として、前
記デジタル入力信号の次位以降のビットの論理レベルに
対応して、前記デジタル入力信号に対応するアナログ変
換信号を出力するＮビットＲストリング型Ｄ／Ａ変換器
と、を備えて構成される。
【０００５】なお、前記ＮビットＲストリング型Ｄ／Ａ
変換器は、３ビットＲストリング型Ｄ／Ａ変換器として
もよい。
変換器は、３ビットＲストリング型Ｄ／Ａ変換器として
もよい。
【０００６】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００７】図１は本発明の一実施例を示すブロック図
である。図１に示されるように、本実施例は、電源端子
５１、デジタル信号入力端子５２〜５５およびアナログ
信号出力端子５６に対応して、スイッチング素子１〜５
と、インバータ６と、抵抗器７〜９と、３ビットＲスト
リング型Ｄ／Ａ変換器１０とを備えて構成される。
である。図１に示されるように、本実施例は、電源端子
５１、デジタル信号入力端子５２〜５５およびアナログ
信号出力端子５６に対応して、スイッチング素子１〜５
と、インバータ６と、抵抗器７〜９と、３ビットＲスト
リング型Ｄ／Ａ変換器１０とを備えて構成される。
【０００８】図１において、電源端子５１より供給され
る電源電圧をＶDD、接地電位を０とし、デジタル信号入
力端子５２からは、デジタル信号の最上位ビットが入力
されるものとする。デジタル信号入力端子５２の入力レ
ベルが“Ｌ”レベルの時には、スイッチング素子３およ
び４がオンし、スイッチング素子１、２および５はオフ
する。この時、スイッチング素子４がオンしているの
で、スイッチング素子４および５と、３ビットＲストリ
ング型Ｄ／Ａ変換器１０との間の接続線１０２の電位は
接地電位となる。この場合、電源電圧ＶDDと接地電位と
の間の節点Ａにおける電位をＶDD／２とするためには、
電源端子５１と節点Ａとの間の合成抵抗と、節点Ａと接
地点との間の合成抵抗とが等しくなければならない。
る電源電圧をＶDD、接地電位を０とし、デジタル信号入
力端子５２からは、デジタル信号の最上位ビットが入力
されるものとする。デジタル信号入力端子５２の入力レ
ベルが“Ｌ”レベルの時には、スイッチング素子３およ
び４がオンし、スイッチング素子１、２および５はオフ
する。この時、スイッチング素子４がオンしているの
で、スイッチング素子４および５と、３ビットＲストリ
ング型Ｄ／Ａ変換器１０との間の接続線１０２の電位は
接地電位となる。この場合、電源電圧ＶDDと接地電位と
の間の節点Ａにおける電位をＶDD／２とするためには、
電源端子５１と節点Ａとの間の合成抵抗と、節点Ａと接
地点との間の合成抵抗とが等しくなければならない。
【０００９】ここで、抵抗器７および８の抵抗値をＲ7
およびＲ8 とし、３ビットＲストリング型Ｄ／Ａ変換器
１０の入力抵抗値をＲとすると、次式が与えられる。
およびＲ8 とし、３ビットＲストリング型Ｄ／Ａ変換器
１０の入力抵抗値をＲとすると、次式が与えられる。
【００１０】 Ｒ8 ＝１／（１／Ｒ＋１／Ｒ9 ） ………………… (1) この場合においては、デジタル信号入力端子５３、５４
および５５より入力される次位のデジタル信号における
“Ｈ”レベルおよび“Ｌ”レベルの論理信号に対応し
て、アナログ信号出力端子５６よりは、０から７ＶDD／
１６に至るアナログ電圧が、ＶDD／１６刻みにて出力さ
れる。この場合における、デジタル入力信号とアナログ
出力信号との関係は、図２の入出力対応表を示す図に明
示されているとうりである。図２において、デジタル信
号入力端子５２のレベルが“Ｌ”レベルの場合に対応し
て、デジタル信号入力端子５３、５４および５５より順
次入力される次位以降のデジタル入力信号のレベルに対
して、アナログ信号出力端子５６より出力される電圧レ
バルが示されている。
および５５より入力される次位のデジタル信号における
“Ｈ”レベルおよび“Ｌ”レベルの論理信号に対応し
て、アナログ信号出力端子５６よりは、０から７ＶDD／
１６に至るアナログ電圧が、ＶDD／１６刻みにて出力さ
れる。この場合における、デジタル入力信号とアナログ
出力信号との関係は、図２の入出力対応表を示す図に明
示されているとうりである。図２において、デジタル信
号入力端子５２のレベルが“Ｌ”レベルの場合に対応し
て、デジタル信号入力端子５３、５４および５５より順
次入力される次位以降のデジタル入力信号のレベルに対
して、アナログ信号出力端子５６より出力される電圧レ
バルが示されている。
【００１１】また、デジタル信号入力端子５２の入力レ
ベルが“Ｈ”レベルの時には、スイッチング素子３およ
び４がオフし、スイッチング素子１、２および５がオン
するため、スイッチング素子２と、３ビットＲストリン
グ型Ｄ／Ａ変換器１０との間の接続線１０１の電位は電
源電圧ＶDDとなり、節点Ａの電位は接地電位となる。こ
の場合においても、節点Ａの電位をＶDD／２とするため
には、電源端子５１と節点Ａの間の合成抵抗と、節点Ａ
と接地点との間の合成抵抗とが等しくなければならな
い。よって次式が与えられる。
ベルが“Ｈ”レベルの時には、スイッチング素子３およ
び４がオフし、スイッチング素子１、２および５がオン
するため、スイッチング素子２と、３ビットＲストリン
グ型Ｄ／Ａ変換器１０との間の接続線１０１の電位は電
源電圧ＶDDとなり、節点Ａの電位は接地電位となる。こ
の場合においても、節点Ａの電位をＶDD／２とするため
には、電源端子５１と節点Ａの間の合成抵抗と、節点Ａ
と接地点との間の合成抵抗とが等しくなければならな
い。よって次式が与えられる。
【００１２】 Ｒ9 ＝１／（１／Ｒ＋１／Ｒ7 ＋１／Ｒ8 ）……… (2) この場合においては、デジタル信号入力端子５３、５４
および５５より入力される次位のデジタル信号における
“Ｈ”レベルおよび“Ｌ”レベルの論理信号に対応し
て、アナログ信号出力端子５６からは、ＶDD／２から１
５ＶDD／１６に至るアナログ電圧が、ＶDD／１６刻みに
て出力される。この場合における、デジタル入力信号と
アナログ出力信号との関係は、図２の入出力対応表を示
す図に明示されているとうりで、デジタル信号入力端子
５２のレベルが“Ｈ”レベルの場合に対応して、デジタ
ル信号入力端子５３、５４および５５より順次入力され
る次位以降のデジタル入力信号のレベルに対して、アナ
ログ信号出力端子５６より出力される電圧レベルが示さ
れている。
および５５より入力される次位のデジタル信号における
“Ｈ”レベルおよび“Ｌ”レベルの論理信号に対応し
て、アナログ信号出力端子５６からは、ＶDD／２から１
５ＶDD／１６に至るアナログ電圧が、ＶDD／１６刻みに
て出力される。この場合における、デジタル入力信号と
アナログ出力信号との関係は、図２の入出力対応表を示
す図に明示されているとうりで、デジタル信号入力端子
５２のレベルが“Ｈ”レベルの場合に対応して、デジタ
ル信号入力端子５３、５４および５５より順次入力され
る次位以降のデジタル入力信号のレベルに対して、アナ
ログ信号出力端子５６より出力される電圧レベルが示さ
れている。
【００１３】この実施例の場合、４ビットのＲストリン
グ型Ｄ／Ａ変換器に比較して、３ビットのＲストリング
型Ｄ／Ａ変換器においては、回路的に抵抗器の数が半分
に削減され、デコーダに対する入力線の本数が１本削減
されるとともに、構成トランジスタ数も３ビットＲスト
リング型Ｄ／Ａ変換器の方が少ないため、全体としての
レイアウト面積も半分程度に縮小される。
グ型Ｄ／Ａ変換器に比較して、３ビットのＲストリング
型Ｄ／Ａ変換器においては、回路的に抵抗器の数が半分
に削減され、デコーダに対する入力線の本数が１本削減
されるとともに、構成トランジスタ数も３ビットＲスト
リング型Ｄ／Ａ変換器の方が少ないため、全体としての
レイアウト面積も半分程度に縮小される。
【００１４】
【発明の効果】以上説明したように、本発明は、デジタ
ル入力信号の最上位ビットの論理レベルを介して２分さ
れる高電位側と低電位側の二つ基準電圧を基準として、
デジタル入力信号の次位以降のビットを介してＤ／Ａ変
換を行うことにより、レイアウト面積を著しく縮小する
ことができるという効果がある。
ル入力信号の最上位ビットの論理レベルを介して２分さ
れる高電位側と低電位側の二つ基準電圧を基準として、
デジタル入力信号の次位以降のビットを介してＤ／Ａ変
換を行うことにより、レイアウト面積を著しく縮小する
ことができるという効果がある。
【図１】本発明の一実施例を示すブロック図である。
【図２】本実施例のデジタル信号対アナログ信号の入出
力対応表を示す図である。
力対応表を示す図である。
【図３】従来例を示すブロック図である。
１〜５、１１−１〜１１−ｎ スイッチング素子 ６ インバータ ７〜９、１２−１〜１２−ｎ 抵抗器 １０ ３ビットＲストリング型Ｄ／Ａ変換器 １３ デコーダ
Claims (2)
- 【請求項１】 デジタル入力信号の最上位ビットの論理
レベルを入力して、Ｄ／Ａ変換用として供給される所定
の基準電圧を、高電位側の基準電圧と低電位側の基準電
圧とに２分して出力する基準電圧分割手段と、前記高電
位側の基準電圧ならびに低電位側の基準電圧を基準電圧
として、前記デジタル入力信号の次位以降のビットの論
理レベルに対応して、前記デジタル入力信号に対応する
アナログ変換信号を出力するＮ（正整数）ビットＲスト
リング型Ｄ／Ａ変換器と、を備えることを特徴とするＤ
／Ａ変換器。 - 【請求項２】 前記ＮビットＲストリング型Ｄ／Ａ変換
器が３ビットＲストリング型Ｄ／Ａ変換器である請求項
１記載のＤ／Ａ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9093191A JP2680940B2 (ja) | 1991-04-23 | 1991-04-23 | Ｄ／ａ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9093191A JP2680940B2 (ja) | 1991-04-23 | 1991-04-23 | Ｄ／ａ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04323914A JPH04323914A (ja) | 1992-11-13 |
| JP2680940B2 true JP2680940B2 (ja) | 1997-11-19 |
Family
ID=14012194
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9093191A Expired - Lifetime JP2680940B2 (ja) | 1991-04-23 | 1991-04-23 | Ｄ／ａ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2680940B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100829777B1 (ko) | 2007-05-21 | 2008-05-16 | 삼성전자주식회사 | 표시 장치의 계조 전압 디코더 및 이를 포함한 디지털아날로그 변환기 |
-
1991
- 1991-04-23 JP JP9093191A patent/JP2680940B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04323914A (ja) | 1992-11-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970701 |