JPH1028056A - Ｄ／ａコンバータ - Google Patents
Ｄ／ａコンバータInfo
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- JPH1028056A JPH1028056A JP8182571A JP18257196A JPH1028056A JP H1028056 A JPH1028056 A JP H1028056A JP 8182571 A JP8182571 A JP 8182571A JP 18257196 A JP18257196 A JP 18257196A JP H1028056 A JPH1028056 A JP H1028056A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
- H03M1/0675—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy
- H03M1/0678—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy using additional components or elements, e.g. dummy components
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- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/78—Simultaneous conversion using ladder network
- H03M1/785—Simultaneous conversion using ladder network using resistors, i.e. R-2R ladders
Abstract
(57)【要約】
【課題】 切替えスイッチ回路のＭＯＳトランジスタの
オン抵抗を最適設計して優れたリニアリティを実現する
と共に、グリッチの低減を図ったＤ／Ａコンバータを提
供する。 【解決手段】 Ｒ−２Ｒラダー回路１と、その各シャン
ト抵抗の一端をディジタル入力信号の各ビットデータに
よりＶref(+)又はＶref(-)に切替え接続する切替えスイ
ッチ回路２とから構成されたＤ／Ａコンバータにおい
て、切替えスイッチ回路２は上位ビットデータの入力段
から順にＷ／Ｌ比が１／２ずつ小さくなるように設定さ
れたＭＯＳトランジスタＱ41，Ｑ42，Ｑ31a ，Ｑ32a ，
Ｑ21a ，Ｑ22a ，Ｑ11a ，Ｑ12a により構成し、ＭＳＢ
段を除く各ＭＯＳトランジスタには各段のゲート容量を
等しくするダミーゲートＭＯＳトランジスタＱ31b ，Ｑ
32b ，Ｑ21b ，Ｑ22b ，Ｑ11b ，Ｑ12b を併設した。
オン抵抗を最適設計して優れたリニアリティを実現する
と共に、グリッチの低減を図ったＤ／Ａコンバータを提
供する。 【解決手段】 Ｒ−２Ｒラダー回路１と、その各シャン
ト抵抗の一端をディジタル入力信号の各ビットデータに
よりＶref(+)又はＶref(-)に切替え接続する切替えスイ
ッチ回路２とから構成されたＤ／Ａコンバータにおい
て、切替えスイッチ回路２は上位ビットデータの入力段
から順にＷ／Ｌ比が１／２ずつ小さくなるように設定さ
れたＭＯＳトランジスタＱ41，Ｑ42，Ｑ31a ，Ｑ32a ，
Ｑ21a ，Ｑ22a ，Ｑ11a ，Ｑ12a により構成し、ＭＳＢ
段を除く各ＭＯＳトランジスタには各段のゲート容量を
等しくするダミーゲートＭＯＳトランジスタＱ31b ，Ｑ
32b ，Ｑ21b ，Ｑ22b ，Ｑ11b ，Ｑ12b を併設した。
Description
【０００１】
【発明の属する技術分野】この発明は、Ｒ−２Ｒラダー
回路を用いたＤ／Ａコンバータに関する。
回路を用いたＤ／Ａコンバータに関する。
【０００２】
【従来の技術】従来より、半導体ＬＳＩに用いられるＤ
／Ａコンバータとして、図５に示すような、シリーズ抵
抗Ｒとシャント抵抗２ＲからなるＲ−２Ｒラダー回路１
を用いたものが知られている。図は４ビットの場合を示
しており、シリーズ抵抗Ｒの最上位ビット（ＭＳＢ）側
の端子がアナログ出力ＡOUT の端子であり、各シャント
抵抗２Ｒの一方の端子Ｎ１〜Ｎ４はそれぞれ、ディジタ
ル入力の各ビットデータＩＮ１〜ＩＮ４により制御され
る切替えスイッチ回路２を介して、正側の第１基準電位
Ｖref(+)又は負側の第２基準電位Ｖref(-)に切替え接続
されるようになっている。
／Ａコンバータとして、図５に示すような、シリーズ抵
抗Ｒとシャント抵抗２ＲからなるＲ−２Ｒラダー回路１
を用いたものが知られている。図は４ビットの場合を示
しており、シリーズ抵抗Ｒの最上位ビット（ＭＳＢ）側
の端子がアナログ出力ＡOUT の端子であり、各シャント
抵抗２Ｒの一方の端子Ｎ１〜Ｎ４はそれぞれ、ディジタ
ル入力の各ビットデータＩＮ１〜ＩＮ４により制御され
る切替えスイッチ回路２を介して、正側の第１基準電位
Ｖref(+)又は負側の第２基準電位Ｖref(-)に切替え接続
されるようになっている。
【０００３】切替えスイッチ回路２は、各シャント抵抗
２Ｒの端子Ｎ１〜Ｎ４とＶref(+)端子の間に介挿された
ＭＯＳトランジスタＱ11〜Ｑ41、及び端子Ｎ１〜Ｎ４と
Ｖref(-)端子の間に介挿されたＭＯＳトランジスタＱ12
〜Ｑ42により構成される。これらは、エンハンスメント
型のｎチャネルＭＯＳトランジスタであり、入力ビット
データＩＮ１〜ＩＮ４をそれぞれ２段のインバータＩ11
〜Ｉ41，Ｉ12〜Ｉ42を通して作られる互いに逆相の信号
により選択的にオンオフ制御される。シリーズ抵抗Ｒの
最下位ビット（ＬＳＢ）側端子は、２Ｒを介して負側の
基準電位Ｖref(-)に接続されるが、ここにはＭＯＳトラ
ンジスタＱ11，Ｑ12のオン抵抗を考慮して抵抗バランス
をとるために、常時オン状態にバイアスされたｎチャネ
ルＭＯＳトランジスタＱ5 が設けられている。
２Ｒの端子Ｎ１〜Ｎ４とＶref(+)端子の間に介挿された
ＭＯＳトランジスタＱ11〜Ｑ41、及び端子Ｎ１〜Ｎ４と
Ｖref(-)端子の間に介挿されたＭＯＳトランジスタＱ12
〜Ｑ42により構成される。これらは、エンハンスメント
型のｎチャネルＭＯＳトランジスタであり、入力ビット
データＩＮ１〜ＩＮ４をそれぞれ２段のインバータＩ11
〜Ｉ41，Ｉ12〜Ｉ42を通して作られる互いに逆相の信号
により選択的にオンオフ制御される。シリーズ抵抗Ｒの
最下位ビット（ＬＳＢ）側端子は、２Ｒを介して負側の
基準電位Ｖref(-)に接続されるが、ここにはＭＯＳトラ
ンジスタＱ11，Ｑ12のオン抵抗を考慮して抵抗バランス
をとるために、常時オン状態にバイアスされたｎチャネ
ルＭＯＳトランジスタＱ5 が設けられている。
【０００４】このＤ／Ａコンバータの動作原理は良く知
られており、下記数１に従ってアナログ出力電圧が得ら
れる。
られており、下記数１に従ってアナログ出力電圧が得ら
れる。
【０００５】
【数１】
【０００６】
【発明が解決しようとする課題】上述した従来のＤ／Ａ
コンバータには、特に素子を微細化したときに切替えス
イッチ回路２のＭＯＳトランジスタのオン抵抗により、
Ｒ−２Ｒラダー回路の抵抗バランスが崩れて、変換特性
のリニアリティが悪化するという問題がある。優れたリ
ニアリティを得るためには、オン抵抗を無視できるＭＯ
Ｓトランジスタを用いることが理想的であるが、そのた
めにはチャネル幅の広い大きな面積のＭＯＳトランジス
タを必要とする。これは、ＬＳＩの高集積化を損なうこ
とになり、またゲート容量が大きくなるために切替えス
イッチとしての高速性能を損なうことになる。
コンバータには、特に素子を微細化したときに切替えス
イッチ回路２のＭＯＳトランジスタのオン抵抗により、
Ｒ−２Ｒラダー回路の抵抗バランスが崩れて、変換特性
のリニアリティが悪化するという問題がある。優れたリ
ニアリティを得るためには、オン抵抗を無視できるＭＯ
Ｓトランジスタを用いることが理想的であるが、そのた
めにはチャネル幅の広い大きな面積のＭＯＳトランジス
タを必要とする。これは、ＬＳＩの高集積化を損なうこ
とになり、またゲート容量が大きくなるために切替えス
イッチとしての高速性能を損なうことになる。
【０００７】ＭＯＳトランジスタのオン抵抗を予め考慮
に入れてシャント抵抗２Ｒを設計できれば、Ｒ−２Ｒ回
路１の抵抗バランスをとる上で好ましい。しかし、抵抗
素子のみでＲ−２Ｒラダー回路１の１／２の抵抗比を正
確に出すことは抵抗素子のパターン寸法を１／２にする
ことで容易であるが、これにＭＯＳトランジスタのオン
抵抗を含めて正確な抵抗比１／２を実現することは設計
上難しい。
に入れてシャント抵抗２Ｒを設計できれば、Ｒ−２Ｒ回
路１の抵抗バランスをとる上で好ましい。しかし、抵抗
素子のみでＲ−２Ｒラダー回路１の１／２の抵抗比を正
確に出すことは抵抗素子のパターン寸法を１／２にする
ことで容易であるが、これにＭＯＳトランジスタのオン
抵抗を含めて正確な抵抗比１／２を実現することは設計
上難しい。
【０００８】また、切替えスイッチ回路を構成するＭＯ
Ｓトランジスタの動作速度にばらつきがあると、切替え
タイミングのズレによって出力電圧波形にグリッチと呼
ばれるヒゲ状の電圧パルスが発生するという問題もあ
る。
Ｓトランジスタの動作速度にばらつきがあると、切替え
タイミングのズレによって出力電圧波形にグリッチと呼
ばれるヒゲ状の電圧パルスが発生するという問題もあ
る。
【０００９】この発明は、上記事情を考慮してなされた
もので、切替えスイッチ回路のＭＯＳトランジスタのオ
ン抵抗を最適設計して優れたリニアリティを実現すると
共に、グリッチの低減を図ったＤ／Ａコンバータを提供
することを目的としている。
もので、切替えスイッチ回路のＭＯＳトランジスタのオ
ン抵抗を最適設計して優れたリニアリティを実現すると
共に、グリッチの低減を図ったＤ／Ａコンバータを提供
することを目的としている。
【００１０】
【課題を解決するための手段】この発明は、Ｒ−２Ｒラ
ダー回路と、このラダー回路の各シャント抵抗の一端を
ディジタル入力信号の各ビットデータによりそれぞれ正
側の第１基準電位又は負側の第２基準電位に切替え接続
する切替えスイッチ回路とから構成されたＤ／Ａコンバ
ータにおいて、前記切替えスイッチ回路は上位ビットデ
ータの入力段から順にチャネル幅Ｗとチャネル長Ｌの比
Ｗ／Ｌが１／２ずつ小さくなるように設定されたＭＯＳ
トランジスタにより構成され、かつ最上位ビットデータ
が入るＭＯＳトランジスタを除く各ＭＯＳトランジスタ
には各ビットデータ段のゲート容量を等しくするダミー
ゲートが併設されていることを特徴としている。
ダー回路と、このラダー回路の各シャント抵抗の一端を
ディジタル入力信号の各ビットデータによりそれぞれ正
側の第１基準電位又は負側の第２基準電位に切替え接続
する切替えスイッチ回路とから構成されたＤ／Ａコンバ
ータにおいて、前記切替えスイッチ回路は上位ビットデ
ータの入力段から順にチャネル幅Ｗとチャネル長Ｌの比
Ｗ／Ｌが１／２ずつ小さくなるように設定されたＭＯＳ
トランジスタにより構成され、かつ最上位ビットデータ
が入るＭＯＳトランジスタを除く各ＭＯＳトランジスタ
には各ビットデータ段のゲート容量を等しくするダミー
ゲートが併設されていることを特徴としている。
【００１１】この発明によれば、切替えスイッチ回路の
ＭＯＳトランジスタのＷ／Ｌを下位ビットに行くにつれ
て１／２ずつ小さくすることにより、Ｒ−２Ｒ回路の抵
抗バランスがとれて、各段のシャント抵抗２Ｒに流れる
電流は下位ビットに行くにつれて１／２ずつ小さくなる
という関係が得られる。これにより、ＭＯＳトランジス
タのオン抵抗が無視できない場合にも、優れたリニアリ
ティを得ることができる。
ＭＯＳトランジスタのＷ／Ｌを下位ビットに行くにつれ
て１／２ずつ小さくすることにより、Ｒ−２Ｒ回路の抵
抗バランスがとれて、各段のシャント抵抗２Ｒに流れる
電流は下位ビットに行くにつれて１／２ずつ小さくなる
という関係が得られる。これにより、ＭＯＳトランジス
タのオン抵抗が無視できない場合にも、優れたリニアリ
ティを得ることができる。
【００１２】また、ＭＯＳトランジスタの寸法を各ビッ
トデータ段で異ならせると、各ビットデータ段でスイッ
チング動作速度が異なり、このままではグリッチの原因
となる。この発明においては、ＭＳＢ段を除く各段のＭ
ＯＳトランジスタに、全てのビットデータ段のゲート容
量が等しくなるようなダミーゲートを併設しているか
ら、切替え動作速度が均一になり、入力データ切替え時
のグリッチ発生を防止することができる。
トデータ段で異ならせると、各ビットデータ段でスイッ
チング動作速度が異なり、このままではグリッチの原因
となる。この発明においては、ＭＳＢ段を除く各段のＭ
ＯＳトランジスタに、全てのビットデータ段のゲート容
量が等しくなるようなダミーゲートを併設しているか
ら、切替え動作速度が均一になり、入力データ切替え時
のグリッチ発生を防止することができる。
【００１３】
【発明の実施の形態】以下、図面を参照して、この発明
の実施例を説明する。図１は、この発明の一実施例によ
る半導体ＬＳＩ内のＤ／Ａコンバータの等価回路であ
る。このＤ／Ａコンバータは基本的に従来と同様、Ｒ−
２Ｒラダー回路１と切替えスイッチ回路２により構成さ
れる。なお図５と対応する部分には図５と同一符号を付
してある。
の実施例を説明する。図１は、この発明の一実施例によ
る半導体ＬＳＩ内のＤ／Ａコンバータの等価回路であ
る。このＤ／Ａコンバータは基本的に従来と同様、Ｒ−
２Ｒラダー回路１と切替えスイッチ回路２により構成さ
れる。なお図５と対応する部分には図５と同一符号を付
してある。
【００１４】この実施例においては、切替えスイッチ回
路２の構成が従来と異なる。正側の第１基準電位である
Ｖref(+)側のＭＯＳトランジスタＱ41，Ｑ31a ，Ｑ21a
，Ｑ11a に着目すると、チャネル幅Ｗとチャネル長Ｌ
の比Ｗ／ＬがＭＳＢ側から順次１／２ずつ小さくなるよ
うに設計されている。負側の第２基準電位であるＶref
(-)側のＭＯＳトランジスタＱ42，Ｑ32a ，Ｑ22a ，Ｑ1
2aについても、同様の寸法関係に設定される。
路２の構成が従来と異なる。正側の第１基準電位である
Ｖref(+)側のＭＯＳトランジスタＱ41，Ｑ31a ，Ｑ21a
，Ｑ11a に着目すると、チャネル幅Ｗとチャネル長Ｌ
の比Ｗ／ＬがＭＳＢ側から順次１／２ずつ小さくなるよ
うに設計されている。負側の第２基準電位であるＶref
(-)側のＭＯＳトランジスタＱ42，Ｑ32a ，Ｑ22a ，Ｑ1
2aについても、同様の寸法関係に設定される。
【００１５】また、切替え回路２の素子寸法を各ビット
データ段で異ならせたことに対応して、ＭＳＢ段を除く
ビットデータ段のＶref(+)側のＭＯＳトランジスタＱ31
a ，Ｑ21a ，Ｑ11a に対してそれぞれ、それらのゲート
容量をＭＳＢ段のＭＯＳトランジスタＱ41と等しくする
ためのダミーゲートとして、ＭＯＳトランジスタＱ31a
，Ｑ21a ，Ｑ11a とそれぞれゲートが共通駆動される
ＭＯＳトランジスタＱ31b ，Ｑ21b ，Ｑ11b を併設して
いる。Ｖref(-)側のＭＯＳトランジスタＱ32a ，Ｑ22a
，Ｑ12a に対してもそれぞれ、それらのゲート容量を
ＭＳＢ段のＭＯＳトランジスタＱ42と等しくするための
ダミーゲートとしてＭＯＳトランジスタＱ32b ，Ｑ22b
，Ｑ12b を併設している。
データ段で異ならせたことに対応して、ＭＳＢ段を除く
ビットデータ段のＶref(+)側のＭＯＳトランジスタＱ31
a ，Ｑ21a ，Ｑ11a に対してそれぞれ、それらのゲート
容量をＭＳＢ段のＭＯＳトランジスタＱ41と等しくする
ためのダミーゲートとして、ＭＯＳトランジスタＱ31a
，Ｑ21a ，Ｑ11a とそれぞれゲートが共通駆動される
ＭＯＳトランジスタＱ31b ，Ｑ21b ，Ｑ11b を併設して
いる。Ｖref(-)側のＭＯＳトランジスタＱ32a ，Ｑ22a
，Ｑ12a に対してもそれぞれ、それらのゲート容量を
ＭＳＢ段のＭＯＳトランジスタＱ42と等しくするための
ダミーゲートとしてＭＯＳトランジスタＱ32b ，Ｑ22b
，Ｑ12b を併設している。
【００１６】図２は、Ｖref(+)側のＭＯＳトランジスタ
Ｑ41，Ｑ31a ，Ｑ21a ，Ｑ11a 、及びダミーゲートとし
てのＭＯＳトランジスタＱ31b ，Ｑ21b ，Ｑ11b の素子
パターン例を示す。図の例は、ＭＯＳトランジスタＱ4
1，Ｑ31a ，Ｑ21a ，Ｑ11a について、斜線で示すゲー
トの幅（ほぼチャネル長Ｌに等しい）を一定として、チ
ャネル幅を下位ビットに行くにつれて順次１／２にした
場合を示している。即ち、実効チャネル幅Ｗ／８を１単
位とするセルトランジスタを、Ｑ41は８個、Ｑ31a は４
個、Ｑ21a は２個、Ｑ11a は１個それぞれレイアウトし
て構成され、ＭＯＳトランジスタＱ41のチャネル幅Ｗに
対して、ＭＯＳトランジスタＱ31a ，Ｑ21a ，Ｑ11a の
チャネル幅はそれぞれ、Ｗ／２，Ｗ／４，Ｗ／８に設定
される。
Ｑ41，Ｑ31a ，Ｑ21a ，Ｑ11a 、及びダミーゲートとし
てのＭＯＳトランジスタＱ31b ，Ｑ21b ，Ｑ11b の素子
パターン例を示す。図の例は、ＭＯＳトランジスタＱ4
1，Ｑ31a ，Ｑ21a ，Ｑ11a について、斜線で示すゲー
トの幅（ほぼチャネル長Ｌに等しい）を一定として、チ
ャネル幅を下位ビットに行くにつれて順次１／２にした
場合を示している。即ち、実効チャネル幅Ｗ／８を１単
位とするセルトランジスタを、Ｑ41は８個、Ｑ31a は４
個、Ｑ21a は２個、Ｑ11a は１個それぞれレイアウトし
て構成され、ＭＯＳトランジスタＱ41のチャネル幅Ｗに
対して、ＭＯＳトランジスタＱ31a ，Ｑ21a ，Ｑ11a の
チャネル幅はそれぞれ、Ｗ／２，Ｗ／４，Ｗ／８に設定
される。
【００１７】同様にして、ＭＯＳトランジスタＱ31a ，
Ｑ21a ，Ｑ11a にゲートを共通にして併設されるダミー
ゲートとしてのＭＯＳトランジスタＱ31b ，Ｑ21b ，Ｑ
11bは、単位セルトランジスタをそれぞれ４個，６個，
７個により構成して、それぞれ実効チャネル幅がＷ／
２，３Ｗ／４，７Ｗ／８となるように設定して、各ビッ
ト段のスイッチ素子としてのゲート面積を等しくしてい
る。ダミーゲートとしてのＭＯＳトランジスタＱ31b ，
Ｑ21b ，Ｑ11b のソース、ドレインは、負荷容量として
の安定性のために一方をＶref(+)に接続し、電流は流す
必要がないため他方をオープンとしている。
Ｑ21a ，Ｑ11a にゲートを共通にして併設されるダミー
ゲートとしてのＭＯＳトランジスタＱ31b ，Ｑ21b ，Ｑ
11bは、単位セルトランジスタをそれぞれ４個，６個，
７個により構成して、それぞれ実効チャネル幅がＷ／
２，３Ｗ／４，７Ｗ／８となるように設定して、各ビッ
ト段のスイッチ素子としてのゲート面積を等しくしてい
る。ダミーゲートとしてのＭＯＳトランジスタＱ31b ，
Ｑ21b ，Ｑ11b のソース、ドレインは、負荷容量として
の安定性のために一方をＶref(+)に接続し、電流は流す
必要がないため他方をオープンとしている。
【００１８】Ｖref(-)側についても、同様に、ＭＯＳト
ランジスタＱ42のチャネル幅をＷとして、ＭＯＳトラン
ジスタＱ32a ，Ｑ22a ，Ｑ12a のチャネル幅をそれぞ
れ、Ｗ／２，Ｗ／４，Ｗ／８に設定し、ダミーゲートと
してのＭＯＳトランジスタＱ32b ，Ｑ22b ，Ｑ12b のチ
ャネル幅をそれぞれ、Ｗ／２，３Ｗ／４，７Ｗ／８に設
定して、図２と同様のパターンとする。ＭＯＳトランジ
スタＱ5 も省略したが、これはＭＯＳトランジスタＱ11
a 及びＱ12a と同じにする。
ランジスタＱ42のチャネル幅をＷとして、ＭＯＳトラン
ジスタＱ32a ，Ｑ22a ，Ｑ12a のチャネル幅をそれぞ
れ、Ｗ／２，Ｗ／４，Ｗ／８に設定し、ダミーゲートと
してのＭＯＳトランジスタＱ32b ，Ｑ22b ，Ｑ12b のチ
ャネル幅をそれぞれ、Ｗ／２，３Ｗ／４，７Ｗ／８に設
定して、図２と同様のパターンとする。ＭＯＳトランジ
スタＱ5 も省略したが、これはＭＯＳトランジスタＱ11
a 及びＱ12a と同じにする。
【００１９】良く知られているように、ＭＯＳトランジ
スタのオン抵抗はＷ／Ｌ比に逆比例する。従ってこの実
施例のＤ／Ａコンバータでは、Ｖref(+)側のＭＯＳトラ
ンジスタＱ41，Ｑ31a ，Ｑ21a ，Ｑ11a に着目すると、
この順にオン抵抗が２倍ずつ大きくなる関係にある。Ｖ
ref(-)側についても、同様である。これにより、Ｒ−２
Ｒ回路１の抵抗バランスがとれて優れたリニアリティが
得られることを、図３及び図４を用いて説明する。
スタのオン抵抗はＷ／Ｌ比に逆比例する。従ってこの実
施例のＤ／Ａコンバータでは、Ｖref(+)側のＭＯＳトラ
ンジスタＱ41，Ｑ31a ，Ｑ21a ，Ｑ11a に着目すると、
この順にオン抵抗が２倍ずつ大きくなる関係にある。Ｖ
ref(-)側についても、同様である。これにより、Ｒ−２
Ｒ回路１の抵抗バランスがとれて優れたリニアリティが
得られることを、図３及び図４を用いて説明する。
【００２０】図３は、実施例のＤ／Ａコンバータについ
て、各ビットデータ段のＶref(+)側及びＶref(-)側のＭ
ＯＳトランジスタをそれぞれ一つのスイッチＳＷ１〜Ｓ
Ｗ４で示し、各シャント抵抗２Ｒには各スイッチを構成
するＭＯＳトランジスタのオン抵抗ｒ1 ，ｒ2 ，ｒ3 ，
ｒ4 ，ｒ5 が入ることを示している。シリーズ抵抗Ｒの
各段ノードをＮ11〜Ｎ14として、先ずＬＳＢ側のノード
Ｎ11から下方を見た回路が図４（ａ）のように並列にな
ったとき、このノードＮ11からの電流分配が１／２にな
るためには、ｒ4 ＝ｒ5 ＝ｒであることが必要である。
この条件を満たすとき、図４（ａ）は、図４（ｂ）と等
価になる。次に、ノードＮ12から下方を見た回路が並列
になったときは図４（ｃ）となり、このノードＮ12から
の電流分配が同様に１／２になるためには、ｒ3 ＝ｒ／
２であることが必要である。この条件を持たすとき、図
４（ｃ）は、図４（ｄ）と等価になる。同様に、ノード
Ｎ13から下方を見た回路が並列になると図４（ｅ）とな
り、ここでの電流分配が１／２になる条件は、ｒ2 ＝ｒ
／４であり、この条件で図４（ｅ）は図４（ｆ）と等価
になる。
て、各ビットデータ段のＶref(+)側及びＶref(-)側のＭ
ＯＳトランジスタをそれぞれ一つのスイッチＳＷ１〜Ｓ
Ｗ４で示し、各シャント抵抗２Ｒには各スイッチを構成
するＭＯＳトランジスタのオン抵抗ｒ1 ，ｒ2 ，ｒ3 ，
ｒ4 ，ｒ5 が入ることを示している。シリーズ抵抗Ｒの
各段ノードをＮ11〜Ｎ14として、先ずＬＳＢ側のノード
Ｎ11から下方を見た回路が図４（ａ）のように並列にな
ったとき、このノードＮ11からの電流分配が１／２にな
るためには、ｒ4 ＝ｒ5 ＝ｒであることが必要である。
この条件を満たすとき、図４（ａ）は、図４（ｂ）と等
価になる。次に、ノードＮ12から下方を見た回路が並列
になったときは図４（ｃ）となり、このノードＮ12から
の電流分配が同様に１／２になるためには、ｒ3 ＝ｒ／
２であることが必要である。この条件を持たすとき、図
４（ｃ）は、図４（ｄ）と等価になる。同様に、ノード
Ｎ13から下方を見た回路が並列になると図４（ｅ）とな
り、ここでの電流分配が１／２になる条件は、ｒ2 ＝ｒ
／４であり、この条件で図４（ｅ）は図４（ｆ）と等価
になる。
【００２１】従って、ｒ5 ＝ｒ4 ＝２ｒ3 ＝４ｒ2 ＝８
ｒ1 なる関係を満たすとき、即ち前述したＭＯＳトラン
ジスタの寸法関係を満たすときに、Ｒ−２Ｒ回路１は、
ＭＯＳトランジスタのオン抵抗により抵抗比１／２から
ずれているにも拘らず、シリーズ抵抗Ｒの各ノードで電
流を１／２ずつ分配するための抵抗バランスがとれるこ
とになる。具体的に例えば、入力コード［０１００］の
ときの等価回路から出力電圧ＡOUT を求めると、ＡOUT
＝｛Ｖref(+)−Ｖref(-)｝／４となることが容易に確認
できる。他のコード入力の場合も同様に理想的な出力が
得られ、優れたリニアリティが得られることになる。
ｒ1 なる関係を満たすとき、即ち前述したＭＯＳトラン
ジスタの寸法関係を満たすときに、Ｒ−２Ｒ回路１は、
ＭＯＳトランジスタのオン抵抗により抵抗比１／２から
ずれているにも拘らず、シリーズ抵抗Ｒの各ノードで電
流を１／２ずつ分配するための抵抗バランスがとれるこ
とになる。具体的に例えば、入力コード［０１００］の
ときの等価回路から出力電圧ＡOUT を求めると、ＡOUT
＝｛Ｖref(+)−Ｖref(-)｝／４となることが容易に確認
できる。他のコード入力の場合も同様に理想的な出力が
得られ、優れたリニアリティが得られることになる。
【００２２】またこの実施例では、ＭＳＢ段を除いてダ
ミーゲートを設けて、各ビット段のゲート容量を等しく
しており、更に各ビットデータ段のＭＯＳトランジスタ
のチャネル長を等しく設定しているため、各ビットデー
タ段のスイッチング動作速度が一定になり、切替え時の
グリッチ発生が防止されて、優れた出力特性が得られ
る。
ミーゲートを設けて、各ビット段のゲート容量を等しく
しており、更に各ビットデータ段のＭＯＳトランジスタ
のチャネル長を等しく設定しているため、各ビットデー
タ段のスイッチング動作速度が一定になり、切替え時の
グリッチ発生が防止されて、優れた出力特性が得られ
る。
【００２３】
【発明の効果】以上述べたようにこの発明によれば、上
位ビットから順にチャネル幅Ｗとチャネル長Ｌの比Ｗ／
Ｌが１／２ずつ小さくなるように設定されたＭＯＳトラ
ンジスタにより切替えスイッチ回路を構成し、かつＭＳ
Ｂデータが入るＭＯＳトランジスタを除く各ＭＯＳトラ
ンジスタにはそれぞれ同じゲート容量を持つダミーゲー
トを併設することによって、Ｒ−２Ｒラダー回路の抵抗
バランスを確保して優れたリニアリティを実現すると共
に、グリッチの低減を図ったＤ／Ａコンバータを得るこ
とができる。
位ビットから順にチャネル幅Ｗとチャネル長Ｌの比Ｗ／
Ｌが１／２ずつ小さくなるように設定されたＭＯＳトラ
ンジスタにより切替えスイッチ回路を構成し、かつＭＳ
Ｂデータが入るＭＯＳトランジスタを除く各ＭＯＳトラ
ンジスタにはそれぞれ同じゲート容量を持つダミーゲー
トを併設することによって、Ｒ−２Ｒラダー回路の抵抗
バランスを確保して優れたリニアリティを実現すると共
に、グリッチの低減を図ったＤ／Ａコンバータを得るこ
とができる。
【図１】 この発明の一実施例によるＤ／Ａコンバータ
を示す。
を示す。
【図２】 同実施例の要部ＭＯＳトランジスタのパター
ンを示す。
ンを示す。
【図３】 同実施例のＤ／Ａコンバータを書き換えた等
価回路を示す。
価回路を示す。
【図４】 図３の回路の抵抗バランス条件を説明するた
めの図である。
めの図である。
【図５】 従来のＤ／Ａコンバータを示す。
１…Ｒ−２Ｒラダー回路、２…切替えスイッチ回路、Ｑ
41，Ｑ31a ，Ｑ21a ，Ｑ11a ，Ｑ42，Ｑ32a ，Ｑ22a ，
Ｑ12a …ＭＯＳトランジスタ（スイッチ素子）、Ｑ31b
，Ｑ21b ，Ｑ11b ，Ｑ32b ，Ｑ22b ，Ｑ12b …ＭＯＳ
トランジスタ（ダミーゲート）、Ｖref(+)…第１基準電
位、Ｖref(-)…第２基準電位。
41，Ｑ31a ，Ｑ21a ，Ｑ11a ，Ｑ42，Ｑ32a ，Ｑ22a ，
Ｑ12a …ＭＯＳトランジスタ（スイッチ素子）、Ｑ31b
，Ｑ21b ，Ｑ11b ，Ｑ32b ，Ｑ22b ，Ｑ12b …ＭＯＳ
トランジスタ（ダミーゲート）、Ｖref(+)…第１基準電
位、Ｖref(-)…第２基準電位。
Claims (1)
- 【請求項１】 Ｒ−２Ｒラダー回路と、このラダー回路
の各シャント抵抗の一端をディジタル入力信号の各ビッ
トデータによりそれぞれ正側の第１基準電位又は負側の
第２基準電位に切替え接続する切替えスイッチ回路とか
ら構成されたＤ／Ａコンバータにおいて、 前記切替えスイッチ回路は上位ビットデータの入力段か
ら順にチャネル幅Ｗとチャネル長Ｌの比Ｗ／Ｌが１／２
ずつ小さくなるように設定されたＭＯＳトランジスタに
より構成され、かつ最上位ビットデータが入るＭＯＳト
ランジスタを除く各ＭＯＳトランジスタには各ビットデ
ータ段のゲート容量を等しくするダミーゲートが併設さ
れていることを特徴とするＤ／Ａコンバータ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8182571A JPH1028056A (ja) | 1996-07-11 | 1996-07-11 | Ｄ／ａコンバータ |
| TW086109693A TW344174B (en) | 1996-07-11 | 1997-07-09 | Digital-to-analog converter |
| US08/891,121 US5894281A (en) | 1996-07-11 | 1997-07-10 | Digital-to-analog converter utilizing MOS transistor switching circuit with accompanying dummy gates to set same effective gate capacitance |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8182571A JPH1028056A (ja) | 1996-07-11 | 1996-07-11 | Ｄ／ａコンバータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1028056A true JPH1028056A (ja) | 1998-01-27 |
Family
ID=16120611
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8182571A Pending JPH1028056A (ja) | 1996-07-11 | 1996-07-11 | Ｄ／ａコンバータ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5894281A (ja) |
| JP (1) | JPH1028056A (ja) |
| TW (1) | TW344174B (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1249922C (zh) * | 1998-08-28 | 2006-04-05 | 松下电器产业株式会社 | 开关稳压器及应用它的lsi系统 |
| US6317069B1 (en) * | 1999-05-06 | 2001-11-13 | Texas Instruments Incorporated | Digital-to-analog converter employing binary-weighted transistor array |
| TW521223B (en) | 1999-05-17 | 2003-02-21 | Semiconductor Energy Lab | D/A conversion circuit and semiconductor device |
| JP3514719B2 (ja) * | 2000-09-14 | 2004-03-31 | シャープ株式会社 | Ｄ／ａ変換回路およびそれを用いた画像表示装置 |
| JP3807321B2 (ja) * | 2002-02-08 | 2006-08-09 | セイコーエプソン株式会社 | 基準電圧発生回路、表示駆動回路、表示装置及び基準電圧発生方法 |
| JP3661651B2 (ja) * | 2002-02-08 | 2005-06-15 | セイコーエプソン株式会社 | 基準電圧発生回路、表示駆動回路及び表示装置 |
| KR100831359B1 (ko) * | 2003-01-23 | 2008-05-21 | 삼성전자주식회사 | 스큐 및 글리치가 적은 디지털 아날로그 변환장치 |
| KR100778756B1 (ko) | 2005-03-03 | 2007-11-27 | 엘지전자 주식회사 | 커런트 스티어링 ｄａｃ의 단위 커런트 셀을 구동하기 위한디글리치 회로 |
| JP2009123926A (ja) * | 2007-11-15 | 2009-06-04 | Seiko Epson Corp | 基準電圧発生回路、ａｄ変換器、ｄａ変換器、および画像処理装置 |
| JP6521219B2 (ja) * | 2015-01-19 | 2019-05-29 | セイコーエプソン株式会社 | Ｄ／ａ変換回路、発振器、電子機器及び移動体 |
| US10496115B2 (en) | 2017-07-03 | 2019-12-03 | Macronix International Co., Ltd. | Fast transient response voltage regulator with predictive loading |
| US10860043B2 (en) | 2017-07-24 | 2020-12-08 | Macronix International Co., Ltd. | Fast transient response voltage regulator with pre-boosting |
| US10128865B1 (en) | 2017-07-25 | 2018-11-13 | Macronix International Co., Ltd. | Two stage digital-to-analog converter |
| CN115296671B (zh) * | 2022-10-09 | 2022-12-20 | 湖南毂梁微电子有限公司 | 混合结构的数模转换电路 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4055773A (en) * | 1975-12-22 | 1977-10-25 | Precision Monolithics, Inc. | Multistage electrical ladder for decrementing a signal into a plurality of weighted signals |
| US4384274A (en) * | 1979-06-22 | 1983-05-17 | American Microsystems, Inc. | Current mirror digital to analog converter |
| DE3145889A1 (de) * | 1981-11-19 | 1983-05-26 | Siemens AG, 1000 Berlin und 8000 München | Integrierbarer digital/analog-wandler |
| US4752703A (en) * | 1987-04-23 | 1988-06-21 | Industrial Technology Research Institute | Current source polarity switching circuit |
| US4833473A (en) * | 1987-10-05 | 1989-05-23 | Harris Semiconductor Patents, Inc. | Digital to analog converter with switch function compensation |
| US5008671A (en) * | 1988-06-27 | 1991-04-16 | Analog Devices, Incorporated | High-speed digital-to-analog converter with BiMOS cell structure |
| US4942397A (en) * | 1988-07-26 | 1990-07-17 | Signal Processing Technologies, Inc. | Elimination of linearity superposition error in digital-to-analog converters |
| US5455582A (en) * | 1992-12-17 | 1995-10-03 | Ulsi Technology, Inc. | Digital to analog converter employing R-2R ladders with substituted shunt arms |
| US5373294A (en) * | 1993-07-12 | 1994-12-13 | Nec Electronics, Inc. | Current switch for a high speed DAC |
| US5446457A (en) * | 1994-02-16 | 1995-08-29 | Sgs-Thomson Microelectronics, Inc. | Current-summing digital-to-analog converter with binarily weighted current sources |
| US5684481A (en) * | 1994-03-18 | 1997-11-04 | Analog Devices | Rail-to-rail DAC drive circuit |
-
1996
- 1996-07-11 JP JP8182571A patent/JPH1028056A/ja active Pending
-
1997
- 1997-07-09 TW TW086109693A patent/TW344174B/zh not_active IP Right Cessation
- 1997-07-10 US US08/891,121 patent/US5894281A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| TW344174B (en) | 1998-11-01 |
| US5894281A (en) | 1999-04-13 |
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