KR20020064321A - 디지털/아날로그 변환기 - Google Patents

Abstract

저항의 수를 많게 하는 일이 없이 피변환 데이터를 다 비트화하는 것이 가능한 저항 스트링형 D/A 변환기가 제공된다. 피변환 데이터의 상위 4비트가 디코더(1)에 인가되고, 하위 4비트가 반전회로(2)를 통해 디코더(3)에 인가된다. 디코더(1)는 상위 4비트를 복호하고, 그 복호 결과에 따라 FET(F0∼F15) 중 어느 하나를 온으로 한다. 이것에 의해 직렬 접속된 저항(r0∼r15)의 접속점의 전압 중 하나가 선택되어 연산 증폭기(6)에 인가된다. 마찬가지로, 피변환 데이터의 하위 4비트에 대응하는 전압이 연산 증폭기(7)에 인가된다. 그리고, 연산 증폭기(7)의 출력이 저항(ra, rb)에 의해 1/16이 되고, 이 전압이 연산 증폭기(6)에 인가되는 전압과 가산되어 피변환 데이터에 대응하는 아날로그 전압이 얻어진다.

Description

디지털/아날로그 변환기{DIGITAL-TO-ANALOG CONVERTER}

저항 스트링형의 D/A 변환기는 동일 저항치의 저항을 직렬로 접속하여, 각 저항의 접속점의 전압을 피변환 데이터에 대응하는 아날로그 전압으로서 출력하기 때문에, 피변환 데이터의 비트수가 커지면 저항의 수도 지극히 많아진다. 이 때문에, 특히 반도체 집적회로가 좁은 칩 내에 저항 스트링형의 D/A 변환기를 작성하는 경우에는 저항에 의한 점유면적이 커져 지극히 바람직하지 못하고, 비트수에 의해서는 작성 불가능하게 된다.

본 발명은 이와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 그 목적은 저항의 수를 다수 사용하지 않고도 피변환 데이터를 다(多) 비트화 하는 것이 가능한 D/A 변환기를 제공하는 것이다.

본 발명은 저항 스트링형 디지털/아날로그(이하, D/A라 함) 변환기에 관한 것이다.

도 1은 본 발명의 제1 실시형태에 따른 디지털/아날로그 변환기의 구성을 나타내는 블록도,

도 2는 상기 실시형태의 변환 특성을 나타내는 특성도,

도 3은 본 발명의 제2 실시형태에 따른 디지털/아날로그 변환기의 구성을 나타내는 블록도,

도 4는 본 발명의 제3 실시형태에 따른 디지털/아날로그 변환기의 구성을 나타내는 블록도,

도 5는 상기 실시형태의 동작을 설명하기 위한 타이밍도이다.

상기 목적을 달성하기 위해 청구항 1에 기재된 발명은, 직렬 접속된 복수의 저항, 피변환 데이터를 상위로부터 연속하는 n 비트마다 나누어 얻어진 제1∼제m 데이터 각각에 따라 상기 복수의 저항의 접속점의 전압을 선택하여 출력하는 제1∼제m 선택수단, 및 상기 제2∼제m 선택수단의 출력을 각각 1/2(m-1)n으로 축소하여 상기 제1 선택수단의 출력에 가산 또는 감산하는 연산수단을 구비하는 것을 특징으로 하는 디지털/아날로그 변환기를 제공한다.

또한, 청구항 2에 기재된 발명은, 제1항에 기재된 디지털/아날로그 변환기에 있어서, 상기 제1∼제m 선택수단이 n 비트 디코더, 및 상기 디코더의 출력에 의해 온/오프 제어되는 2n개의 스위치 수단을 구비하는 것을 특징으로 한다.

또한, 청구항 3에 기재된 발명은, 직렬 접속된 복수의 저항, 피변환 데이터를 상위로부터 연속하는 n 비트마다 나눈 제1∼제m 데이터를 순차 받고, 각각에 따라 상기 복수의 저항의 접속점의 전압을 선택하여 출력하는 선택수단, 상기 선택수단으로부터의 제2∼제m 데이터에 대응하는 출력을 각각 유지하는 유지수단, 및 상기 유지수단의 출력을 1/2(m-1)n으로 축소하여 상기 선택수단으로부터의 제1 데이터에 대응하는 출력에 가산 또는 감산하는 연산수단을 구비하는 것을 특징으로 하는 디지털/아날로그 변환기를 제공한다.

또한, 청구항 4에 기재된 발명은 제3항에 기재된 디지털/아날로그 변환기에 있어서, 상기 선택수단이 n 비트 디코더, 및 상기 디코더의 출력에 의해 온/오프 제어되는 2n개의 스위치 수단을 구비하는 것을 특징으로 한다.

이하, 도면을 참조하여 본 발명의 실시형태에 따른 디지털/아날로그 변환기에 관해 설명한다. 도 1은 본 발명의 제1 실시형태에 따른 디지털/아날로그 변환기의 구성을 나타내는 블록도이다. D/A 변환기는 8비트의 피변환 데이터를 아날로그 신호로 변환할 수 있다. 이 도면에 있어서, 부호 DI는 피변환 데이터가 인가되는 입력단자이고, 이 입력단자(DI)에 인가된 피변환 데이터의 상위 4비트는 디코더(1)에 인가되고, 하위 4비트는 반전회로(2)에 인가된다. 반전회로(2)는 입력된 하위 4비트 각각을 반전하여 디코더(3)에 출력한다.

부호 r0∼r15는 직렬 접속된 동일 저항치의 저항이다. 저항(r15)의 일단이 하이전압(VH)에 접속되고, 저항(r0)의 일단이 로우전압(VL)에 접속되어 있다. 부호 F0∼F15는 디코더(1)의 출력에 의해 온/오프 제어되는 FET으로, 이러한 FET(F0∼F15)의 각 소스가 저항(r0∼r15)의 접속점에 접속되고, 각 드레인이 공통 접속되어 연산 증폭기(6)의 비반전 입력단에 접속되어 있다.

또한, 부호 F0a∼F15a는 디코더(3)의 출력에 의해 온/오프 제어되는 FET으로, 이러한 FET(F0a∼F15a)의 각 소스가 저항(r0∼r15)의 접속점에 접속되고, 각드레인이 공통 접속되어 연산 증폭기(7)의 비반전 입력단에 접속되어 있다. 연산 증폭기(7)는 그 출력단이 반전 입력단에 접속되어, 증폭도 1의 비반전 증폭기로서 동작하는 것으로, 그 출력이 저항(rb)(저항치 15R)을 통해 연산 증폭기(6)의 반전 입력단에 인가된다. 연산 증폭기(6)는 그 출력단과 반전 입력단 사이에 저항(ra)(저항치 R)이 삽입되고, 또한 출력단이 출력단자(DO)에 접속되어 있다. 이 연산증폭기(6)는,

Vo = (16/15)Va - (1/15)Vb ···(1)

단, Vo : 연산 증폭기(6)의 출력전압

Va : 연산 증폭기(6)의 비반전 입력단의 전압

Vb : 연산 증폭기(7)의 출력전압

인 연산을 행하여, 그 연산 결과를 피변환 데이터에 대응하는 아날로그 전압으로서 출력단자(DO)에 출력한다.

이와 같은 구성에 있어서, 피변환 데이터가 "00000000"일 때 상위 4비트를 복호하는 디코더(1)는 FET(F0)을 온 하고, 이것에 의해 전압(VL)이 연산 증폭기(6)의 비반전 입력단에 공급된다. 한편, 이 때 반전회로(2)로부터 "1111"이 출력되고, 이 결과, 디코더(3)가 FET(15a)을 온 한다. 이것에 의해 저항(r14)과 저항(r15)의 접속점의 전압(VL + 15v)(v : 저항(r0∼r15)의 각 전압강하)이 연산 증폭기(7)의 비반전 입력단에 공급된다. 즉, 이 경우, 전압(Va, Vb)이,

Va = VL

Vb = VL + 15v

가 되고, 이 값을 상기 (1)식에 대입하면,

Vo = (16/15)VL - (1/15)(VL + 15v) = VL - v

로써 출력 아날로그 전압(Vo)이 구해진다.

이하, 마찬가지로 피변환 데이터에 대한 출력 아날로그 전압이 다음과 같이 구해질 수 있다.

피변환 데이터VaVbVo

00000001VLVL+14vVL-(14/15)v

00000010VLVL+13vVL-(13/15)v

00010000VL+vVL+15vVL+(1/15)v

00010001VL+vVL+14vVL+(2/15)v

00100000VL+2vVL+15vVL+(17/15)v

도 2는 상술한 피변환 데이터와 아날로그 출력전압과의 관계를 나타내는 특성도이다.

이와 같이, 상기 실시형태에 의해서는, 종래 4비트의 디지털 데이터를 아날로그 전압으로 변환하기 위해 필요한 16개의 저항에 의해 8비트의 피변환 데이터를 아날로그 전압으로 변환하는 것이 가능하다. 일반적으로는, 종래 n 비트의 데이터를 아날로그 전압으로 변환하는 데 필요한 저항을 사용하여 2n 비트의 데이터를 변환할 수 있다. 이 경우, 직렬 접속저항, 상위 n 비트용 FET, 하위 n 비트용 FET을 각각 2n개 마련하는 동시에, 저항(rb)의 값을 2n-1R로 한다.

그런데, 상기 실시형태는 피변환 데이터를 2분할하여, 각각에 대응하는 디코더 및 FET에 의한 회로를 마련하고 있지만, 피변환 데이터를 더 많은 조로 분할하여, 각각에 대응하는 디코더 및 FET에 의한 회로를 마련할 수도 있다. 예컨대, 도 3은 본 발명의 제2 실시형태를 나타내는 것으로, 3n 비트의 피변환 데이터를 n 비트마다 3분할하여, 상위 n 비트에 대응하는 디코더(11) 및 2n개의 FET(12, 12, ···)을 마련하고, 중위 n 비트에 대응하는 반전회로(14), 디코더(15), FET(16, 16, ···)을 마련하고, 하위 n 비트에 대응하는 반전회로(18), 디코더(19), FET(20, 20, ···)을 마련하고 있다. 또한, 부호 r0∼r(2n-1)은 직렬 접속된 동일 저항치의 저항이다.

그리고, FET(12, 12,···)의 공통 접속점의 전압이 연산 증폭기(22)에 입력되고, FET(16, 16, ···)의 공통 접속점의 전압이 이득 1의 연산 증폭기(23)에 입력되고, FET(20, 20, ···)의 공통 접속점의 전압이 이득 1의 연산 증폭기(24)에 입력된다. 또한, 연산 증폭기(23)의 출력단과 연산 증폭기(22)의 반전 입력단 사이에 저항(27)(저항치: (2n-1)R)이 삽입되고, 연산 증폭기(24)의 출력단과 연산 증폭기(22)의 반전 입력단 사이에 저항(28)(저항치: (22n-1)R)이 삽입되며, 연산 증폭기(22)의 출력단과 반전 입력단 사이에 저항(26)(저항치: R)이 삽입되어 있다.

이러한 구성에 의해, FET(16, 16, ···)의 공통 접속점의 전압이 1/2n이 되고, 또한, FET(20, 20, ···)의 공통 접속점의 전압이 1/22n이 되어 FET(12, 12, ···)의 공통 접속점의 전압에 가산되고, 이 가산 결과가 피변환 데이터에 대응하는 아날로그 전압으로서 연산 증폭기(22)로부터 출력단자(DO)를 통해 출력된다.

다음에, 본 발명의 제3 실시형태에 관해 설명한다. 도 4는 상기 실시형태의 구성을 나타내는 블록도, 도 5는 상기 실시형태의 동작을 설명하기 위한 타이밍도이다. 이들 도면에 나타내는 D/A 변환기는 2n 비트의 피변환 데이터를 아날로그 신호로 변환하는 회로이고, 하나의 직렬 접속저항을 시분할에 의해 2회 사용하는 것을 특징으로 하고 있다.

도 4에서 부호 DI는 입력단자이고, 2n 비트의 피변환 데이터가 n 비트씩 시분할로 인가된다(도 5(a) 참조). 부호 30은 n 비트의 디코더, 부호 31, 31, ···은 직렬 접속된 동일 저항치의 저항이다. 부호 32, 32, ···는 디코더(30)의 출력에 의해 온/오프 제어되는 FET이고, 각 소스가 저항(31, 31, ···)의 접속점에 접속되고, 각 드레인이 공통 접속점(34)에 공통 접속되어 있다.

부호 35는 샘플홀드회로이고, FET(36), 홀드용 콘덴서(37) 및 이득이 1인 증폭기로서 동작하는 연산 증폭기(38)로 구성되어 있다. 그리고, FET(36)의 게이트에 공급되는 신호(S1)(도 5(b) 참조)가 논리 "1" 신호일 때 FET(36)가 온이 되어, 공통 접속점(34)의 전압이 콘덴서(37)에 충전되는 한편, 신호(S1)가 논리 "0"이 되면, FET(36)이 오프가 되어, 콘덴서(37)에 충전된 전압이 그대로 유지된다. 이 유지된 전압은 연산 증폭기(38)에 의해 이득 1로 증폭되어 출력단에서 출력된다.

부호 40은 연산 증폭기이고, 그 비반전 입력단에는 공통 접속점(34)의 전압이 인가되고, 반전 입력단에는 저항(41)(저항치: (2n-1)R)을 통해 샘플홀드회로(35)의 출력이 인가된다. 또한, 연산 증폭기(40)의 출력단과 반전 입력단 사이에 저항(42)(저항치: R)이 삽입되어 있다. 이것에 의해, 공통접속점(34)의 전압과 샘플홀드회로(35)의 출력전압을 1/2n으로 한 전압을 가산한 전압이 연산 증폭기(40)로부터 출력된다.

부호 45는 별도의 샘플홀드회로이고, FET(46), 홀드용 콘덴서(47) 및 이득이 1인 증폭기로서 동작하는 연산 증폭기(48)로 구성되며, FET(46)의 게이트에 인가되는 신호(S2)(도 5(c) 참조)가 논리 "1"일 때, 그 입력전압을 샘플링하며, 논리 "0"일 때는 입력전압을 유지한다. 이 샘플홀드회로(45)의 출력이 출력단자(DO)(도 5(d) 참조)에 출력된다.

이러한 구성에 있어서, 우선, 입력단자(DI)에 피변환 데이터의 하위 n 비트의 각 비트를 반전한 데이터가 공급되는 동시에, 신호(S1)가 "1" 신호로 상승한다(도 5의 시간 t1). 입력단자(DI)에 상기 데이터가 공급되면, 디코더(30)가 그 데이터를 복호하고, 그 복호 결과에 대응하는 FET(32)을 온으로 한다. 이것에 의해, 피변환 데이터의 하위 n 비트에 대응하는 전압이 공통 접속점(34)과 FET(36)을 통해 콘덴서(37)에 충전된다.

다음에, 입력단자(DI)에 피변환 데이터의 상위 n 비트가 인가되는 동시에, 신호(S1)가 논리 "0", 신호(S2)가 논리 "1"이 된다(시간 t2). 입력단자(DI)에 피변환 데이터의 상위 n 비트가 인가되면, 디코더(30)에 의해 복호된 데이터에 대응하는 FET(32)가 온이 되어, 피변환 데이터의 상위 n 비트에 대응하는 전압이 공통 접속점(34)을 통해 연산 증폭기(40)의 비반전 입력단에 인가된다. 또한, 신호(S1)가 "0" 신호가 되면, FET(36)이 오프가 되어, 이후 콘덴서(37)의 충전전압, 즉, 피변환 데이터의 하위 n 비트에 대응하는 전압이 샘플홀드회로(35)로부터 출력된다.이 전압은 하위 n 비트를 변환하여 얻어진 전압의 2n배의 전압이다. 그리고, 이 샘플홀드회로(35)의 출력전압이 저항(41, 42)에 의해 1/2n이 되어, 공통 접속점(34)의 전압과 연산 증폭기(40)에서 가산됨으로써, 연산 증폭기(40)로부터 2n 비트의 피변환 데이터에 대응하는 아날로그 전압이 출력되어 샘플홀드회로(45)에 공급된다.

이 때, 신호(S2)는 논리 "1" 신호이므로, 상술한 아날로그 전압은 콘덴서(47)에 충전되는 동시에, 연산 증폭기(48)를 통해 출력단자(DO)로부터 출력된다.

다음에, 시간 t3에 입력단자(DI)를 통해 다음에 변환해야 할 데이터의 하위 n 비트를 반전한 데이터가 공급되고, 동시에, 신호(S1)가 "1", 신호(S2)가 "0"이 된다. 이후, 상기와 완전히 같은 방식으로 다음 피변환 데이터의 아날로그 신호로의 변환이 행해진다.

본 발명에 의하면, 피변환 데이터를 상위로부터 연속하는 n 비트마다 나누어 얻어진 제1∼제m 데이터 각각을 1조의 직렬 접속된 저항에 의해 아날로그 신호로 변환하도록 하였기 때문에, 저항의 수를 많게 하는 일이 없이 피변환 데이터를 다 비트화할 수가 있는 효과가 얻어진다. 또한, 청구항 3 및 청구항 4의 발명에 의하면, 선택수단을 시분할로 사용하도록 하였기 때문에, 선택수단의 수를 줄일 수 있는 효과가 얻어진다.

Claims (4)

1. 디지털/아날로그 변환기에 있어서,

   직렬 접속된 복수의 저항;

   피변환 데이터를 상위로부터 연속하는 n 비트마다 나누어 얻어진 제1∼제m 데이터 각각에 따라 상기 복수의 저항의 접속점의 전압을 선택하여 출력하는 제1∼제m 선택수단; 및

   상기 제2∼제m 선택수단의 출력을 각각 1/2(m-1)n으로 축소하여 상기 제1 선택수단의 출력에 가산 또는 감산하는 연산수단을 구비하는 것을 특징으로 하는 디지털/아날로그 변환기.
2. 제1항에 있어서, 상기 제1∼제m 선택수단은 n 비트 디코더, 및 상기 디코더의 출력에 의해 온/오프 제어되는 2n개의 스위치 수단을 구비하는 것을 특징으로 하는 디지털/아날로그 변환기.
3. 디지털/아날로그 변환기에 있어서,

   직렬 접속된 복수의 저항;

   피변환 데이터를 상위로부터 연속하는 n 비트마다 나눈 제1∼제m 데이터를 순차 받고, 각각에 따라 상기 복수의 저항의 접속점의 전압을 선택하여 출력하는 선택수단;

   상기 선택수단으로부터의 제2∼제m 데이터에 대응하는 출력을 각각 유지하는 유지수단; 및

   상기 유지수단의 출력을 1/2(m-1)n으로 축소하여 상기 선택수단으로부터의 제1 데이터에 대응하는 출력에 가산 또는 감산하는 연산수단을 구비하는 것을 특징으로 하는 디지털/아날로그 변환기.
4. 제3항에 있어서, 상기 선택수단은 n 비트 디코더, 및 상기 디코더의 출력에 의해 온/오프 제어되는 2n개의 스위치 수단을 구비하는 것을 특징으로 하는 디지털/아날로그 변환기.